TW390016B - Serial/parallel selective converter - Google Patents

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TW390016B
TW390016B TW087103467A TW87103467A TW390016B TW 390016 B TW390016 B TW 390016B TW 087103467 A TW087103467 A TW 087103467A TW 87103467 A TW87103467 A TW 87103467A TW 390016 B TW390016 B TW 390016B
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TW
Taiwan
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signal
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serial
terminal
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TW087103467A
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Inventor
Si-Hyeon Kim
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Lg Semicon Co Ltd
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00Parallel/series conversion or vice versa
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Electronic Switches (AREA)

Description

經濟部中央樣準局工消费合作社印装
A7 ______B7_ 五、發明説明(ί〉 本發明係有關串/並列轉換器,且尤其有關能夠依據一 選擇的訊號選擇性地轉換一串列資料訊號爲一並列資料訊 號或把一並列資料訊號轉換爲一串列訊號的一串/並列選擇 轉換器。 如第1圖所示,-傳統的串並列轉換器含有由一輸入之 串列時鐘訊號SCLK同步的串列傳送栓鎖器SIL1-STL4,及分 別由一輸入之初始化訊號SB與一輸入之並列時鐘訊號PCLK 初始及同步的並列傳送栓鎖器PTL1-PTL4。 參考附圖,將說明傳統串並列轉換器的操作,假設4位 元的一輸入訊號ID被輸入至轉換器中。 首先,如第2C圖所示之被串列輸入之輸入資料訊號ID 在如第2A圖所示之每一個串列時鐘訊號SCLK的升緣時被輸 入至第一串列傳送栓鎖器STL1中,而自第一串列傳送栓鎖 器SIL1輸出的一資料訊號在串收列時鐘訊號SCLK的一下一 個升緣時被輸入到第二串列傳送栓鎖器STL2。前面的程序 被重複執行,因此輸入資料ID被穩穩地輸入到每一個串列 傳送栓鎖器STL1-STL4中。即是。4位元的輸入資料訊號ID 在串列時鐘訊號SCLK的4個升緣之後被穩定地輸入到每一個 串列傳送栓鎖器STL1-STL4中。 每一個並列傳送栓鎖器PTL1-PTL4接收輸入到每一個串 列傳送栓鎖器STL1-STL4的串列輸入資料訊號ID,且在如第 2B圖所示之並列時鐘訊號PCLK的一升緣時以並列方式分別 輸出輸出資料ODO-OD3,如第2D至2G圖所示。 每一個並列傳送栓鎖器的單元的一輸出値根據如第2B (請先《讀背面之注意事項再填寫本頁) Γ 裝. -訂 本紙張尺度適用中國國家橾準(CNS〉A4規格(210X297公釐) 4 五、發明説明(1 > A7 B7 經濟部中央標準局貝工消费合作社印掣 圖所示之初始化訊號而被維持在一高準位,並在並列傳送 訊號PCLK的升緣之後的一正常狀態下輸出串列輸入資料訊 號作爲並列輸出資料ODO-OD3。 不過,雖然前述的這種傳統串並列轉換器能轉換串列 輸入資料爲並列資料,但是無法將並列資料轉換爲串列資 料。 因此,本發明的一個目的是提供一能夠選擇性地把一 串列資料訊號轉換爲並列資料訊號,或把一並列資料訊號 轉換爲一串列資料訊號的轉換器。 爲達成前述目的,提供一串/並列選擇轉換器包含有: 一多數用以接收/輸出一串列資料訊號的串列輸入/輸出交 換栓鎖器;用以在被一初始化訊號初始化之後接收/輸出一 並列資料訊號的並列輸入/輸出交換栓鎖器;一用以接收一 控制訊號即一串/並列選擇訊號的_閘極;一用以將自 _閘極輸出之一訊號反向的反向器;一多數分別由從 _閘極與反向器輸出之訊號所控制用以分別傳送並列輸 入/輸出交換栓鎖器的每一個端子D及串列輸入/輸出交換栓 鎖器的每一個端子Q的一輸出或輸入訊號的傳送閘極;一用 以將串/並列選擇控制訊號反向的反向器:一多數由串/並 列選擇控制訊號及一其反向的訊號控制之用以分別傳送一 預定之串列輸入/輸出交換栓鎖器的一端子Q及一其下之串 列輸入/輸出交換栓鎖器的一端子D的一輸入或輸出的傳送 閘極;一多數由自_閘極及反向器輸出之輸出訊號所控 制之用以分別傳送一預定之串列輸入/輸出交換栓鎖器的端 請 先- 閲 背 面 之 注
I ί cl 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 B7 五、發明説明(3 ) +Q及一其下之串列輸入/輸出交換栓鎖器的一端子D的一輸 入或輸出的傳送閘極。 (请先閲讀背面之注意事項再填寫本頁) 本發明之其餘的優點、目的及特點經由以下的說明將 變得更淸楚。 本發明經由以下所給予的詳細說明及僅作爲舉例用之 附圖(因此這些附圖不是本發明的限制),將變得非常地淸 楚。 第1圖係一傳統串並列轉換器的方塊圖; 第2A至2H圖係第1圖之時序圖; 第3圖係一根據本發明之一串/並列選擇轉換器的方塊 圖; 第4A至第4J圖係第3圖的時序圖當一輸入之串列資料訊 號被輸出作爲一並列資料訊號時」 第5A至第5 J圖係第3圖的時序圖當一輸入之並列資料訊 號被輸出作爲一串列資料訊號時; 第6圖係一舉例說明一串列輸入/輸出交換栓鎖器單元 的電路圖;及 經濟部中央標準局貝工消费合作社印簟 第7圖係一舉例說明一並列輸入/輸出交換栓鎗器單元 的霉路圖。 如第3圖所示,一根據本發明之串/並列轉換器包含有: 一用以將一第一外部時鐘訊號CK1反向的反向器IN31 ; —多 數由第一外部時鐘訊號CK1與一其經反向的訊號CB1同步之 用以根據一串/並列選擇控制訊號PSCt r 1而接收或輸出一串 列資料訊號的串列輸入/輸出交換栓鎖器SSL1-SSL4 ;—用 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央揉準局負工消费合作社印装 A7 _____B7 _ 五、發明説明(4 ) 以將一第二外部時鐘訊號CK2反向的反向器IN32 ; —多數由 一重置訊號SBIU始化及被第二外部時鐘訊號CK2及其經反向 的訊號CB2所同步之用以根據串/並列選擇控制訊號PSC t r 1 而接收或輸出一並列資料訊號的並列輸入/輸出交換检鎖器 PSL1-PSL4 ; —用以接收一控制訊號Ctrl及串/並列選擇控 制訊號PSCtrl的NAM)閘極ND31 ; —用以反向一自_閘極 ND31輸出之訊號的反向器IN33 ; —多數用以傳送資料訊號 的傳送閘極TG31-TG34,其每一個均由從NAND閘極ND31輸出 之訊號及其經反向的訊號所控制且每一個均被耦接在每一 個並列輸入/輸出交換栓鎖器PSU-PSL4的一端子D與每一個 串列輸入/輸出交換栓鎖器SSL1-SSL4的一端子Q之間;一用 以反向串/並列選擇控制訊號PSCtrl的反向器IN34 ; —多數 傳送閘極TGS31-TGS33,每一個均由串/並列選擇控制訊號 PSCtrl及一其經反向的訊號控制,且每一個均被耦接在每 一個串列輸入/輸出交換栓鎖器SSL的端子Q與一其下的串列 輸入/輸出交換栓鎖器SSL的一端子D之間;及一多數傳送閘 極TGS34-TGS36,每一個均由從NAND閘極ND31輸出之訊號及 其經反向之訊號控制,且每一個均被耦接在每一個串列輸 入/輸出交換栓鎖器SSL的端子Q與其下的串列輸入/輸出交 換栓鎖器SSL的一端子D之間。 這裡。串列輸入/輸出交換栓鎖器SSL1-SSL4及並列輸 入/輸出交換栓鎖器PSL1-PSL4的每一個均爲雙向性的栓鎖 單元,而串/並列選擇控制訊號PSCtrl切換栓鎖單元的一輸 入/輸出功能。 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) -7 - -----^-----ο 裝--- I (請先閲讀背面之注意事項再填寫本頁) 訂 4 經濟部中央橾準局貝工消费合作社印装 A7 . B7 五、發明説明(夕) 如第6圖所示,串列輸入/輸出交換栓鎖器SSL1-SSL4的 每一個包含有:串接於一供應電壓VDD與一接地電壓VSS之 間的一第一PMOS電晶體栓鎖器單元PL1及一第一_S栓鎖器 單元NL1 ;與第一PMOS電晶體栓鎖器單元PL1及第一NMOS栓 鎖器單元NL1共接,並輸出一第一交換訊號C01的一反向器 IN61 ;串接於一供應電壓VDD與一接地電壓VSS之間的一第 二PMOS電晶體栓鎖器單元PL2及一第二NMOS栓鎖器單元 NL2 ;與第二PMOS電晶體栓鎖器單元PL2及第二NMOS栓鎖器 單元NL2共接,並輸出一第二交換訊號C02的一反向器 IN62 ;—用以反向串/並選擇控制訊號控制訊號PSCtrl的反 向器IN63 ;—多數用以傳送資料的傳送閘極TG61-TG64,每 —個均由串/並選擇控制訊號控制訊號PSCt Γ丨及其之反向訊 號所控制,且每一個皆耦接在端子D與Q之間;及一與第一 PMOS電晶體PL1及第一 NMOS電晶體NL1共接並輸出一訊號到 傳送閘極TG64的反向器IN64 〇 這裡,第一PMOS電晶體栓鎖器單元PL1包含有:一對串 接在供應電壓VDD與第一NMOS電晶體栓鎖器單元NL1之間, 且具有用以分g滕收第一交換訊號C〇i及第一外部時鐘訊號 CK1的閘極的PMOS電晶體PM61、PM62 ;及一對串接在供應電 壓VDD與第一NMOS電晶體栓鎖器單元NL1之間,且用以分別 接收第二交換訊號C02及第一外部時鐘訊號CK1的反向訊號 CB1的閘極的電晶體PM63、PM64,其中,PMOS電晶體PM61、 PM63的的源極共接而且PMOS電晶體的汲極也被共接。 第二PMOS電晶體栓鎖器單元包含有:一對串接在供應 本紙張尺度適用中國國家梂準(CNS ) Λ4规格(210 X 297公釐)' 8 - ---------裝-- (請^-閲讀背面之注^^項再填寫本頁) 訂 si- 經濟部中央橾準局負工消費合作社印装 A7 . B7 五、發明説明(6 ) 電壓VDD與第二NMOS電晶體栓鎖器單元NL2之間,且具有用 以分別接收一自端子D輸出經過傳送閘極TG62之訊號及第一 外部時鐘訊號CK1的PMOS電晶體PM65、PM66 ;及串接在供應 電壓VDD及第二NMOS電晶體栓鎖器單元NL2之間,且具有用 以分別接收第二交換訊號C02與第一外部時鐘訊號CK1之反 向訊號CB1之閘極的一對PMOS電晶體PM67、PM68,其中PMOS 電晶體PM65、PM68的源極被共接且PMOS電晶體PM66、PM68 的汲極也被連接在一起。 第一NMOS電晶體拴鎖器單元NL1包含有:串接在第一 PMOS電晶體栓鎖器單元PL1及地電位VSS之間,且具有用以 分別接收第一外部時鐘訊號CK1之反向訊號CB1與第一交換 訊號C01之閘極的一對NMOS電晶體NM61、NM62 ;及串接在第 —PMOS電晶體栓鎖器單元PL1及地電位VSS之間,且具有用 以分別接收第一外部時鐘訊號CK1與第二交換訊號C02之閘 極的一對NMOS電晶體NM63、NM64,其中NMOS電晶體NM61、 NM63的汲極被共接且NMOS電晶體NM62、NM64的源極也被共 接。 第一NMOS電晶體栓鎖器單元NL2包含有:串接在第二 PMOS電晶體栓鎖器單元PL2及地電位VSS之間,且具有用以 分別接收第一外部時鐘訊號CK1之反向訊號CB1與一自端子D 經由傳送閘極TG62輸出的訊號的閘極的一對NMOS電晶體 NM65、NM66 ;及串接在第二PMOS電晶體栓鎖器單元PL2及地 電位VSS之間,且具有用以分別接收第一外部時鐘訊號CK1 與第二交換訊號C02之閘極的一對NMOS電晶體NM67、NM68, (請先Μ讀背面之注項再填寫本頁) C裝.
-、1T 4 本紙張尺度適用中國國家揉準(CNS ) Α4规格(210X297公釐) A7 · B7_ 五、發明説明(7 .) 其中_S電晶體NM65、NM67的汲極被共接S_S電晶體 _6、_的源極也被共接。 如第7圖所示,每一個並列輸入/輸出交換栓鎖器 PSL4-PSL4包含有串接在供應電壓VDD及地電位VSS之間的第 三PMOS及NMOS電晶體栓鎖器單元PL3、NL3 ; —用以反向串/ 並列選擇控制訊號PSCtrl的反向器IN71 ; —多數由串/並列 選擇控制訊號PSCtrl及其反向訊號控制,並串接在端子D及 Q之間的傳送閘極TG71-TG74 ; —具有與第三PMOS及NMOS電 晶體栓鎖器單元PL3、NL3連接在一起之一第一輸入端,與 用以接收重置訊號SB的一第二端的_閘極ND71 ;及用以 接續反向一自NAND閘極ND71所輸出之一訊號的反向器 IN71 ' IN73 ° 經濟部中央揉準局負工消费合作社印装 ----------- • Γ (請λ·閲讀背面之注意事項再填寫本頁) i ♦ (\ 這裡,第三PMOS電晶體栓鎖器單元PL3包含有:串接在 供應電壓VDD與第三NMOS電晶體栓鎖器單元NL3之間,並具 有用以分別接收自端子D輸出經過傳送閘極TG72的一訊號及 第二外部時鐘訊號CK2的反向訊號CB2之閘極的一對PMOS電 晶體PM71、PM72 ;及串接在供應電壓VDD與第三NMOS電晶體 栓鎖器單元NL3之間,並具有用以分別接收NAND閘極ND71的 輸出及第二外部時鐘訊號CK2之閘極的一對PMOS電晶體 PM73、PM74,其中PMOS電晶體Pim、PM73的源極被共接在 一起且PMOS電晶體PM72、PM74的汲極也被共接在一起。 第三NMOS電晶體栓鎖器單元NL3包含有:串接在第三 PMOS電晶體栓鎖器單元PL3及地電位VSS之間,且具有用以 分別接收第二外部時鐘訊號CK2及自一端子D輸出經過傳送 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) 經濟部中央揉準局貝工消費合作社印袈 A7 . B7 五、發明説明(S ) 閘極TGG2的一訊號之閘極的一對NMOS電晶體NM71、NM72 ; 及串接在第三PMOS電晶體栓鎖器單元PL3及地電位VSS之間, 且具有用以分別接收第二外部時鐘訊號CK2之反向訊號CB2 與NAND閘極之輸出的閘極的一對NMOS電晶體NM73、NM74, 其中NMOS電晶體Mm、NM73的汲極被接在一起且_S電晶 體NM72、NM74的源極也被接在一起。 經由參考附圖,將說明根據本發明之串/並列選擇轉換 器的一操作。 首先,當串/並列選擇控制訊號PSCtrl於一低準位時, 即是當訊號PSCtrl爲"0"時,串列輸入/輸出交換栓鎖器 SSL1-SSL4及並列輸入/輸出交換栓鎖器PSL1-PSL4的每一個 端子D皆變成爲一輸入端子,且其等之每一個端子Q均變成 一輸出端子,而當當訊號PSCtd爲”1"時,串列輸入/輸出 交換栓鎖器SSL1-SSL4及並列輸入/輸出交換栓鎖器 PSL1-PSL4的每一個端子D皆變成爲一輸出端子,且其等之 每一個端子Q均變成一輸入端子。 因此,如第41及4J圖所示,當串/並列選擇控制訊號 PSCtrl及控制訊號Ctrl的每一個均爲低電位時,串列輸入/ 輸出交換栓鎖器SSL1-SSL4及並列輸入/輸出交換栓鎖器 PSU-PSL4的每一個端子D與端子(汾別變成一輸入端及一輸 出端。 這裡,如第4A圖所示,於第一外部時鐘訊號CK1之一升 緣時第一輸入/輸出交換栓鎖器SSL1輸出一輸入之資料訊號 至第二輸入/輸出交換栓鎖器SSL2,且該程序被重複執行。 本紙張尺度逍用中國國家梯準(CNS ) Λ4規格(210X297公釐) -n - ' (請先W讀背面之注,意事項再填寫本頁)
.•IT 經濟部中央梂準局貝工消費合作社印製 A7 B7_ 五、發明説明(9 ) 當如第4C圖所示之一串列資料訊號DINOUT依據第一外部時 鐘訊號CK1而被輸入至整個串列輸入/輸出交換栓鎖器 SSL1-SSL4時,依據如第4B圖所示之初始化訊號被初始設定 爲1之並列輸入/輸出交換栓鎖器PSU-PSL4,於如第4B圖所 示之第二外部時鐘訊號CK2之升緣時,分別輸出被栓鎖在串 列輸入/輸出交換栓鎖器SSU-SSL4之資料訊號,如並列資 料訊號INOUTO-INOUT3,如第4D至第4G圖。在另一方面,如 第51及5J圖所示,當串/並列選擇控制訊號PSCtrl在一高準 位且控制訊號Ctrl係在低準位時,每一個輸入訊號,即是 串列輸入/輸出交換栓鎖器SSL卜SSL4的每一個端子Q未被一 輸出端子(即次一個串列輸入/輸出交^栓鎖器SSL的端子D) 的一輸出訊號所影響。 接下來,當如第5D到5G圖所示之並列資料訊號INOUTO -IN0UT3被輸入時,在如第5B圖所示之第二外部訊號CK2之 升緣時每一個並列輸入/輸出交換栓鎖器PSL4-PSL4相對地 傳送資料訊號至串列輸入/輸出交換栓鎖器SSL1-SSL4。然 後,當控制訊號Ctrl變爲高準位時,每一個輸出端子,串 列輸入/輸出交換栓鎖器SSL的端子0¾耦接至輸出端子,次 —個串列輸入/輸出交換栓鎖器SSL的端子D 〇因此,被輸入 至串列輸入/輸出交換栓鎖器SSU-SSL4的資料訊號在第一 外部時鐘訊號CK1的每一個升緣時被接續地地輸出成一串列 資料訊號。 如前所述,根據本發明之串/並列選擇轉換器依據一串 /並列選擇控制訊號,可以輸出一輸入之串列訊號成一並列 本紙張尺度適用中國國家橾準(CNS )八4規格(21〇><297公釐) -12 - (請先閲讀背面之注意事項再填寫本頁) Π裝· 訂 11^. 經濟部中央揉準局貝工消费合作社印製 A7 B7 五、發明説明(ID ) 資料訊號,且也可輸出一輸入之並列資料成爲一串列資料 訊號。雖然本發明之較佳實施例爲說明之用已被揭露,但 是孰於此技的人將會領會到各種變化、增列及替代是可能 的,而不會脫離如隨後之專利範圍中所述之本發明的範圍 及精神。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁)

Claims (1)

  1. 經濟部中央揉準局貝工消費合作社印装 A8 B8 C8 D8 六、申請專利範園 1. 一種串/並列選擇轉換器,包含有: 一多數用以接收/輸出一串列資料訊號的串列輸入/輸 .出交換栓鎖器; 一多數用以接收/輸出一並列資料訊號的並列輸入/輸 出交換栓鎖器; 一用以接收一控制訊號及一串/並列選擇控制訊號的 .NAND閘極; 一用以接收自該NAND閘極輸出之一訊號的反向器; 一多數由自該NAND閘極與該反向器輸出之訊號所控 制,用以傳送該等並列輸入/輸出交換栓鎖器之每一個的 一端子D與該等串列輸入/輸出交換栓鎖器之每一個的一端 子Q的一輸出或一輸入的傳送閘極; 一用以反向該串/並列選擇控制訊號的反向器; 一多數由該串/並列選擇控制訊號與其經反向的訊號 所控制,用以傳送某個串列輸入/輸出交換栓鎖器的該端 子Q及其下一個串列輸入/輸出交換栓鎖器之一端子D的一 輸入或一輸出的傳送閘極;及 —多數由自該NAND閘極與該反向器輸出之訊號所控. 制,用以傳送某個串列輸入/輸出交換栓鎖器的該端子Q及 .其下一個串列輸入/輸出交換栓鎖器之一端子D的一輸入或 —輸出的傳送閘極。 2. 如申請專利範圍第1項之轉換器,其中該串列輸入/ _ 輸出交換检鎖器的每一個包含有: 串接在一供應電壓與一地電位之間的一第—PMOS電晶. 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐> -14 - :~: II-------Γ裝------、ΤΓII-----.、涑 (請先閲讀背面之注意事項再填寫本筲) 經濟部中央揉準局男工消费合作社印裝 A8 B8 C8 D8 六、申請專利範圍 溝栓鎖單元及一第一_s電晶體栓鎖單元; 與該第一 PMOS電晶體栓鎖單元及該第一 NMOS電晶體栓 ,鎖單元接在一起,用以輸出一第一交換訊號的一第一反向 器; , 串接在一供應電壓與一地電位之間的一第二PMOS電晶 雔栓鎖單元及一第二NMOS電晶體栓鎖單元; 與該第二PMOS電晶體栓鎖單元及該第二NMOS電晶體栓 鎖單元接在一起,用以輸出一第二交換訊號的一第二反向 器; 用以反向該串/並列選擇控制訊號的一第三反向器; 每^個均由該串/並列選擇控制訊號及其反向訊號所 控制,串接在該等端子D與Q之間,用以傳送資料的第一至 第四f送閘極;及 與該第一 PMOS電晶體栓鎖單元及該第一 NMOS電晶體栓 鎖單元接在一起,用以輸出一訊號至該第四傳送閘極的一 第四反向器。 3.如申請專利範圍第2項之轉換器,其中該第一PMOS 電晶體栓鎖單元包含有: 串接在該供應電壓及該第一 NMOS電晶體栓鎖單元之 間,具有用以分別接收該第一交換訊號及該第一外部時鐘 訊號之閘極的第一及第二PMOS電晶體;及 串接在該供應電壓及該第一 NMOS電晶體栓鎖單元之 間,具有用以分別接收該第二交換訊號及該第一外部時鐘 訊號的一反向訊號之閫極的第三及第四PMQS電晶體,其中 本紙張尺度適用中國國家梯準(CNS ) A4規格(210X297公釐)一15 - --------f 裝------訂------r¼ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央揉準局β:工消費合作社印製 A8 B8 C8 D8 穴、申請專利範圍 該第一及第三PMOS電晶鞲的源極被接在一起而且第二及第 四PMOS電晶體的汲極也被接在一起。 4. 如申請專利範圍第2項之轉換器,其中該第二PMOS 電晶體栓鎖單元包含有: 串接在該供應電壓及該第二NMOS電晶體栓鎖單元之 間,具有用以分別接收一自該端子D輸出經過該第二傳送 閘極的訊號及該第一外部時鐘訊號之閘極的第一及第二 PMOS電晶體;及 串接在該供應電壓及該第二NM0S電晶體拴鎖單元之; 間,具有用以分別接收該第二交換_及^=外部時鐘· 訊號的一反向訊號之閘極的第三及第四PMOS電晶體,其中 該第一及第三PMOS電晶體的源極被接在一起而且第二及第 四PMOS電晶體的汲極也被接在一起。 5. 如申請專利範圍第2項之轉換器,其中該第一NM0S 電晶體栓鎖單元包含有: 串接在該第一PMOS電晶體栓鎖單元與地重位之間,具 有用以分別接收該第一外部時鐘訊號的該經反向的訊號及 該第一交換訊號之閘極的第一及第二_電晶體;及 串接在該第一PMOS電晶體栓鎖單元與地電位之間,具 有用以分別接收該第一外部時鐘訊號與該第二交換訊號的 第三及第四NM0S電晶體,其中第一及第gMOS電晶體的汲 極共接而第二及第四NM0S電晶體的源極共接。 6. 如申請專利範圍第2項之轉換器,其中該第二NM0S _晶體栓鎖單元包含有: 本紙張尺度逋用中國國家揉準(CNS ) A4規格(210X297公釐)-16 - 丨"_-------Γ 裝—-----訂--------1W (請先聞讀背面之注意事賓再填寫本頁) A8 B8 C8 D8 六、申請專利範圍 串接在該第二PMOS電晶體栓鎖單元與地電位之間,具 有用以分別接收該該第一外部時鐘訊號的該經反向的訊號 及自該端子D輸出通過該第二傳送閘極之訊號的閘極的第 一及第二NMOS電晶體; 串接在該第二PMOS電晶體栓鎖單元與地電位之間,具 有用以分別接收該第一外部時鐘訊號與該第二交換訊號的 第三及第四NMOS電晶體,其中第一及第三NMOS電晶體的汲 .極共接而第二及第四NMOS電晶體的源極共接。 7. 如申請專利範圍第2項之轉換器L其中讎連/並列 選擇控制訊號爲一低準位訊號時,該等串/並列交換栓鎖 器的缉一個的該端子D及該端子Q分別變成一輸入端及一輸 _ 出端,而當該串/並列i擇控制訊號爲一高準位訊號時, 、慕端子吸該端子盼別變成一輸出端及一輸入端。 8. 如申請專利範圍第1項之轉換器,其中該等串/並列 交換栓鎖器的每一個包含有: 串接在該供應電壓與地電位之間的一第三PMOS電晶體 -栓鎖單元及一第三NMOS電晶體桂鎖單元一 經濟部中央揉準局負工消费合作社印製 ^------- (請先聞讀背面之¾意事赞再填窝本頁) 用以反向該串/並列選擇控制訊號的一第一反向器; 由該串/並列選擇控制訊號及其經反向之訊號控制並-耦接在該等端子D與Q之間用以傳送資料的第一至第四傳送 閘極; 具有與該第三PMOS電晶體栓鎖單元及該第三NMOS電晶 體栓鎖單元接在一起之一第一輸入端子,.及一用以接收一 重置訊號的第二輸入端子的一NAND閘極;及, 本紙張尺度逋用申國國家揉準(CNS ) A4規格(210X297公釐〉-17 - A8 B8 C8 D8 六、申請專利範圍 用以相繼反向一自該_閘極輸出之訊號的第二及第_ 三反向器。 9:如申請專利範圍第8項之轉換器,其中該第HilOS 電晶體栓鎖單元包含有: 串接在简供應電壓與該第三NM0S電晶體之間’具有甩 以分別接收一自端子D經過該第二傳送閘極之訊號及該第 二外部時鐘訊號之一反向訊號的閘極的第一及第二BIOS電 晶體;及串接在該供應電壓與該第三NM0S電晶體之間,具 有用以分別接收自該_閘極輸出之該訊號與該第二外部 時鐘訊號的閛極的第三及第四PM0S電晶體,其中該第—及 第三PMOS電晶體的源極共接在一起而該第二及第四PM0S電 晶體的汲極共接在一起。 10. 如申請專利範圍第8項之轉換器,其中該第三NM0S · 電晶體栓鎖單元包含有: 串接在該第三PM0S電晶體與地電位之間,具有用以分 別接收該第二外部時鐘訊號及自該端子D輸出經過該第二= 傳送閘極之訊號的閘極之第一及第二NM0S電晶體;及 經濟部中央標率局貞工消费合作社印装 (請先W讀背面之:sf意事贫再填惠本頁) 串接在該第三PM0S電晶體與地電位之間,具有用以分 ,接收該第二外部時鐘訊號之反向訊號與自_閘極輸出 的訊號之閘極的第三及第四NM0S電晶體,其中該第一及第 三刚0S電晶體的汲極接在一起而該第二及第四_S電晶體 的源極接在一起。 11. 如申請專利範圍第1項之轉換器,其中該等串列交 換栓鎖器及該等並列交換栓鎖器係其一輸入/輸出功能由 本紙張尺度適用中國國家竦準(CNS > A4規格(210X297公釐)-18- AS B8 C8 D8 六、申請專利範圍 —栓鎖控制訊號所控制之雙向性的單元.。 12·如申請專利範圍第1項之轉換器,其中當該串/並 列選擇控制訊號爲一低準位訊號時,該等串列輸入/輸出 交換栓鎖器與該等並列輸入/輸出交換栓鎖器的每一個端 子D與端子Q分別變成一輸入端子及一輸出端子,而當該串 /並列選擇控制訊號爲一高準位訊號時,每一個端子D與端 子_別變成一輸出端子及一輸入端子。 13.如申請專利範圍第1項之轉換器,其中當該串/並 列選擇控制訊號爲一高準位訊號且控制訊號爲一低準位訊 號時,一輸入端子,即某個串列輸入/輸出交換栓鎖器的 —端子Q不接收自一輸出端子(下一個串列輸入/輸出交換 栓鎖器之一端子Q)所輸出之一訊號。 (請先閲讀背面之注$福再填寫本頁) I 當 經濟部中央棣準局貝工消費合作社印装 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)-19 -
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198415B1 (en) * 1998-08-04 2001-03-06 Matsushita Electric Industrial Co., Ltd. Serial-to-parallel converter
KR100546189B1 (ko) * 1998-12-31 2006-05-17 주식회사 하이닉스반도체 데이타 입출력 장치
US6388590B1 (en) * 1999-09-24 2002-05-14 Oak Technology, Inc. Apparatus and method for transmitting data serially for use with an advanced technology attachment packet interface (atapi)
US6388591B1 (en) * 1999-09-24 2002-05-14 Oak Technology, Inc. Apparatus and method for receiving data serially for use with an advanced technology attachment packet interface (atapi)
US6271777B1 (en) * 1999-11-12 2001-08-07 Lucent Technologies Inc. Data transmission system employing clock-enriched data coding and sub-harmonic de-multiplexing
GB2401265B (en) * 2003-04-28 2006-04-12 Phyworks Ltd Integrated circuit
KR100499157B1 (ko) * 2003-07-29 2005-07-01 삼성전자주식회사 고속 직렬화기
US7576580B2 (en) * 2005-04-27 2009-08-18 University Of Connecticut Energy efficient clock deskew systems and methods
DE102006041785B3 (de) * 2006-09-06 2008-04-17 Qimonda Ag Vorrichtung und Verfahren zum Parallelisieren von seriellen digitalen Eingangssignalen
WO2010039574A1 (en) * 2008-09-30 2010-04-08 The Procter & Gamble Company Liquid hard surface cleaning composition
JP2013178500A (ja) * 2012-02-02 2013-09-09 Semiconductor Energy Lab Co Ltd シリアルパラレル変換回路、表示装置、シリアルパラレル変換回路の駆動方法
US11354265B2 (en) 2017-05-23 2022-06-07 Mitsubishi Electric Corporation Wiring aggregation apparatus, wiring aggregation system, and contact information transfer method

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4775990A (en) * 1984-01-18 1988-10-04 Sharp Kabushiki Kaisha Serial-to-parallel converter
EP0424554A1 (de) * 1989-10-23 1991-05-02 Siemens Aktiengesellschaft Mehrstufiger Seriell-zu-Parallel- und/oder Parallel-zu-Seriell-Umsetzer
US5982309A (en) * 1998-01-09 1999-11-09 Iowa State University Research Foundation, Inc. Parallel-to-serial CMOS data converter with a selectable bit width mode D flip-flop M matrix

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