KR100546189B1 - 데이타 입출력 장치 - Google Patents
데이타 입출력 장치 Download PDFInfo
- Publication number
- KR100546189B1 KR100546189B1 KR1019980063798A KR19980063798A KR100546189B1 KR 100546189 B1 KR100546189 B1 KR 100546189B1 KR 1019980063798 A KR1019980063798 A KR 1019980063798A KR 19980063798 A KR19980063798 A KR 19980063798A KR 100546189 B1 KR100546189 B1 KR 100546189B1
- Authority
- KR
- South Korea
- Prior art keywords
- data
- output
- pulse
- output device
- data input
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
- G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
본 발명은 데이타를 병렬 방식으로 수신하여 직렬 방식으로 출력하는 데이타 입출력 장치에 관한 것이다. 본 발명의 병렬 수신-직렬 출력 데이타 입출력 장치는 간단한 래치 수단을 복수개 사용하여 데이타를 전달함으로써, 종래의 경우 플립플롭 발생할 수 있었던 데이타의 전달 에러 또는 다수의 래치 회로에서 발생하였던 전력 소모를 개선시킬 수 있다.
Description
본 발명은 데이타 입출력 장치에 관한 것으로, 특히 데이타를 병렬 방식으로 수신하여 직렬 방식으로 출력하는 데이타 입출력 장치에 관한 것이다.
일반적으로 데이타 입출력 장치는 데이타를 병렬 방식으로 수신하여 병렬 또는 직렬 방식으로 출력하는 장치와, 데이타를 직렬 방식으로 수신하여 병렬 또는 직렬 방식으로 출력하는 장치로 대별된다. 이중에서 본 발명에서 논의하고자하는 데이타 입출력 장치는 데이타를 병렬 방식으로 수신하여 직렬 방식으로 저장 및 출력하는 장치에 관한 것이다.
도 1 은 병렬 수신-직렬 출력 방식을 사용하는 종래의 데이타 입출력 장치에 관한 것이다.
도시된 바와같이, 종래의 데이타 입출력 장치는 복수개의 플립플롭 수단으로 구성된다. 동작과 관련하여, 제어신호 (In, Inb) 에 의하여 데이타 (＜0＞,＜1＞,＜2＞,＜3＞,＜4＞,＜5＞,＜6＞,＜7＞) 가 병렬 방식으로 각각의 대응 플립플롭에 인가된다. 각각의 플립플롭에 입력된 데이타는 플립플롭내의 파이프 라인상에 로딩되며, 로드 신호 (load, loadb) 에 의하여 파이프 라인을 통과한다. 그 다음, 스플리터로부터 발생된 클락 신호 (clk1, clk1b) 의 제어에 의하여 상기 데이타는 플립플롭의 외부로 출력된다. 즉, 클락 신호 (clk1, clk1b) 의 라이징 에지와 폴링 에지시에 파이프 라인상의 데이타는 플립 플롭의 내부에서 단계적으로 전달되어 최종적으로 출력된다. 단계적으로 전달되는 데이타는 내부의 래치 수단 개수에 의하여 좌우된다. 따라서 플립플롭의 출력단에 하나의 래치 수단이 있는 경우에는 단 한번의 클락 신호 (clk1, clk1b)의 제어에 의하여 외부로 데이타가 출력되는 경우도 있다. 이에 대해서는 플립플롭의 내부 회로를 상세히 도시한 도 3 을 참조하면 된다.
도 1 에 도시된 병렬 수신-직렬 출력 방식을 사용하는 데이타 입출력 장치의 동작을 설명한다. 참고로, 도 1 의 플립플롭의 동작을 해석하는 경우에는 도 3 의 회로를 고려하면된다.
도 1 에 도시된 바와같이, 입력된 데이타는 클락 신호 (clk1, clk1b) 의 제어에 의하여 데이타가 순차적으로 출력된다. 예를들어, 데이타 ＜0＞, 데이타 ＜2＞, 데이타 ＜4＞, 데이타 ＜6＞ 을 수신한 플립플롭은 클락의 라이징 에지에서 데이타를 출력하도록하고, 데이타 ＜1＞ 데이타 ＜3＞, 데이타 ＜5＞, 데이타 ＜7＞ 을 수신한 플립플롭은 클락의 폴링 에지에서 데이타를 출력하도록 하면, 데이타는 직렬 방식으로 순차 출력된다.
이처럼, 종래의 경우, 외부에서 입력된 데이타는 클락 신호 (clk1, clk1b)에 의하여 쉬프트되며 또한 토글된다. 따라서, 데이타의 전달시 플립플롭의 내부원인에 의하여 데이터의 에러가 발생할 가능성이 있으며 데이타의 토글로 인한 전력 소모도 상당하다고 볼수 있다. 즉, 종래의 데이타 입출력 장치는 도 3 에 도시된 바와같이 복수개의 래치 수단을 사용하며, 데이타 전달 경로가 길어서 데이타 전달시 데이타 손실과 전력 소모가 유려되었다.
본 발명은 이러한 문제점을 해결할 수 있는 데이타 입출력 장치를 제공한다.
본 발명의 데이타 입출력 장치는 하나의 래치 수단만을 구비하여 데이타 전달 경로를 단축 시킨다.
상기 본 발명의 목적을 구현하기 위한 본 발명의 바람직한 실시예는 병렬 방식으로 테이타를 수신하여 직렬 방식으로 데이타를 출력하는 데이타 입출력 장치에 있어서, 클락 신호를 수신하여 위상이 서로 반대인 제 1 및 제 2클럭신호를 발생하는 스플리터; 펄스 신호를 수신하여 제 1 및 제 2클럭신호에 동기화되며 위상이 반대인 복수개의 펄스신호 쌍을 순차적으로 발생하는 펄스 쉬프터; 제어신호에 의해 데이터를 수신하여 짝수 데이터 및 홀수 데이터를 교번적으로 래치하고, 복수개의 펄스신호 쌍들에 동기하여 짝수 데이터 및 홀수 데이터를 순차적으로 출력하는 N개의 래치 수단; 및 제 1 및 제 2클럭신호에 각각 동기하여 짝수 데이터 또는 홀수 데이터를 교번적으로 출력하여 데이터를 직렬 방식으로 순차적으로 출력하는 출력수단을 구비함을 특징으로 한다.
이하 도면을 참조하여 본 발명의 실시예를 보다 상세히 기술한다.
도 2 는 본 발명의 데이타 입출력 장치를 설명하기 위한 블록도로서, 복수개, 예를들어, 8 개의 래치 수단을 구비한다. 각각의 래치 수단은 데이타를 병렬 방식으로 동시에 수신한다.
스플리터는 도 1 의 경우와 동일한 것으로, 주 클락을 수신하여 2 개의 클락 신호 (clk1, clk1b) 를 출력한다. 클락 신호 (clk1) 와 클락 신호 (clk1b) 의 위상은 반대이다. 본 명세서에서 표시되는 신호중에서 영문자 b 가 첨부된 것은 위상이 반전된 신호를 의미한다. 펄스 쉬프터는 클락 신호 (clk1, clk1b) 와 펄스 신호(pulse) 를 수신하며, 복수개의 펄스를 출력한다. 복수개의 펄스는 래치 수단을 제어하기 위한 신호로서 래치 수단 (0) 에 인가되는 펄스 (pul0, pul0b) 와, 래치 수단 (1) 에 인가되는 펄스 (pul1, pul1b) 와, 래치 수단 (2) 에 인가되는 펄스 (pul2, pul2b) 와, 래치 수단 (3) 에 인가되는 펄스 (pul3, pul3b) 와, 래치 수단 (4) 에 인가되는 펄스 (pul4, pul4b) 와, 래치 수단 (5) 에 인가되는 펄스 (pul5, pul5b) 와, 래치 수단 (6) 에 인가되는 펄스 (pul6, pul6b) 와, 래치 수단 (7) 에 인가되는 펄스 (pul7, pul7b) 를 포함한다.
도 4 는 본 발명의 래치 수단에 적용하기 위하여 구현된 회로이다. 도시된 바와같이, 데이타는 데이타의 입력을 제어하는 제어신호 (In, Inb) 에 의하여 제어되며, 래치 회로에 인가된다. 래치 회로에 래치된 데이타는 펄스 (pul, pulb) 에 의하여 외부로 출력된다.
따라서, 도 4 의 회로를 도 2 의 래치 수단에 구현하게 되면, 보다 안정된 데이타를 구할 수 있음은 물론 전력 소모도 줄어든다. 즉, 래치 수단에는 하나의 래치 회로만이 구현되어 있으므로 그 소모전력은 종래의 경우와 비교하여 당연히 감소하게 된다.
도 5 는 도 2 의 펄스 쉬프터내에 구현되는 펄스 발생 회로의 일부분을 도시한 것으로, 펄스를 발생시키는 회로를 도시한 것이다. 도시된 바와같이, 펄스 쉬프터에 인가되는 펄스 신호 (pulse)는 클럭 신호 (clk, clkb) 에 의하여 복수개의 래치 회로를 거쳐 출력된다.
도 6 은 본 발명에 적용되는 신호의 파형도를 도시한다.
펄스 신호(pulse) 가 인가되면 클락 신호 (clk, clkb) 에 의하여 동기되어 펄스 (pul0, pul0b, ..., pul7, pul7b) 가 펄스 쉬프터로부터 출력된다.
도시된 바와같이, 펄스 (pul0, pul0b, ..., pul7, pul7b) 는 클락의 신호의 한 주기동안 인에이블된다. 또한, 펄스 (pul0, pul0b) 가 인에이블된 후 반 클락후에 펄스 (pul1, pul1b) 이 인에이블되며, 펄스 (pul1, pul1b) 가 인에이블된 후 반 클락후에 펄스 (pul2, pul2b) 이 인에이블되며, 이하 동일한 순서로 나머지 클럭이 인에이블된다.
이때, 하이로 인에블되는 펄스는 짝수번째 펄스 (pul0, pul2, pul4, pul6) 와, 홀수번째 펄스 (pul1b, pul3b, pul5b, pul7b) 이다.
도 4 를 고려하여 도 2 에 도시된 본 발명의 데이타 입출력 장치의 동작을 설명하기로 한다.
도시된 바와같이, 짝수 번호가 할당된 래치 수단의 출력단자는 상호 연결되어 있으며, 홀수 번호가 할당된 래치 수단의 출력단자도 상호 연결되어 있다. 따라서, 펄스가 순차적으로 입력되면, 데이타 (＜0＞,＜1＞,＜2＞,＜3＞,＜4＞,＜5＞,＜6＞,＜7＞)가 순차적으로 출력된다. 즉, 펄스 (pul0) 가 하이로 인에이블되면 데이타(＜0＞) 가 출력되며, 펄스 (pul1b) 가 하이로 인에이블되면 데이타(＜1＞) 가 출력되며, 펄스 (pul2) 가 하이로 인에이블되면 데이타(＜2＞) 가 출력되며, 펄스 (pul3b) 가 하이로 인에이블되면 데이타(＜3＞) 가 출력되며, 펄스 (pul4) 가 하이로 인에이블되면 데이타(＜4＞) 가 출력되며, 펄스 (pul5b) 가 하이로 인에이블되면 데이타(＜5＞) 가 출력되며, 펄스 (pul6) 가 하이로 인에이블되면 데이타(＜6＞) 가 출력되며, 펄스 (pul7b) 가 하이로 인에이블되면 데이타(＜7＞) 가 출력된다.
짝수 번호가 할당된 래치 수단의 출력단자는 클락 신호의 제어에 의하여 출력되며, 홀수 번호가 할당된 래치 수단의 출력단자도 클락 신호의 제어에 의하여 출력된다. 그러나, 도시된 바와같이, 클락신호의 제어에 의하여 교대로 출력되게 되어 있다.
이상에서 알 수 있는 바와같이, 본 발명의 병렬 수신-직렬 출력 데이타 입출력 장치는 간단한 래치 수단을 복수개 사용하여 데이타를 전달함으로써, 종래의 경우 플립플롭 발생할 수 있었던 데이타의 전달 에러 또는 다수의 래치 회로에서 발생하였던 전력 소모를 개선시킬 수 있다. 즉, 본 발명의 데이타 입출력 장치는 클락 신호의 토글시마다 데이타를 전달하여야 하였던 종래의 경우와 비교하여 전력 소모를 충분히 개선시킬 수 있다.
도 1 은 종래의 데이타 입출력 장치를 설명하는 블록도.
도 2 은 본 발명의 데이타 입출력 장치를 설명하는 블록도.
도 3 의 종래에 사용되었던 플립플롭의 회로도.
도 4 는 본 발명에서 제시하는 래치 수단의 회로도.
도 5 는 본 발명의 펄스 쉬프터 회로도.
도 6 은 본 발명의 데이타 입출력 장치를 구동시키기 위한 파형도.
* 도면부호의 간단한 설명 *
F/F : 플립플롭
Claims (2)
- 병렬 방식으로 데이타를 수신하여 직렬 방식으로 데이타를 출력하는 데이타 입출력 장치에 있어서,클락 신호를 수신하여 위상이 서로 반대인 제 1 및 제 2클럭신호를 발생하는 스플리터;펄스 신호를 수신하여 상기 제 1 및 제 2클럭신호에 동기화되며 위상이 반대인 복수개의 펄스신호 쌍을 순차적으로 발생하는 펄스 쉬프터;제어신호에 의해 상기 데이터를 수신하여 짝수 데이터 및 홀수 데이터를 교번적으로 래치하고, 상기 복수개의 펄스신호 쌍들에 동기하여 상기 짝수 데이터 및 홀수 데이터를 순차적으로 출력하는 N개의 래치 수단; 및상기 제 1 및 제 2클럭신호에 각각 동기하여 상기 짝수 데이터 또는 상기 홀수 데이터를 교번적으로 출력하여 상기 데이터를 직렬 방식으로 순차적으로 출력하는 출력수단을 구비함을 특징으로 하는 데이타 입출력 장치.
- 제 1 항에 있어서,상기 펄스 쉬프터는 2N 개의 래치 회로를 포함하며, 상기 래치 회로의 각 출력 단자로부터 상기 복수개의 펄스신호 쌍이 출력되는 것을 특징으로하는 데이타 입출력 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980063798A KR100546189B1 (ko) | 1998-12-31 | 1998-12-31 | 데이타 입출력 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980063798A KR100546189B1 (ko) | 1998-12-31 | 1998-12-31 | 데이타 입출력 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000047046A KR20000047046A (ko) | 2000-07-25 |
| KR100546189B1 true KR100546189B1 (ko) | 2006-05-17 |
Family
ID=19570352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980063798A KR100546189B1 (ko) | 1998-12-31 | 1998-12-31 | 데이타 입출력 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100546189B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169128A (ja) * | 1987-01-05 | 1988-07-13 | Nec Corp | 並列−直列変換回路 |
| KR910008163Y1 (ko) * | 1989-07-07 | 1991-10-12 | 이봉기 | 울타리망체 계착용 프레임 |
| KR19980037416A (ko) * | 1996-11-21 | 1998-08-05 | 김광호 | 반도체 메모리 장치 |
| KR19990038681A (ko) * | 1997-11-06 | 1999-06-05 | 구본준 | 직병렬선택 변환기 |
| KR20000042463A (ko) * | 1998-12-24 | 2000-07-15 | 김영환 | 반도체 메모리 소자의 입력 데이터 저장회로 |
-
1998
- 1998-12-31 KR KR1019980063798A patent/KR100546189B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169128A (ja) * | 1987-01-05 | 1988-07-13 | Nec Corp | 並列−直列変換回路 |
| KR910008163Y1 (ko) * | 1989-07-07 | 1991-10-12 | 이봉기 | 울타리망체 계착용 프레임 |
| KR19980037416A (ko) * | 1996-11-21 | 1998-08-05 | 김광호 | 반도체 메모리 장치 |
| KR19990038681A (ko) * | 1997-11-06 | 1999-06-05 | 구본준 | 직병렬선택 변환기 |
| KR20000042463A (ko) * | 1998-12-24 | 2000-07-15 | 김영환 | 반도체 메모리 소자의 입력 데이터 저장회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000047046A (ko) | 2000-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100523716B1 (ko) | 탑재되는 메모리 장치들의 수에 제한없는 레지스터 및이를 갖는 메모리 모듈 | |
| US6819140B2 (en) | Self-synchronous logic circuit having test function and method of testing self-synchronous logic circuit | |
| US7290190B2 (en) | Semiconductor integrated circuit with a test circuit | |
| EP1851560B1 (en) | Testing of an integrated circuit with a plurality of clock domains | |
| US5459736A (en) | Scan path circuit for testing multi-phase clocks from sequential circuits | |
| JPS62109337A (ja) | テスト／マスタ−／スレ−ブ・トリプルラツチフリツプフロツプ | |
| KR20010068165A (ko) | 데이터 래치 회로와 그 구동 방법 | |
| US6943595B2 (en) | Synchronization circuit | |
| JP4758311B2 (ja) | 非同期データ保持回路 | |
| JP2002289776A (ja) | 半導体装置 | |
| US20050055614A1 (en) | Multi-clock domain logic system and related method | |
| KR20040063283A (ko) | 제어신호 발생회로 및 상기 제어신호 발생회로를 구비하는데이터 전송회로 | |
| KR100464407B1 (ko) | 병렬-직렬 컨버터 | |
| JP4748896B2 (ja) | 同期型データ転送処理装置 | |
| KR100337687B1 (ko) | 직병렬컨버터 | |
| KR100546189B1 (ko) | 데이타 입출력 장치 | |
| US5848075A (en) | Test device employing scan path having circuitry at switches between a scan in signal transmitted and previously held at a predetermined clock timing | |
| JP3039441B2 (ja) | 異クロック間同期エッジ検出方法および異クロック間同期エッジ検出方式 | |
| US6040723A (en) | Interface circuit with high speed data transmission | |
| KR100429867B1 (ko) | 더블 데이터 레이트 반도체 장치용 출력 버퍼 | |
| KR101006843B1 (ko) | 출력신호를 안정적으로 생성하는 동기화 회로 | |
| JP5286686B2 (ja) | クロック乗換回路 | |
| KR100353533B1 (ko) | 딜레이 락 루프 회로 | |
| KR100336756B1 (ko) | 클럭 분주 회로 | |
| JP2653945B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |