JPS63169128A - 並列−直列変換回路 - Google Patents
並列−直列変換回路Info
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- JPS63169128A JPS63169128A JP65187A JP65187A JPS63169128A JP S63169128 A JPS63169128 A JP S63169128A JP 65187 A JP65187 A JP 65187A JP 65187 A JP65187 A JP 65187A JP S63169128 A JPS63169128 A JP S63169128A
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- 238000006243 chemical reaction Methods 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル回路に関し、特に並列−直列変換
回路に関する。
回路に関する。
従来の並列−直列変換回路は第６図に示すようにラッチ
回路ＩＣ及び多段のシフトレジスタ２２で構成されてお
り、この場合、並列−直列変換は一度に全ビットをシフ
トレジスタ２２に保持させて実現していた。その動作を
次に説明する。
回路ＩＣ及び多段のシフトレジスタ２２で構成されてお
り、この場合、並列−直列変換は一度に全ビットをシフ
トレジスタ２２に保持させて実現していた。その動作を
次に説明する。
入力データ５Ｃはラッチパルス６によりラッチ回路ＩＣ
に一旦保持され、そのデータ７Ｃはソフトレジスタ２２
に送られる。シフトレジスタ２２はデータ７Ｃが入力さ
れる前にリセット信号１３で初期化されており、ＰＳ（
パラレル／シリアル）セレクト信号２３とクロックパル
ス１２によってデータ７Ｃをとり込む。次にＰＳセレク
ト信号２３を反転させた状態でクロックパルス１２を入
力データ５のビット数と同数入力することにより出力デ
ータ１０Ｃ（直列データ）を得ている。第７図は入力デ
ータ５が１６ビットの場合であり、出力データＩＯＣを
入力データ５Ｃの各ビット毎にその反転データをそう人
し、データの最後にパリティ・ビ・ソトを付加した直列
データとする例である。
に一旦保持され、そのデータ７Ｃはソフトレジスタ２２
に送られる。シフトレジスタ２２はデータ７Ｃが入力さ
れる前にリセット信号１３で初期化されており、ＰＳ（
パラレル／シリアル）セレクト信号２３とクロックパル
ス１２によってデータ７Ｃをとり込む。次にＰＳセレク
ト信号２３を反転させた状態でクロックパルス１２を入
力データ５のビット数と同数入力することにより出力デ
ータ１０Ｃ（直列データ）を得ている。第７図は入力デ
ータ５が１６ビットの場合であり、出力データＩＯＣを
入力データ５Ｃの各ビット毎にその反転データをそう人
し、データの最後にパリティ・ビ・ソトを付加した直列
データとする例である。
まず入力データ５Ｃはラッチパルス６により、ラッチ回
路ＩＣに保持される。ラッチ回路ＩＣからはデータ７Ｃ
（正極）がパリティ・ビット発生回路２７及びシフトレ
ジスタ２２へ、また反転データ８Ｃ（負極）がシフトレ
ジスタ２２へ送られる。パリティ・ビット発生回路２７
では入力されたデータ７Ｃ（正極）のパリティ・チェッ
クを行ない、その結果のパリティ・ビット２６が正ビッ
トと反転ビットの２ビットとともにシフトレジスタ２２
へ送られる。シフトレジスタ２２はデータが入力される
前にリセット信号１３でデータのない状態にされ、次に
ＰＳセレクト信号２３によってデータ７Ｃ（正極）反転
データ８（負極）及びパリティ・ビット２６をクロック
パルス１２に同期させて一度に取り込む。次にＰＳセレ
クト信号２３を反転させ、クロックパルス１２を入力す
ることにより、クロックパルス１２に同期した直列デー
タとなって出力データ１０Ｃが得られる。
路ＩＣに保持される。ラッチ回路ＩＣからはデータ７Ｃ
（正極）がパリティ・ビット発生回路２７及びシフトレ
ジスタ２２へ、また反転データ８Ｃ（負極）がシフトレ
ジスタ２２へ送られる。パリティ・ビット発生回路２７
では入力されたデータ７Ｃ（正極）のパリティ・チェッ
クを行ない、その結果のパリティ・ビット２６が正ビッ
トと反転ビットの２ビットとともにシフトレジスタ２２
へ送られる。シフトレジスタ２２はデータが入力される
前にリセット信号１３でデータのない状態にされ、次に
ＰＳセレクト信号２３によってデータ７Ｃ（正極）反転
データ８（負極）及びパリティ・ビット２６をクロック
パルス１２に同期させて一度に取り込む。次にＰＳセレ
クト信号２３を反転させ、クロックパルス１２を入力す
ることにより、クロックパルス１２に同期した直列デー
タとなって出力データ１０Ｃが得られる。
上述した従来の並列−直列変換回路は、シフトレジスタ
で一度に全ビットの入力データを保持しなければならな
かったので多段のシフトレジスタが必要であり、また、
パリティ・ビットを付加する場合は、これらも一度に生
成しなければならず、パリティ・ビット発生回路も多く
の回路素子を必要とするという欠点がある。
で一度に全ビットの入力データを保持しなければならな
かったので多段のシフトレジスタが必要であり、また、
パリティ・ビットを付加する場合は、これらも一度に生
成しなければならず、パリティ・ビット発生回路も多く
の回路素子を必要とするという欠点がある。
本発明の並列−直列変換回路は、並列データをラッチパ
ルスによって保持するラッチ回路と、あらかじめリセッ
ト信号によって初期化されたカウンタに、並列データ数
のクロックパルスを与えることによって生成される選択
信号で保持された並列データを順次選択する信号選択回
路と、前記リセット信号により初期化し、クロックパル
ス毎に、信号選択回路で選択された１ビットのデータを
保持する出力保持回路とを具備する。
ルスによって保持するラッチ回路と、あらかじめリセッ
ト信号によって初期化されたカウンタに、並列データ数
のクロックパルスを与えることによって生成される選択
信号で保持された並列データを順次選択する信号選択回
路と、前記リセット信号により初期化し、クロックパル
ス毎に、信号選択回路で選択された１ビットのデータを
保持する出力保持回路とを具備する。
第１図は本発明の一実施例の構成図である。ラッチ回路
１には入力データ５とラッチパルス６が入力される。信
号選択回路２にはラッチ回路からデータ７とクロックパ
ルス１２及びリセット信号１３が入力される。出力保持
回路３には信号選択回路の出力９とクロックパルス１２
及びリセット信号１３が入力される。
１には入力データ５とラッチパルス６が入力される。信
号選択回路２にはラッチ回路からデータ７とクロックパ
ルス１２及びリセット信号１３が入力される。出力保持
回路３には信号選択回路の出力９とクロックパルス１２
及びリセット信号１３が入力される。
第２図は本発明の第１の実施例であり、入力データ５Ａ
が３２ビットの場合の回路図である。第３図は第２図の
動作を示すタイミング図である。
が３２ビットの場合の回路図である。第３図は第２図の
動作を示すタイミング図である。
まず、並列の入力データ５Ａは、ラッチパルス６によっ
てラッチ回路ＩＡに保持される。保持されたデータ７Ａ
は信号選択回路２Ａにおいて、クロックパルス１２及び
リセット信号１３から生成される選択信号によって、出
力すべき順序で１ビットのみ運ばれ出力保持回路３に送
られる。出力保持回路３は、信号選択回路の出力９Ａが
入力される前はリセット信号１３によって出力信号のな
い状態に保たれており、出力９Ａが入力されるとクロッ
クパルス１２に同期して出力データ１０Ａを送り出す。
てラッチ回路ＩＡに保持される。保持されたデータ７Ａ
は信号選択回路２Ａにおいて、クロックパルス１２及び
リセット信号１３から生成される選択信号によって、出
力すべき順序で１ビットのみ運ばれ出力保持回路３に送
られる。出力保持回路３は、信号選択回路の出力９Ａが
入力される前はリセット信号１３によって出力信号のな
い状態に保たれており、出力９Ａが入力されるとクロッ
クパルス１２に同期して出力データ１０Ａを送り出す。
信号選択回路２Ａではラッチ回路ＩＡから入力された３
２ビットのデータ７Ａが直列データとして送り出される
順に８ビット毎８−１セレクタ１４に入力され、これら
のセレクタでは５ビットカウンタ２４の下位３ビットに
より１ビットのみ順番に選択され次の４−１セレクタ２
５に送られる。ここでは５ビットカウンタ２４の上位２
ビットにより４つの８−１セレクタ１４のうちの１つを
８タロツク毎順番に選択し、出力保持回路３に送ること
によって直列データを得ている。
２ビットのデータ７Ａが直列データとして送り出される
順に８ビット毎８−１セレクタ１４に入力され、これら
のセレクタでは５ビットカウンタ２４の下位３ビットに
より１ビットのみ順番に選択され次の４−１セレクタ２
５に送られる。ここでは５ビットカウンタ２４の上位２
ビットにより４つの８−１セレクタ１４のうちの１つを
８タロツク毎順番に選択し、出力保持回路３に送ること
によって直列データを得ている。
第４図は本発明の第２の実施例で、１６ビットの並列デ
ータを各ビット毎にその反転データを挿入し、更にパリ
ティ・ビットを付加して直列データにする並列−直列変
換回路である。また第５図にはそのタイミング図を示す
。
ータを各ビット毎にその反転データを挿入し、更にパリ
ティ・ビットを付加して直列データにする並列−直列変
換回路である。また第５図にはそのタイミング図を示す
。
１６ビットの入力データ５Ｂはラッチパルス６によって
ラッチ回路ＩＢに保持される。ラッチ回路１からは、デ
ータ７Ｂ（正極）と反転データ８Ｂ（負極）が４つの８
−１セレクタ１４Ａに分割されて送られる。またパリテ
ィ・ピッＩ・発生回路４で生成されたパリティ・ビット
１１は２−１セレクタ１５に入力される。これらのセレ
クタでは、６ビットカウンタ１７の下位３ビットにより
１ビットのみ順番に選択され、次の５−１セレクタ１６
に送られる。５−１セレクタ１６では６ビットカウンタ
１７の上位３ビットにより４つの８〜１セレクタ１４及
び１つの２−１セレクタ１５の中から１つを８クロック
毎順番に選択し、出力保持回路３に送る。フリップ・フ
ロップ２０はクロックパルス１２を２分周しており、出
力データ１０Ｂに正データが出力されているときのみ出
力データＩＯＢがエクスクル−シブ０Ｒ１９を通してフ
リップ・フロップ１８に入力されるようにフリップ・フ
ロップ１８へのクロックパルスを制御する。
ラッチ回路ＩＢに保持される。ラッチ回路１からは、デ
ータ７Ｂ（正極）と反転データ８Ｂ（負極）が４つの８
−１セレクタ１４Ａに分割されて送られる。またパリテ
ィ・ピッＩ・発生回路４で生成されたパリティ・ビット
１１は２−１セレクタ１５に入力される。これらのセレ
クタでは、６ビットカウンタ１７の下位３ビットにより
１ビットのみ順番に選択され、次の５−１セレクタ１６
に送られる。５−１セレクタ１６では６ビットカウンタ
１７の上位３ビットにより４つの８〜１セレクタ１４及
び１つの２−１セレクタ１５の中から１つを８クロック
毎順番に選択し、出力保持回路３に送る。フリップ・フ
ロップ２０はクロックパルス１２を２分周しており、出
力データ１０Ｂに正データが出力されているときのみ出
力データＩＯＢがエクスクル−シブ０Ｒ１９を通してフ
リップ・フロップ１８に入力されるようにフリップ・フ
ロップ１８へのクロックパルスを制御する。
フリップ・フロップ１８は最新の出力データ１０Ｂとそ
の前データまでのパリティ・チェック結果を比較し、比
較した結果をパリティ・チェック結果として保持する。
の前データまでのパリティ・チェック結果を比較し、比
較した結果をパリティ・チェック結果として保持する。
全ての並列データが直列に変換され出力された直後はこ
のパリティ・チェック結果がパリティ・ビットとして信
号選択回路２Ｂを通して出力保持回路３に入力され、出
力データ１０Ｂに続けて出力される。
のパリティ・チェック結果がパリティ・ビットとして信
号選択回路２Ｂを通して出力保持回路３に入力され、出
力データ１０Ｂに続けて出力される。
第３図の実施例と第６図の従来例とは同じ機能をもつも
のであるが、その構成は第３図の場合、４つの８−１セ
レクタと、１つの２−１セレクタと、１つの６ビットカ
ウンタと、１つの５−１セレクタと、１つのエクスクル
−シブＯＲと３つのクリップ・フロップと、１つのラッ
チ回路とで成っているのに対し、第６図の場合は８つの
４ビットシフトレジスタと、１つの２ビットシフトレジ
スタと、１つのインバータと、１５のエクスクル−シブ
ＯＲとで成っている。ここで４ビットのシフトレジスタ
は、４つのフリップ・フロップで構成されている。一般
にフリップ・フロップは、ゲート素子（アンド、オア、
インバータ等）に較べ、多くの回路素子（トランジスタ
レベル〉で構成されており、集積回路で実現する場合に
は多くの回路素子が必要となる。
のであるが、その構成は第３図の場合、４つの８−１セ
レクタと、１つの２−１セレクタと、１つの６ビットカ
ウンタと、１つの５−１セレクタと、１つのエクスクル
−シブＯＲと３つのクリップ・フロップと、１つのラッ
チ回路とで成っているのに対し、第６図の場合は８つの
４ビットシフトレジスタと、１つの２ビットシフトレジ
スタと、１つのインバータと、１５のエクスクル−シブ
ＯＲとで成っている。ここで４ビットのシフトレジスタ
は、４つのフリップ・フロップで構成されている。一般
にフリップ・フロップは、ゲート素子（アンド、オア、
インバータ等）に較べ、多くの回路素子（トランジスタ
レベル〉で構成されており、集積回路で実現する場合に
は多くの回路素子が必要となる。
ＮＥＣ製ＣＭＯＳ４での必要セル数は次のとおりになる
。
。
第３図の場合
８−１セレクタ １７セル×４個２−１セレク
タ ４ ×１個６ビットカウンタ
３４ （＋１７）ＸＩ ノ１ ５−１セレクタ ８ （４） Ｘ’Ｌｊ７ エクスクル−シブＯＲ３Ｘｉミノ ｌフリップフロップ ７ ×３ツノ、合計
１５９セル 第６図の場合 ４ビットシフトレジスタ ３１セル×８個２ビットシフ
トレジスタ １６ Ｘ ｌ ７フインバータ
１ ×１ノｌエクスクルーシブＯＲ３ｘ
１５ノ１ 合計 ３１０セル 〔発明の効果〕 以上説明したように本発明は、並列データをシフトレジ
スタで保持する代りに信号選択回路及び出力保持回路の
回路構成にすることにより、並列−直列変換をより少な
い回路素子で構成できる効果がある。また、パリティ・
ビットを付加する場合、そのパリティ・ビット発生回路
も１ビットずつ処理することにより少ない回路素子で構
成できる効果がある。
タ ４ ×１個６ビットカウンタ
３４ （＋１７）ＸＩ ノ１ ５−１セレクタ ８ （４） Ｘ’Ｌｊ７ エクスクル−シブＯＲ３Ｘｉミノ ｌフリップフロップ ７ ×３ツノ、合計
１５９セル 第６図の場合 ４ビットシフトレジスタ ３１セル×８個２ビットシフ
トレジスタ １６ Ｘ ｌ ７フインバータ
１ ×１ノｌエクスクルーシブＯＲ３ｘ
１５ノ１ 合計 ３１０セル 〔発明の効果〕 以上説明したように本発明は、並列データをシフトレジ
スタで保持する代りに信号選択回路及び出力保持回路の
回路構成にすることにより、並列−直列変換をより少な
い回路素子で構成できる効果がある。また、パリティ・
ビットを付加する場合、そのパリティ・ビット発生回路
も１ビットずつ処理することにより少ない回路素子で構
成できる効果がある。
第１図、第２図は本発明の一実施例の構成図。
回路図、第３図は第２図の動作を示すタイム・チャート
、第４図は本発明の他の実施例の回路図、第５図は第４
図の回路の動作を説明するためのタイム・チャート、第
６図、第７図は従来例の構成図１回路図である。 １・・・ラッチ回路、２・・・信号選択回路、３・・・
出力保持回路、５・・・入力データ、６・・・ラッチパ
ルス、１０・・・出力データ、１２・・・クロックパル
ス、１３・・・リセット信号。
、第４図は本発明の他の実施例の回路図、第５図は第４
図の回路の動作を説明するためのタイム・チャート、第
６図、第７図は従来例の構成図１回路図である。 １・・・ラッチ回路、２・・・信号選択回路、３・・・
出力保持回路、５・・・入力データ、６・・・ラッチパ
ルス、１０・・・出力データ、１２・・・クロックパル
ス、１３・・・リセット信号。
Claims (1)
- 並列データをラッチパルスによって保持するラッチ回路
と、あらかじめリセット信号によって初期化されたカウ
ンタに、並列データ数のクロックパルスを与えることに
よって生成される選択信号で保持された並列データを順
次選択する信号選択回路と、前記リセット信号により初
期化し、クロックパルス毎に、信号選択回路で選択され
た１ビットのデータを保持する出力保持回路とを具備す
る並列−直列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP65187A JPS63169128A (ja) | 1987-01-05 | 1987-01-05 | 並列−直列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP65187A JPS63169128A (ja) | 1987-01-05 | 1987-01-05 | 並列−直列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63169128A true JPS63169128A (ja) | 1988-07-13 |
Family
ID=11479613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP65187A Pending JPS63169128A (ja) | 1987-01-05 | 1987-01-05 | 並列−直列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63169128A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546189B1 (ko) * | 1998-12-31 | 2006-05-17 | 주식회사 하이닉스반도체 | 데이타 입출력 장치 |
| JP2006303915A (ja) * | 2005-04-20 | 2006-11-02 | Ricoh Co Ltd | 半導体装置，画像読取装置および複写装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672738A (en) * | 1979-11-20 | 1981-06-17 | Ricoh Co Ltd | Parallel-series converting circuit |
-
1987
- 1987-01-05 JP JP65187A patent/JPS63169128A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672738A (en) * | 1979-11-20 | 1981-06-17 | Ricoh Co Ltd | Parallel-series converting circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546189B1 (ko) * | 1998-12-31 | 2006-05-17 | 주식회사 하이닉스반도체 | 데이타 입출력 장치 |
| JP2006303915A (ja) * | 2005-04-20 | 2006-11-02 | Ricoh Co Ltd | 半導体装置，画像読取装置および複写装置 |
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