JPS62168427A - シリアル・パラレルデ−タ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータ−等による外部装置との
間の複数ビットのシリアルデータの通信に際して、マイ
クロコンピュータ−内で処理されるパラレルデータを通
信のためのシリアルデータに変換して送信し、また逆に
受信したシリアルデータをパラレルデータに変換するデ
ータ変換装置に関する。

〔従来技術〕

マイクロコンピュータ−等のデータ処理装置において、
複数ビットのデータを他のマイクロコンピュータ−等の
外部装置との間にて通信する場合、マイクロコンピュー
タ−内ではパラレル（並列）データとして処理される複
数ビットのデータを通信回線の本数を少なくするために
、複数ビットのシリアル（直列）データに変換して１本
の通信回線を介して送受信する。従って、マイクロコン
ピュータ−の側には、データを送信する際にはパラレル
データをシリアルデータに変換して通信回線に出力し、
逆にデータを受信する際には通信回線から入力したシリ
アルデータをパラレルデータに変換するデータ変換装置
が必要である。

このようなデータ変換装置は、従来は送信／受信のモー
ド切換えを行うシリアルモードレジスタと、データのシ
リアル・パラレル変換を行うシフトレジスタと、このシ
フトレジスタのシフト数を計数するためのシフトカウン
タ等にて構成されている。

このような従来の装置では、データの送信時には、シフ
トレジスタに保持されたパラレルデータはシフトレジス
タ内でシリアルデータに変換されて通信回線へ出力され
、逆にデータの受信時には、通信回線から受信したシリ
アルデータを順に入力してシフトレジスタに保持し、こ
こでパラレルデータに変換する。

〔発明が解決しようとする問題点〕

ところでこのようなシフトレジスタを使用してデータの
シリアル・パラレル変換を行う構成の従来の装置では、
シフトレジスタ及びこのシフトレジスタのシフト数を計
数するためのシフトカウンタが必要であるため、回路素
子数が増加するという問題が有り、またたとえばｎビッ
トシフトレジスタにてｎビットより大なるｍビット（ｍ
ａｎ）のデータを送信する場合には、最初のｎビットの
データの送信が完了した時点で、一旦データ転送用のク
ロックを停止してデータ通信を中断し、この中断の間に
ｎビットシフトレジスタに次のｎ＋１番目のビットから
のｎビットのデータを入力して保持させ、これをシリア
ルデータに変換して出力する、という処理を何回か反復
することにより、ｍビットのパラレルデータをシリアル
データに変換して通信してた。このた、データの通信効
率が低いという問題が有らた。

〔問題点を解決するための手段〕

本発明は以上の如き問題点に鑑みてなされたものであり
、ｎビットレジスタのｎ個の出力端子それぞれをデータ
ラインにて１本のデータ通信用回線（データバス）に接
続し、これらの各データラインを最下位ピント側から最
上位ビット側へ順にイネーブルにする、具体的には各デ
ータラインにスイッチング素子を介装しておき、これら
を最下位ビットから最上位ビットの順にオン／オフ制御
することにより、ｎビットレジスタに保持されているｎ
ビットのパラレルデータを最下位ビットから順にデータ
バスに出力してシリアルデータに変換し、また逆にデー
タバスから入力されたシリアルデータをｎビットレジス
タの最下位ビットから順に入力保持してパラレルデータ
に変換する構成を採っている。

本発明はこのような構成を採ることにより、シフトレジ
スタ及びこれのシフト数を計数するためのカウンタを使
用する必要が無く、また従来ではデータの送信と受信に
は別の回線が必要で有ったのが１本の回線にて送受信を
可能とし、更にデータの送信時及び受信時の双方におい
てｎビア１−全体のデータ通信の終了を待つことなく、
伯のビットのデータの通信が行われている間にｎビット
レジスタの既にデータを送出したビットに次のデータを
書込んで保持させることを可能として、データ通信の所
用時間を短縮することを可能としたシリアル・パラレル
データ変換装置の提供を目的とする。

本発明に係るシリアル・パラレルデータ変換回路は、ｎ
ビットのパラレルデータを保持するｎビットレジスタと
、データ通信用の１ビットのデータバスと、前記ｎビッ
トレジスタのｎｆｌの出力端子それぞれと前記１ビット
のデータバスとの間に介装されたｎ個のスイッチング素
子と、これらのｎ個のスイッチング素子をクロックパル
スに同期してオン／オフ制御するｎ個のスイッチング素
子制御回路とを備え、前記ｎ個のスイッチング素子制御
回路をクロックに同期して所定クロックずつ遅延させつ
つ順次動作させて前記スイッチング素子をオン／オフ制
御することにより、前記ｎビットレジスタに保持されて
いるｎビットのパラレルデータを前記１ピントのデータ
バスへ出力してシリアルデータに変換し、また前記１ビ
ットのデータバスから人力されるシリアルデータを前記
ｎビットレジスタへ入力保持してパラレルデータに変換
すべくなしたことを特徴とする。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係るシリアル・パラレルデータ変換装
置の構成を示すブロック図である。

図中１はｎビットレジスタであり、本実施例では一例と
して４ビットレジスタとし、以下４ビットデータのシリ
アル・パラレル変換を行う場合について説明する。

この４ビットレジスタ１は、本発明装置が組込まれてい
るたとえばマイクロコンピュータ−等から送信される４
ビットのパラレルデータを一時的に保持し、また受信し
た４ビットのデータを保持するものであり、その一端側
のＬＳＢ　（最下位ピント）〜ＭＳＢ　（最上位ビット
）の４個の端子はそれぞれ本発明装置が組込まれるマイ
クロコンピュータ−等の内部の４ビットのデータバスの
それぞれのビットのラインに接続され、他端側のＤＯ−
０３の４個の端子に接続されたデータラインｌＯ〜１３
はそれぞれ順にスイッチング素子６０〜６３を介して外
部とのデータ通信を行うための１ビットデータバス４に
接続されている。

図中２はシリアル・パラレル変換制御回路であり、上述
の各スイッチング素子６０〜６３それぞれを個別にオン
／オフ制御する第１〜第４の４個のスイッチング素子制
御回路２０〜２３と、４ビット単位のデータの通信が終
了した際にこれを検出するためのＤ−フリツブフロップ
２４等から構成されている。

このＤ−フリップフロップ２４のＱ出力端子は各スイッ
チング素子制御回路２０〜２３をリセットするためのＲ
Ｓフリップフロンプロのセット端子ＳにＡＮＤゲート５
２を介して接続されている。

各スイッチング素子制御回路２０〜２３は、具体的には
Ｄ−フリップフロップを使用しており、第１のスイッチ
ング素子制御回路２０のＯ−入力端子には一端をハイレ
ベルの定電位Ｈに接続されたスイッチング素子６５の他
端及びスイッチング素子６６の一端が接続されている。

スイッチング素子６６の他端は第４のスイッチング素子
制御回路２３のロー出力端子に接続されている。一方、
両スイッチング素子６５゜６６は前述のＲＳフリップフ
ロップ６のロー出力によりオン／オフ制御されており、
スイッチング素子６５はＲＳフリップフロップ６のロー
出力がハイレベルの場合にオンし、スイッチング素子６
６はインバータ７を介して制御されるためＲＳフリップ
フロップ６の〇−比出力ローレベルの場合にオンする。

従って、第１のスイッチング素子制御回路２０のＤ−入
力端子には、ＲＳフリップフロップ６がセットされてそ
の〇−比出力ハイレベルの場合にハイレベルの定電位Ｈ
が与えられ、ＲＳフリップフロップ６がリセットされて
そのロー出力がローレベルの場合に第４のスイッチング
素子制御回路２３の〇−出力出力が与えられる。

第１のスイッチング素子制御回路２０のＱ−出力端子は
第２のスイッチング素子制御回路２１０Ｄ−入力端子に
接続されると共に、これがハイレベルの場　。

合に第１のスイッチング素子６０をオンして第１のデー
タライン１０をイネーブルにして４ビットデータレジス
タ１の端子Ｄｏを１ビットデータバス４に接続させる。

第２のスイッチング素子制御回路２１のＱ−出力端子は
第３のスイッチング素子制御回路２２のＤ−入力端子に
接続されると共に、これがハイレベルの場合に第２のス
イッチング素子６１をオンして第２のデータライン１１
をイネーブルにして４ビットデータレジスタ１の端子Ｄ
１を１ビットデータバス４に接続させる。

第３のスイッチング素子制御回路２２のロー出力端子は
第４のスイッチング素子制御回路２３の〇−入力端子に
接続されると共に、これがハイレベルの場合に第３のス
イッチング素子６２をオンして第３のデータライン１２
をイネーブルにして４ビットデータレジスタ１の端子０
２を１ビットデータバス４に接続させる。

第４のスイッチング素子制御回路２３のＱ−出力端子は
前述のＤ−フリップフロップ２４のＤ−入力端子及びス
イッチング素子６６の他端に接続されると共に、これが
ハイレベルの場合に第４のスイッチング素子６３をオン
して第４のデータライン１３をイネーブルにして４ビッ
トデータレジスタ１の端子Ｄ３を１ビットデータバス４
に接続させる。

なお、以上の各スイッチング素子制御回路２０〜２３及
びＤ−フリップフロップ２４の各Ｔ−入力端子は転送り
ロックライン８に接続され、また各リセット端子ＲはＲ
ＳＳフリップフロップのＱ−出力端子に接続されている
。

転送りロックライン８には、データ通信レイト制御回路
３により作成されるデータ転送りロックＴＣＬＫが出力
されているが、このデータ転送りロック丁ＣＬＫは本発
明装置が組込まれているマイクロコンピュータ−等の内
部クロックと通信相手の装置から与えられるクロック５
ＣＬＫとから作成される。

シリアル通信モード制御レジスタ５は、本発明装置が組
込まれているマイクロコンピュータ−等から信号が与え
られるとこれを保持し、本発明装置を動作させるための
信号を二つのＡＮＤゲート５１゜５２に出力するもので
ある。

即ち、本発明装置にデータのシリアル・パラレル変換を
行わせる命令が与えられると、シリアル通信モード制御
レジスタ５はハイレベルの変換開始信号５ＴＡＲＴを出
力してＡＮＤゲート５１の一方の入力端子に与えるが、
このＡＮＤゲート５１の他方の入力端子には前述のデー
タ通信レイト制御回路３が出力するデータ転送りロック
ＴＣＬにが与えられている。そしてこのＡＮＤゲート５
１の出力端子はＲＳＳフリツブフロップのリセット端子
Ｒに接続されているので、シリアル通信モード制御レジ
スタ５から変換開始信号５ＴＡＲＴが出力されている間
はＲＳフリップフロップ６はリセット状態を継続し、そ
の０−出力端子からローレベルの信号を出力する。

一方、本発明装置によるデータのシリアル・パラレル変
換を４ビットのみで停止する場合、換言すれば処理され
るデータが４ビットの場合、あるいは４ビット以上にビ
ット数のデータを変換する際に残りビットが４ビット以
下になったような場合にはシリアル通信モード制御レジ
スタ５は変換停止信号５ＴＯＰを出力してＡＮＤゲート
５２の一方の入力端子に与えるが、このＡＮＤゲート５
２の他方の入力端子には前述の０−フリップフロップ２
４の〇−出力端子が接続されている。そしてこのＡＮＤ
ゲート５２の出力端子はＲＳフリップフロップ６のセッ
ト端子Ｓに接続されているので、シリアル通信モード制
御レジスタ５から変換停止信号５ＴＯＰが出力されてい
る間にＤ−フリップフロップ２４のロー出力端子からハ
イレベル出力があると、ＲＳフリップフロップ６゛はセ
ットされてそのロー出力端子からハイレベルの信号を出
力する。

以上のように構成された本発明装置の動作について、第
２図のタイミングチャートに従って以下に説明する。

本発明装置にデータのシリアル・パラレル変換を行わせ
るためにシリアル通信モード制御レジスタ５に命令を与
えると、シリアル通信モード制御レジスタ５はハイレベ
ルの変換開始信号５ＴＡＲＴを出力する（第２図■のタ
イミング）。

この■のタイミングではＲＳＳフリップフロップはセッ
ト状態にあるので、各スイッチング素子制御回路２０〜
２３及びＤ−フリップフロップ２４はリセット状態にあ
るが、スイッチング素子６５がオンしているため、第１
のスイッチング素子制御回路２０の〇−入力端子にはハ
イレベルの定電位Ｈが与えられている。従って、シリア
ル通信モード制御レジスタ５からハイレベルの変換開始
信号５ＴＡＲＴが出力されてＡＮＤゲート５１の一方の
入力端子に与えられると、データ通信レイト制御回路３
からＡＮＤゲート５１の他方の入力端子に与えられてい
るデータ転送りロックＴＣＬＫの立上りに同期してＲＳ
フリップフロップ６がリセットされ、そのＱ−出力はロ
ーレベルに転じる。これにより、各スイッチング素子制
御回路２０〜２３及びＤ−フリップフロップ２４のリセ
ット状態は解除され、同時にデータ転送りロックＴＣＬ
Ｋは第１のスイッチング素子制御回路２０の丁−入力端
子にも与えられているので、その立上りに同期して第１
のスイッチング素子制御回路２０はそのＤ−入力のレベ
ル（ハイレベル）をその〇−出力のレベルとする（第２
図■のタイミング）。

このようにして第１のスイッチング素子制御回路２０の
ロー出力端子の信号レベルがハイレベルに転じると第１
のスイッチング素子６０はオンされるので、第１のデー
タライン１０はイネーブルとなって４ビットデータレジ
スタ１の端子ＤＯと１ビットデータバス４とが接続され
る。これにより、データの送信時であれば４ビットデー
タレジスタｌに保持されている４ビットのパラレルデー
タの内の最下位ピントのデータが１ビットデータバス４
に出力され、またデータの受信時であれば１ビットデー
タバス４から４ビットデータレジスタ１の最下位ビット
にデータが入力され保持される。

この際、第１のスイッチング素子制御回路２０のロー出
力端子は第２のスイッチング素子制御回路２１のＤ−入
力端子にも接続されているため、第２図■のタイミング
に至った時点での次のデータ転送りロックＴＣＬＫの立
上りに同期して第２のスイッチング素子制御回路２１は
そのＤ−人力のレベル（第１のスイッチング素子制御回
路２０の〇−出力のレベルであり、ハイレベル）を自身
のロー出力のレベルとする。また、第１のスイッチング
素子制御回路２０はこのデータ転送りロックＴＣＬＫの
立上りに同期して自身のＤ−入力端子への入力信号のレ
ベル（この時点では第４のスイッチング素子制御回路２
３のロー出力のレベルであり、ローレベル）をロー出力
の出力信号のレベルとするため、第１のスイッチング素
子６０はオフされ、４ビットデータレジスタ１の端子Ｄ
Ｏと１ピントデータバス４との間の接続は断たれので、
４ビットデータレジスタ１の端子ＤＯからのデータの１
ビットデータバス４への出力または１ビットデータバス
４から４ビットデータレジスタ１へのデータの入力は行
われない。

以下、同様にして第２図■のタイミングにて第３のスイ
ッチング素子６２がオンされて４ビットデータレジスタ
１の端子Ｄ２からの１ビットデータバス４へのデータの
出力または逆に１ビットデータバス４からの端子Ｄ２へ
のデータの入力が行われ、第２図■のタイミングにて第
４のスイッチング素子６３がオンされて４ビットデータ
レジスタ１の端子Ｄ３からの１ビットデータバス４への
データの出力または逆に１ビットデータバス４からの端
子Ｄ３へのデータの入力が行われる。

このようにして４ビットデータレジスタ１からの４ビッ
トのパラレルデータの１ビットデータバス４へのシリア
ルデータとしての出力または１ビットデータバス４から
の４ビットのシリアルデータの４ビットデータレジスタ
１へのパラレルデータとしての入力保持が行われる。そ
して、次のデータ転送りロックＴＣＬＫの立上りタイミ
ングである第２図■の時点において、第４のスイッチン
グ素子制御回路２３のＱ−出力がハイレベルからローレ
ベルに転じ、同時にＤ−フリップフロップ２４のロー出
力がハイレベルに転じる。

そして、シリアル通信モード制御レジスタ５から変換停
止信号５ＴＯＰが出力されている場合には、ＡＮＤゲー
ト５１の両人力がハイレベルになるので、１？ｓフリツ
プフロツプ６がセットされてそのＱ−出力がハイレベル
に転じて各スイッチング素子制御回路２０〜２３及びＤ
−フリップフロップ２４がリセットされてデータの送受
信、即ちシリアル・パラレル変換が停止される。

以上により、４ビットのパラレルデータのシリアルデー
タへの変換及び外部への送信、または逆に４ビットのシ
リアルデータの受信及ヒパラレルデータへの変換が終了
する。

ところで、本実施例では４ビットデータレジスク１は４
ビットの構成であるが、変換対象のデータが５ビット以
上の場合には、シリアル通信モード制御レジスタ５から
の変換停止信号５ＴＯＰを出力しなければ、上述のよう
にして４ビットのデータの変換が終了した後に更に引続
いて４ビットのデータの変換が行われる。即ち、シリア
ル通信モード制御レジスタ５からの変換停止信号５ＴＯ
Ｐが出力されていない場合には、第２図■のタイミング
においてＤ−フリップフロップ２４のＱ−出力がハイレ
ベルに転じてもへＮＤゲート５２の他方の入力はローレ
ベルのままであるから、ＲＳフリンプフロソプ６はセン
ト状態とはならない。従って、各スイノチング素子制御
回路２０〜２３及びＤ−フリップフロップ２４がリセッ
トされることはなく、また第２図■のタイミングにおい
てハイレベルに転じた第４のスイッチング素子制御回路
２３のＱ−出力がオンされているスイッチング素子６６
を通じて第１のスイッチング素子制御回路２０のＤ−入
力端子に与えられるため、第２図■のタイミングにおけ
る状態と同様の状態となる。このため、第２図の■から
■へ循環する状態となって、データの変換が継続される
。

なお、適宜のタイミングにて、たとえば８ビットのデー
タを処理する場合には、たとえば第２図において■から
■に戻った時点においてシリアル通信モード制御レジス
タ５から変換停止信号５ＴＯＰを出力させれば、第２図
において二度目の■のタイミングにおいてＲＳフリップ
フロンプロがセットされ、データの変化は停止される。

〔効果〕

以上のように本発明装置は、従来装置に比して、比較的
小数の素子数にて比較的高速にて複数ビットのデータを
シリアル・パラレル変換することが可能となり、またデ
ータ送受信用の回線、即ちデータバスを１本で済ますこ
とも可能となる等の利点を有する。

なお、前記実施例では４ビットデータレジスタを使用し
て４ビットをデータ変換の一単位とした構成となってい
るが、これに限るものではなく、たとえば８ビットを一
単位とする構成としてもよいことは勿論である。

【図面の簡単な説明】

図面は本発明の実施例を示すものであり、第１図は本発
明に係るシリアル・パラレルデータ変換装置の構成を示
すブロック図、第２図はその動作説明のためのタイミン
グチャートである。 １・・・４ビットデータレジスタ　　２・・・シリアル
・パラレル変換制御回路　　３・・・データ通信レイト
制御回路　　４・・・１ビットデータバス　　５・・・
シリアル通信モード制御レジスタ　　６・・・ＲＳフリ
ップフロップ　　７・・・インバータ　　８・・・転送
りロックライン　　１１〜１３・・・データライン　　
２０〜２３・・・スイッチング素子制御回路　　２４・
・・Ｄ−フリ７プフロツプ　　６０〜６３．６５．６６
・・・スイッチング素子時　許　出願人　三洋電機株式
会社 外１名 代理人　弁理士　河　野　　登　夫 算　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、ｎビットのパラレルデータを保持するｎビットレジ
   スタと、 データ通信用の１ビットのデータバスと、 前記ｎビットレジスタのｎ個の出力端子そ れぞれと前記１ビットのデータバスとの間に介装された
   ｎ個のスイッチング素子と、 これらのｎ個のスイッチング素子をクロッ クパルスに同期してオン／オフ制御するｎ個のスイッチ
   ング素子制御回路とを備え、 前記ｎ個のスイッチング素子制御回路をク ロックに同期して所定クロックずつ遅延させつつ順次動
   作させて前記スイッチング素子をオン／オフ制御するこ
   とにより、前記ｎビットレジスタに保持されているｎビ
   ットのパラレルデータを前記１ビットのデータバスへ出
   力してシリアルデータに変換し、また前記１ビットのデ
   ータバスから入力されるシリアルデータを前記ｎビット
   レジスタへ入力保持し、てパラレルデータに変換すべく
   なしたことを特徴とするシリアル・パラレルデータ変換
   装置。