JPH05189197A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】データ入出力タイミング発生器を簡略化する。 【構成】４ビットカウンタ５の端子ａは、立ち上がりエ
ッジで動作する被カウントパルス入力端子、端子ｂ〜ｅ
はカウント値の出力端子であり、また、４入力１６出力
デコーダ６において、端子ａ〜ｄからの入力をデコード
した結果を出力端子ｅ〜ｔから出力する。入力許可端子
付きＤタイプフリップフロップ７のセット出力端子ｃか
らの信号は、４ビット２入力１出力セレクタ８の入力端
子ａ〜ｄ，ｅ〜ｈに入力され、データ伝送クロックに基
づくデータセレクト端子ｎが論理“０”のときにはａ〜
ｄへの入力データが、また、ｎが論理“１”のときには
ｅ〜ｈの入力データが出力端子ｉ〜ｌから出力される。
その結果、所定のシリアルデータをパラレルデータに変
換後、それを外部の４ビットパラレル入力データ受信装
置５０にロードする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パラレルデータとシリ
アルデータとの相互変換を行なう信号処理装置に関する
ものである。

【０００２】

【従来の技術】従来のシリアル−パラレルデータ変換
器、例えば、受信した８ビットのシリアルデータをパラ
レルデータとし、それをロード信号が必要な入力部に出
力するようなシリアル−パラレルデータ変換器は、図２
１に示す構成をとる。すなわち、図２１において、シリ
アル−パラレルデータ変換器は、シリアルデータ伝送ク
ロック入力部１ｐ、シリアルデータ入力部２ｐ、８ビッ
トシリアルインパラレルアウトシフトレジスタ１２ｐ、
３ビットカウンタ１５ｐ、パラレルデータ出力タイミン
グ生成用クロック発生器１６ｐ、マイクロコンピュータ
等を用いたタイミング発生器１７ｐ、そして、シリアル
−パラレルデータ変換器の外部に位置するパラレルデー
タ受信装置５０ｐにて構成される。

【０００３】８ビットシリアルインパラレルアウトシフ
トレジスタ１２ｐにおいて、ａはシリアルデータ入力端
子、ｂ〜ｉはパラレルデータ出力端子、ｊはクロック入
力端子である。また、３ビットカウンタ１５ｐにおい
て、ａは被カウントパルス入力端子、ｂは、カウント値
が“８”になったときに、“１”を出力する出力端子、
ｃは、“１”が入力されるとカウンタのカウント値を０
に戻し、出力端子ｂの出力を“０”にするリセット端子
である。

【０００４】タイミング発生器１７ｐにおいて、ａ−ａ
´はクロック入力端子、ｂはパラレル出力制御用タイミ
ング出力端子、ｃはロード信号出力端子、ｄはリセット
信号出力端子、ｅはデータ転送終了信号入力端子であ
る。また、パラレルデータ受信装置５０ｐにおいて、５
０ａ´〜５０ｄ´はパラレルデータ入力端子、５０ｅ´
はロード信号入力端子であり、図２２に示すタイミング
によりパラレルデータが受信される。

【０００５】図２２は、従来のシリアル−パラレルデー
タ変換器における動作タイミングを示すタイミングチャ
ートである。同図に示すように、データ転送は、シリア
ルデータ入力部２ｐにシリアルデータを発生させるとと
もに、シリアルデータ伝送クロック入力部１ｐにシリア
ルデータ伝送クロックを発生させることにより開始され
る。シリアルデータ伝送クロックは、３ビットカウンタ
１５ｐの端子ａに入力されることによりカウントアップ
されるとともに、８ビットシリアルインパラレルアウト
シフトレジスタ１２ｐの端子ｊに入力される。

【０００６】そして、３ビットカウンタ１５ｐは、その
端子ａに入力されている上記シリアルデータを順次取り
込んでデータをシフトさせ、８ビットのデータを転送終
了と同時にその端子ｂは“１”となることで、タイミン
グ発生器１７ｐはデータ転送終了を認識する。また、デ
ータ転送終了とともに、シリアルデータ、シリアルデー
タ伝送クロックは停止する。このデータ転送終了を認識
したタイミング発生器１７ｐは、その端子ａに入力され
ているクロックをもとに、端子ｂ，ｃ，ｄから信号を出
力するので、シリアル−パラレルデータ変換器は、パラ
レルデータ受信装置５０ｐに対して、図２２に示す信号
（パラレルデータ）をロードする。

【０００７】

【発明が解決しようとしている課題】しかしながら、上
記従来のシリアル−パラレルデータ変換器では、タイミ
ング発生器とパラレルデータ出力タイミング生成用クロ
ック発生器とが必要不可欠であり、特にパラレルデータ
出力タイミング生成用クロック発生器を半導体で構成す
るには、精度の上で困難があり、また、シリアル−パラ
レルデータ変換器の部品点数を増やす原因ともなる。ま
た、パラレルデータをシリアルデータに変換する場合
も、同様のことが言える。本発明は、かかる点に鑑みて
なされたもので、その目的とするところは、パラレルデ
ータ出力タイミング生成用のクロック発生器を不要と
し、タイミング発生器の簡略化を図ったシリアル−パラ
レルデータ変換器を提供することである。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、基準信号であるシリアルデータ伝送ク
ロックに冗長性を持たせている。このクロックの冗長部
分にパラレルデータ出力タイミング生成用クロックの役
割を負わせることで、パラレルデータ出力タイミング生
成用クロック発生器を不要としている。また、上記クロ
ック冗長部分にパラレルデータ入力タイミング生成用ク
ロックの役割を負わせることにより、パラレル−シリア
ルデータ変換器でも同様にクロック発生器を削除でき
る。

【０００９】そこで、請求項１に記載の発明は、基準信
号を入力する第１の入力手段と、前記基準信号に同期し
て、該基準信号のパルス数よりも少ないデータ数のリア
ルデータを取り込む第２の入力手段と、前記シリアルデ
ータをパラレルデータに変換する変換手段と、前記基準
信号に同期させて、前記パラレルデータを出力する第１
の出力手段と、前記基準信号に同期させて、前記パラレ
ルデータ出力中に変化する他の信号を出力する第２の出
力手段とを備える。

【００１０】また、請求項４に記載の発明によれば、基
準信号を入力する第１の入力手段と、前記基準信号に同
期してパラレルデータを取り込む第２の入力手段と、前
記パラレルデータをシリアルデータに変換する変換手段
と、前記基準信号に同期させて、前記パラレルデータ数
以上のパルス数の間隔にてパルスを出力する第１の出力
手段と、前記シリアルデータを前記基準信号に同期させ
て出力する第２の出力手段とを備える。

【００１１】

【作用】以上の構成において、データ入出力タイミング
発生器を簡略化できる。

【００１２】

【実施例】以下、添付図面を参照して、本発明に係る好
適な実施例を詳細に説明する。 ［第１実施例］図１は、本発明の第１の実施例に係るシ
リアル−パラレルデータ変換器の構成を示すブロツク図
である。なお、本変換器は、８ビットのシリアルデータ
をパラレルデータに変換し、それをロード信号を必要と
するパラレルデータ受信装置に送信する。図１におい
て、本シリアル−パラレルデータ変換器は、シリアルデ
ータ伝送クロック入力部１、シリアルデータ入力部２、
４ビットカウンタ５、４入力１６出力デコーダ６、入力
許可端子付きＤタイプフリップフロップ７などを有し、
所定のデータをシリアル−パラレルデータ変換器の外部
に位置する４ビットパラレル入力データ受信装置５０に
ロードしている。

【００１３】４ビットカウンタ５の端子ａは、立ち上が
りエッジで動作する被カウントパルス入力端子、端子ｂ
〜ｅはカウント値の出力端子であり、ｂが最下位桁で、
順次桁が上がりｅが最上位桁である。また、４入力１６
出力デコーダ６において、ａ〜ｄは入力端子、ｅ〜ｔ
は、端子ａ〜ｄからの入力をデコードした結果を出力す
る出力端子である。そして、入力許可端子付きＤタイプ
フリップフロップ７においては、ａはデータ入力端子、
ｂは、立ち上がりエッジで動作するクロック入力端子、
ｃはセット出力端子、ｄは入力許可信号入力端子であ
る。

【００１４】４ビット２入力１出力セレクタ８におい
て、ａ〜ｄ，ｅ〜ｈは入力端子、ｉ〜ｌは出力端子、ｍ
は出力許可信号入力端子、そして、ｎはデータセレクト
端子であり、ｎが論理“０”のときにはａ〜ｄへの入力
データが、また、ｎが論理“１”のときにはｅ〜ｈの入
力データが出力端子ｉ〜ｌから出力される。Ｄタイプフ
リップフロップ９では、ａはデータ入力端子、ｂは立ち
下がりエッジで動作するクロック入力端子、ｃはセット
出力端子である。また、パラレルデータ受信装置５０に
おいて、５０ａ〜５０ｄはパラレルデータ入力端子、５
０ｅはデータロード信号入力端子である。なお、図２
に、パラレルデータ受信装置５０における入力タイミン
グを示す。

【００１５】図３は、本実施例に係るシリアル−パラレ
ルデータ変換器の動作タイミングを示すタイミングチャ
ートである。同図において、シリアルデータ伝送クロッ
クは１６ビット長あり、シリアルデータの転送は、これ
ら１６ビット長のクロックの前半分に割り当てられる。
このシリアルデータ伝送クロックは、４ビットカウンタ
５によりカウントされ、その出力は、４入力１６出力デ
コーダ６に入力されて、シリアルデータ伝送開始後のク
ロック数に応じた出力端子のみが論理“１”となる。

【００１６】４入力１６出力デコーダ６の出力端子の
内、シリアルデータ伝送クロックの前半分に対応するも
のは、入力許可端子付きＤタイプフリップフロップ７の
入力許可信号入力端子ｄにそれぞれ入力される。また、
シリアルデータ伝送クロックは、入力許可端子付きＤタ
イプフリップフロップ７のクロック入力端子ｂに入力さ
れ、シリアルデータは、データ入力端子ａに入力され
る。これにより、８ビットのシリアルデータは、入力許
可端子付きＤタイプフリップフロップ７の８個のセット
出力端子ｃにそれぞれセットされる。

【００１７】入力許可端子付きＤタイプフリップフロッ
プ７からの８個の出力データは、４ビット２入力１出力
セレクタ８の入力端子に、シリアルデータのＭＳＢから
順番に、端子ａ〜ｈに入力される。また、４ビットカウ
ンタ５の端子ｃを４ビット２入力１出力セレクタ８の出
力許可信号入力端子ｍに、また、端子ｄをデータセレク
ト端子ｎに接続することにより、図３に示すように、シ
リアルデータを前半４ビット、後半４ビットに分割して
出力する。

【００１８】また、４入力１６出力デコーダ６の出力の
内、シリアルデータ伝送クロックの１１ビット目（端子
ｏ）と、１５ビット目（端子ｓ）の出力は、ゲート３に
てＯＲ結合され、その出力がＤタイプフリップフロップ
９のデータ入力端子ａに取り込まれるとともに、Ｄタイ
プフリップフロップ９のクロック入力端子ｂには、シリ
アルデータ伝送クロックが入力されることにより、図３
に示すようなロード信号（５０ｅ）をパラレルデータ受
信装置５０のロード信号入力端子５０ｅに入力する。

【００１９】以上説明したように、本実施例によれば、
シリアルデータ伝送クロックに冗長性を持たせ、この冗
長部分にパラレルデータ出力タイミング生成用クロック
の役割を負わせることによりパラレルデータ出力タイミ
ング生成用のクロック発生器を要せずに、外部のパラレ
ルデータ受信装置の入力タイミングに合った波形を作成
でき、簡単に、入力したシリアルデータをパラレルデー
タ受信装置に転送することができるという効果がある。

【００２０】＜変形例１＞図４は、上記第１の実施例の
変形例に係るシリアル−パラレルデータ変換器の構成を
示すブロツク図である。なお、同図において、上記第１
実施例に係るシリアル−パラレルデータ変換器と同一構
成要素には同一符号を付し、それらの説明を省略する。
図４に示すシリアル−パラレルデータ変換器は、図１に
示すシリアル−パラレルデータ変換器への付加機能とし
て、８ビットのパラレルデータを入力し、それをシリア
ルデータとして出力する機能を付け加えたものである。
このため、図４に示すシリアル−パラレルデータ変換器
には、図１に示すシリアル−パラレルデータ変換器に８
ビットパラレルインシリアルアウトシフトレジスタ１０
が付加された構成となっている。

【００２１】この８ビットパラレルインシリアルアウト
シフトレジスタ１０において、ａ〜ｈはパラレルデータ
入力端子、ｉはシリアルデータ出力端子、ｊは立ち下が
りエッジで動作するクロック入力端子、そして、ｋはパ
ラレルデータロード信号入力端子である。また、端子ｊ
には、シリアルデータ伝送クロックが入力され、端子ｋ
には、４入力１６出力デコーダ６の１ビット目（端子
ｅ）の出力が接続される。以上の構成により、本変形例
に係るシリアル−パラレルデータ変換器では、図５に示
す動作波形が得られ、シリアルデータをパラレルデータ
受信装置５０に転送するとともに、他のパラレルデータ
をシリアルデータに変換して転送することができ、１つ
のクロックを使って双方向通信が行なえるようになる。

【００２２】＜変形例２＞図６は、上記第１の実施例の
第２の変形例に係るシリアル−パラレルデータ変換器の
構成を示すブロツク図である。なお、同図において、上
記第１実施例に係るシリアル−パラレルデータ変換器と
同一構成要素には同一符号を付し、それらの説明を省略
する。図６に示すシリアル−パラレルデータ変換器は、
図１に示すシリアル−パラレルデータ変換器に、他のシ
リアルデータを転送する機能を付け加えたものである。
それため、本変形例に係るシリアル−パラレルデータ変
換器では、入力許可端子付きＤタイプフリップフロップ
が、上記第１実施例に比べて、８個から１６個に増加し
ている。

【００２３】増加した８個の入力許可端子付きＤタイプ
フリップフロップ７´の入力端子の内、データ入力端子
ａ、クロック入力端子ｂは、それぞれ上記第１の実施例
と同様にシリアルデータ、シリアルデータ伝送用クロッ
クに接続され、入力許可信号入力端子ｄには、４入力１
６出力デコーダ６のシリアルデータ伝送用クロックの９
〜１６ビット目にあたる出力端子ｍ〜ｔが、それぞれ接
続される。

【００２４】これら８個のデータの内、２番目のデー
タ、すなわち、シリアルデータの１０番目にあたるデー
タが入力される入力許可端子付きＤタイプフリップフロ
ップ７´のセット出力端子ｃは、４入力１６出力デコー
ダ６の出力の内、シリアルデータ伝送クロックの１１ビ
ット目（端子ｏ）と、１５ビット目（端子ｓ）の出力が
ゲート３にてＯＲ結合された出力とゲート４にてＡＮＤ
結合され、その出力がＤタイプフリップフロップ９の入
力信号端子ａに接続される。

【００２５】以上の構成をとる本変形例に係るシリアル
−パラレルデータ変換器では、シリアルデータの９ビッ
ト目がデータ転送イネーブル信号として働き、シリアル
データの１１〜１６ビット目はパラレルデータとして出
力される。なお、図７は、本シリアル−パラレルデータ
変換器での動作波形である。このように、本変形例によ
れば、パラレルデータ受信装置５０に転送するデータ以
外のデータをも転送することができるようになる。

【００２６】＜変形例３＞図８は、上記第１の実施例の
第３変形例に係るシリアル−パラレルデータ変換器の構
成を示すブロツク図である。なお、同図に示すシリアル
−パラレルデータ変換器は、上記変形例１、及び変形例
２に係るシリアル−パラレルデータ変換器を組み合わせ
たもので、それらと同一構成要素には同一符号を付し、
その説明を省略する。

【００２７】図８に示すシリアル−パラレルデータ変換
器は、変形例１と同様に８ビットパラレルインシリアル
アウトシフトレジスタ１０が、また、変形例２と同様に
８個の入力許可端子付きＤタイプフリップフロップ７´
が付加されており、それらの動作についても、上記変形
例１，２と同じであるため、ここでは、それらの説明を
省略する。なお、図９は、本変形例に係るシリアル−パ
ラレルデータ変換器での動作波形を示す。以上の構成に
おいて、本変形例に係るシリアル−パラレルデータ変換
器では、パラレルデータをシリアルデータに変換して転
送するとともに、シリアルデータをパラレルデータに変
換してパラレルデータ受信装置５０にデータを転送し、
他のシリアルデータも無駄なくパラレルデータに変換す
ることができる。

【００２８】［第２実施例］以下、本発明に係る第２の
実施例について説明する。図１０は、本発明の第２の実
施例に係るシリアル−パラレルデータ変換器の構成を示
すブロツク図である。本実施例に係るシリアル−パラレ
ルデータ変換器では、データ読み出しのために外部から
タイミング制御の必要なロード信号を要する４ビットの
パラレルデータを２つ、時系列につなげて、８ビットの
シリアルデータとして出力するものである。

【００２９】図１０に示すシリアル−パラレルデータ変
換器は、シリアルデータ伝送クロック入力部１０１、シ
リアルデータ出力部１０３、４ビットカウンタ１０５、
４入力１６出力デコーダ１０６、Ｄタイプフリップフロ
ップ１０９、４ビットパラレルインシリアルアウトシフ
トレジスタ１４、シリアル−パラレルデータ変換器の外
部に位置する４ビットパラレルデータ発信装置５１にて
構成される。

【００３０】４ビットカウンタ１０５において、ａは、
立ち上がりエッジで動作する被カウントパルス入力端
子、ｂ〜ｅは、カウント値出力端子であり、ｂが最下位
桁、そして、順次桁が上がり、ｅが最上位桁である。ま
た、４入力１６出力デコーダ１０６において、ａ〜ｄは
入力端子、ｅ〜ｔは、端子ａ〜ｄからの入力をデコード
した結果を出力する出力端子である。

【００３１】Ｄタイプフリップフロップ１０９におい
て、ａはデータ入力端子、ｂは立ち下がりエッジで動作
するクロック入力端子、そして、ｃはセット出力端子で
ある。また、４ビットパラレルインシリアルアウトシフ
トレジスタ１４において、ａ〜ｄはパラレルデータ入力
端子、ｉはシリアルデータ出力端子、ｊは立ち下がりエ
ッジで動作するクロック入力端子、そして、ｋはパラレ
ルデータロード信号入力端子である。

【００３２】また、パラレルデータ発信装置５１におい
て、５１ａ〜５１ｄはパラレルデータ出力端子、５１ｅ
はデータロード信号入力端子であり、その読み出しタイ
ミングを、図１１に示す。図１２は、本実施例に係るシ
リアル−パラレルデータ変換器での動作タイミングを示
すタイミングチャートである。同図において、シリアル
データ伝送クロックは９ビット長あり、シリアルデータ
の転送は、９ビット長のクロックの後半８ビット分に割
り当てられる。このシリアルデータ伝送クロックは、４
ビットカウンタ１０５にてカウントされ、その出力は、
４入力１６出力デコーダ１０６に入力されて、シリアル
データ伝送クロック入力開始後のクロック数に応じた出
力端子のみが論理“１”となる。

【００３３】また、図１１には図示していないが、４ビ
ットカウンタ１０５は、ここでは、９ビット目カウント
終了後にリセットがかかる。そして、４入力１６出力デ
コーダ１０６の出力の内、シリアルデータ伝送クロック
の１ビット目（端子ｅ）と、５ビット目（端子ｉ）は、
ゲート１１０にてＯＲ結合され、図１２に示すようなロ
ード信号を、パラレルデータ発信装置５１のデータロー
ド信号入力端子５１ｅに出力する。

【００３４】パラレルデータ発信装置５１のパラレルデ
ータ出力端子５１ａ〜５１ｄは、４ビットパラレルイン
シリアルアウトシフトレジスタ１４のパラレルデータ入
力端子ａ〜ｄに入力され、端子ｋには、パラレルデータ
発信装置５１の端子５１ｅと同様に、４入力１６出力デ
コーダ６の出力の内、シリアルデータ伝送クロックの１
ビット目と５ビット目にあたる出力をＯＲ結合したもの
を入力することによりロードされ、端子ｊに接続された
シリアルデータ伝送用クロックによりシフトされて、シ
リアルデータ出力端子ｉからＤタイプフリップフロップ
１０９のデータ入力端子ａへ伝送され、さらに、Ｄタイ
プフリップフロップ１０９の端子ｂに入力されているシ
リアルデータ伝送用クロックによりロードされて、Ｄタ
イプフリップフロップ１０９のセット出力端子ｃよりシ
リアルデータとして伝送される。以上説明したように、
本実施例によれば、図１１に示すようなパラレルデータ
発信装置５１の出力タイミングにあった波形を作成し、
入力したパラレルデータをシリアルデータに変換して転
送することができる。

【００３５】＜変形例１＞次に、上記第２実施例の変形
例について説明する。図１３に示す本変形例に係るシリ
アル−パラレルデータ変換器は、上記第２の実施例に係
るシリアル−パラレルデータ変換器において、外部から
８ビットのシリアルデータを入力し、それを８ビットの
パラレルデータに展開する機能を付加したものである。
なお、同図において、上記第２実施例に係るシリアル−
パラレルデータ変換器と同一構成要素には同一符号を付
し、それらの説明を省略する。図１３に示すシリアル−
パラレルデータ変換器は、８ビットシリアルインパラレ
ルアウトシフトレジスタ１１２を有し、このシリアルイ
ンパラレルアウトシフトレジスタ１１２において、ａは
シリアルデータ入力端子、ｂ〜ｉはパラレルデータ出力
端子、ｊはクロック入力端子、そして、ｋはデータラッ
チ入力端子である。

【００３６】図１４は、本変形例に係るシリアル−パラ
レルデータ変換器における動作波形を示すタイミングチ
ャートである。本タイミングチャートと図１２に示した
第２実施例に係るタイミングチャートとの比較におい
て、本変形例に係るシリアル−パラレルデータ変換器で
は、上記第２の実施例におけるシリアル−パラレルデー
タ変換器としての役割の他に、同一のクロックを用いて
シリアルデータをパラレルデータに変換することができ
る。

【００３７】＜変形例２＞図１５は、本発明の第２の変
形例に係るシリアル−パラレルデータ変換器の構成を示
すブロック図である。同図に示すシリアル−パラレルデ
ータ変換器は、シリアルデータ伝送クロック入力部１０
１、シリアルデータ入力部１０２、４ビットカウンタ１
０５、４入力１６出力デコーダ１０６、入力許可端子付
きＤタイプフリップフロップ７”などを有し、所定のデ
ータをシリアル−パラレルデータ変換器の外部に位置す
る４ビットパラレル入力データ受信装置１５０にロード
している。

【００３８】４ビットカウンタ１０５の端子ａは、立ち
上がりエッジで動作する被カウントパルス入力端子、端
子ｂ〜ｅはカウント値の出力端子であり、ｂが最下位桁
で、順次桁が上がり、ｅが最上位桁である。また、４入
力１６出力デコーダ１０６において、ａ〜ｄは入力端
子、ｅ〜ｔは、端子ａ〜ｄからの入力をデコードした結
果を出力する出力端子である。そして、入力許可端子付
きＤタイプフリップフロップ７”においては、ａはデー
タ入力端子、ｂは、立ち上がりエッジで動作するクロッ
ク入力端子、ｃはセット出力端子、ｄは入力許可信号入
力端子である。

【００３９】また、４ビット２入力１出力セレクタ１８
において、ａ〜ｄ，ｅ〜ｈは入力端子、ｉ〜ｌは出力端
子、ｍは出力許可信号入力端子、そして、ｎはデータセ
レクト端子であり、ｎが論理“０”のときには端子ａ〜
ｄへの入力データが、また、ｎが論理“１”のときには
端子ｅ〜ｈの入力データが出力端子ｉ〜ｌから出力され
る。Ｄタイプフリップフロップ２０９では、ａはデータ
入力端子、ｂは立ち下がりエッジで動作するクロック入
力端子、ｃはセット出力端子である。また、パラレルデ
ータ受信装置１５０において、１５０ａ〜１５０ｄはパ
ラレルデータ入力端子、１５０ｅはデータロード信号入
力端子である。

【００４０】なお、その他の構成要素については、上記
第２実施例に係るシリアル−パラレルデータ変換器と同
じであるため、ここでは、その説明を省略する。このよ
うに、本変形例では、ロード信号の必要なパラレルデー
タ入力装置と出力装置のシリアルデータによるデータ転
送を可能とするものである。図１６は、本変形例におけ
る動作タイミングを示すタイミングチャートである。

【００４１】＜変形例３＞図１７は、上記第２実施例の
第３の変形例に係るシリアル−パラレルデータ変換器の
構成を示すブロック図である。同図に示すシリアル−パ
ラレルデータ変換器は、図１０に示す、第２の実施例に
係るシリアル−パラレルデータ変換器、及び、図１５に
示す第２実施例の第２の変形例に係るシリアル−パラレ
ルデータ変換器とを組み合わせたものであり、それらに
図示された構成要素と同一構成要素には、同一符号を付
し、ここでは、それらの説明を省略する。

【００４２】なお、図１７において、入力許可端子付き
Ｄタイプフリップフロップ７−１の入力端子の内、デー
タ入力端子ａ、クロック入力端子ｂは、それぞれ入力許
可端子付きＤタイプフリップフロップ７”と同様にシリ
アルデータ、シリアルデータ伝送用クロックに接続さ
れ、入力許可信号入力端子ｄには、４入力１６出力デコ
ーダ１０６のシリアルデータ伝送用クロックの９〜１６
ビット目にあたる出力端子ｍ〜ｔが、それぞれ接続され
る。

【００４３】これら８個のデータの内、２番目のデー
タ、すなわち、シリアルデータの１０番目にあたるデー
タが入力される入力許可端子付きＤタイプフリップフロ
ップ７のセット出力端子ｃは、４入力１６出力デコーダ
１０６の出力の内、シリアルデータ伝送クロックの１１
ビット目（端子ｏ）と、１５ビット目（端子ｓ）の出力
がゲート１１１にてＯＲ結合された出力とゲート１１５
にてＡＮＤ結合され、その出力がＤタイプフリップフロ
ップ２０９の入力信号端子ａに接続される。なお、図１
８は、本変形例における動作タイミングを示すタイミン
グチャートである。以上の構成をとる本変形例に係るシ
リアル−パラレルデータ変換器では、ロード信号の必要
なパラレルデータ入力装置と出力装置、及び他のパラレ
ルデータ入力装置へのシリアルデータによるデータ転送
が可能となる。

【００４４】［第３実施例］以下、本発明に係る第３の
実施例について説明する。図１９は、本発明の第３の実
施例に係るシリアル−パラレルデータ変換器の構成を示
すブロック図である。同図に示すシリアル−パラレルデ
ータ変換器は、シリアルデータ伝送クロック入力部２０
１、シリアルデータ入出力部２０４、４ビットカウンタ
２０５、４入力１６出力デコーダ２０６、入力許可端子
付きＤタイプフリップフロップ７−２（データに応じた
数のフリップフロップを備え、この場合、８個存在す
る）を有する。さらに、本シリアル−パラレルデータ変
換器は、４ビット２入力１出力セレクタ２１８、Ｄタイ
プフリップフロップ３０９、４ビットパラレルインシリ
アルアウトシフトレジスタ２１４、８ビットシリアルイ
ンシリアルアウトシフトレジスタ２１３を備える。

【００４５】また、本シリアル−パラレルデータ変換器
の外部には、４ビットパラレルデータ受発信装置５２が
位置し、上記シリアルデータ入出力部２０４を含めて、
その内部には双方向Ｉ／Ｏが存在し、その制御端子ａが
論理“０”のとき入力モードに、また、論理“１”のと
きに出力モードになる。４ビットカウンタ２０５におい
て、ａは、立ち上がりエッジで動作する被カウントパル
ス入力端子、また、ｂ〜ｅは、カウント値出力端子であ
り、ｂが最下位桁で順に桁が上がり、ｅが最上位桁であ
る。４入力１６出力デコーダ２０６において、ａ〜ｄは
入力端子、ｅ〜ｔは、端子ａ〜ｄからの入力をデコード
した結果を出力する端子である。また、入力許可端子付
きＤタイプフリップフロップ７−２において、ａはデー
タ入力端子、ｂは、立ち上がりエッジで動作するクロッ
ク入力端子、ｃはセット出力端子、そして、ｄは入力許
可信号入力端子である。

【００４６】４ビット２入力１出力セレクタ２１８にお
いて、ａ〜ｄ，ｅ〜ｈは入力端子、ｉ〜ｌは出力端子、
ｍは出力許可信号入力端子、ｎはデータセレクト端子で
あり、ｎが論理“０”のときには端子ａ〜ｄへの入力
が、また、それが論理“１”のときには端子ｅ〜ｈへの
入力が、それぞれ端子ｉ〜ｌに出力される。また、Ｄタ
イプフリップフロップ３０９において、ａはデータ入力
端子、ｂは、立ち下がりエッジで動作するクロック入力
端子、そして、ｃはセット出力端子である。

【００４７】４ビットパラレルインシリアルアウトシフ
トレジスタ２１４において、ａ〜ｄはパラレルデータ入
力端子、ｉはシリアルデータ出力端子、ｊは立ち下がり
エッジで動作するクロック入力端子、そして、ｋはパラ
レルデータロード信号入力端子である。また、シリアル
インシリアルアウトシフトレジスタ２１３において、ａ
はシリアルデータ入力端子、ｂはシリアルデータ出力端
子、ｃはクロック入力端子である。

【００４８】そして、パラレルデータ受発信装置５２に
おいて、５２ａ〜５２ｄは、パラレルデータ入出力端
子、５２ｅはデータロード信号入力端子、ｆはリード／
ライト切り換え信号入力端子である。なお、このパラレ
ルデータ受発信装置５２の入力タイミングは、それぞれ
図２に示す第１実施例、図１１に示す第２実施例におけ
るタイミングと同様であり、ｆが論理“０”のときリー
ド動作を、また、それが論理“１”のときライト動作を
行なう。

【００４９】図２０は、本実施例に係るシリアル−パラ
レルデータ変換器の動作タイミングを示すタイミングチ
ャートである。本シリアル−パラレルデータ変換器にお
ける、データ入力方式について説明する。シリアルデー
タ伝送クロックは１６ビット長あり、シリアル入力デー
タの転送は、上記１６ビット長のクロックの前半分に割
り当てられる。シリアルデータ伝送クロックは、４ビッ
トカウンタ２０５によりカウントされ、その出力は４入
力１６出力デコーダ２０６に入力されることで、シリア
ルデータ伝送開始後のクロック数に応じた出力端子のみ
が論理“１”となる。

【００５０】上記４入力１６出力デコーダ２０６の出力
端子の内、シリアルデータ伝送クロックの前半分に対応
するものは、入力許可端子付きＤタイプフリップフロッ
プ７−２の入力許可信号入力端子ｄに、それぞれ入力さ
れる。また、シリアルデータ伝送クロックは、入力許可
端子付きＤタイプフリップフロップ７−２のクロック入
力端子ｂに入力され、シリアルデータは、データ入力端
子ａに入力される。これにより、８ビットのシリアルデ
ータは、８個のセット出力端子ｃから、それぞれ出力さ
れることになる。そして、この８個の出力データは、４
ビット２入力１出力セレクタ２１８の入力端子に、シリ
アルデータのＭＳＢから順番に端子ａ〜ｈに入力され
る。

【００５１】また、４ビットカウンタ２０５の端子ｃを
４ビット２入力１出力セレクタ２１８の出力許可信号入
力端子ｎに、また、４ビットカウンタ２０５の端子ｄを
データセレクト端子ｎに接続することにより、図２０に
示すように、シリアルデータを前半４ビット、後半４ビ
ットに分割して出力する。４入力１６出力デコーダ２０
６の出力の内、シリアルデータ伝送クロックの１１ビッ
ト目と１５ビット目のデータは、ゲート３１１にてＯＲ
結合され、Ｄタイプフリップフロップ３０９のデータ入
力端子ａに取り込まれる。同時に、Ｄタイプフリップフ
ロップ３０９のクロック入力端子ｂには、シリアルデー
タ伝送クロックが入力されることにより、図２０に示す
ようなロード信号を、データロード信号入力端子５２ｅ
に入力する。

【００５２】一方、シリアル出力データの転送について
は、上記１６ビット長のクロックの後半８ビット分に割
り当てられる。シリアルデータ伝送クロックは、４ビッ
トカウンタ２０５によりカウントされ、その出力は、４
入力１６出力デコーダ２０６に入力されて、シリアルデ
ータ伝送クロック入力開始後のクロック数に応じた出力
端子のみが論理“１”となる。４入力１６出力デコーダ
２０６の出力の内、シリアルデータ伝送クロックの１ビ
ット目と５ビット目は、ゲート２１０にてＯＲ結合さ
れ、図２０に示すようなロード信号をロード信号入力端
子５２ｅに入力する。

【００５３】また、パラレルデータ入出力端子５２ａ〜
５２ｄは、４ビットパラレルインシリアルアウトシフト
レジスタ２１４のパラレルデータ入力端子ａ〜ｄに接続
され、そこから入力されたデータは、同じく４ビットパ
ラレルインシリアルアウトシフトレジスタ２１４の端子
ｋに、データロード信号入力端子５２ｅと同様に４入力
１６出力デコーダ２０６の出力の内、シリアルデータ伝
送クロックの１ビット目と５ビット目にあたる出力をゲ
ート２１０でＯＲ結合したものを入力することによりロ
ードされる。そして、４ビットパラレルインシリアルア
ウトシフトレジスタ２１４へのデータは、端子ｊに入力
されるシリアルデータ伝送用クロックによりシフトさ
れ、シリアルデータ出力端子ｉからシリアルインシリア
ルアウトシフトレジスタ２１３のシリアルデータ入力端
子ａに伝送されて、端子ｂに入力されるシリアルデータ
伝送用クロックによりシフトされる結果、シリアルデー
タ出力端子ｃよりシリアルデータとして伝送される。

【００５４】４ビットカウンタ２０５の最上位桁ｅは、
リード／ライト切り換え信号として、パラレルデータ入
出力端子５２ａ〜５２ｄ内の双方向Ｉ／Ｏの制御端子ａ
とパラレルデータ受発信装置５２のリード／ライト切り
換え信号入力端子ｆに接続される。以上説明したよう
に、本実施例によれば、図２０に示すパラレルデータ受
発信装置５２の入出力タイミングに合った波形を作成
し、シリアルデータを双方向として、入力シリアルデー
タ、出力シリアルデータ双方の伝送を相互のクロックの
冗長部分に行なうことにより、パラレルデータ受発信装
置との双方向通信を行ない、データ伝送効率を上げるこ
とができる。なお、本発明は、複数の機器から構成され
るシステムに適用しても、１つの機器から成る装置に適
用しても良い。また、本発明はシステム、あるいは装置
にプログラムを供給することによつて達成される場合に
も適用できることは言うまでもない。

【００５５】

【発明の効果】以上説明したように、本発明によれば、
パラレルデータ入出力タイミング生成用クロック発生器
が不要となり、タイミング発生器の簡略化が図れるとと
もに、装置の信頼性の上昇、並びにコストの削減が実現
できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るシリアル−パラレ
ルデータ変換器の構成を示すブロツク図、

【図２】第１実施例に係るパラレルデータ受信装置の入
力タイミングを示すタイミングチャート、

【図３】第１実施例に係るシリアル−パラレルデータ変
換器の動作タイミングを示すタイミングチャート、

【図４】第１実施例の第１変形例に係るシリアル−パラ
レルデータ変換器の構成を示すブロツク図、

【図５】第１実施例の第１変形例に係るシリアル−パラ
レルデータ変換器の動作波形を示す図、

【図６】第１実施例の第２変形例に係るシリアル−パラ
レルデータ変換器の構成を示すブロツク図、

【図７】第１実施例の第２変形例に係るシリアル−パラ
レルデータ変換器の動作波形を示す図、

【図８】第１実施例の第３変形例に係るシリアル−パラ
レルデータ変換器の構成を示すブロツク図、

【図９】第１実施例の第３変形例に係るシリアル−パラ
レルデータ変換器の動作波形を示す図、

【図１０】本発明の第２の実施例に係るシリアル−パラ
レルデータ変換器の構成を示すブロツク図、

【図１１】第２実施例に係るパラレルデータ発信装置の
読み出しタイミングを示す図、

【図１２】第２実施例に係るシリアル−パラレルデータ
変換器の動作タイミングを示すタイミングチャート、

【図１３】第２実施例の第１変形例に係るシリアル−パ
ラレルデータ変換器の構成を示すブロツク図、

【図１４】第２実施例の第１変形例に係るシリアル−パ
ラレルデータ変換器における動作波形を示す図、

【図１５】第２実施例の第２変形例に係るシリアル−パ
ラレルデータ変換器の構成を示すブロツク図、

【図１６】第２実施例の第２変形例に係るシリアル−パ
ラレルデータ変換器における動作タイミングを示す図、

【図１７】第２実施例の第３変形例に係るシリアル−パ
ラレルデータ変換器の構成を示すブロツク図、

【図１８】第２実施例の第３変形例に係るシリアル−パ
ラレルデータ変換器における動作タイミングを示す図、

【図１９】本発明の第３の実施例に係るシリアル−パラ
レルデータ変換器の構成を示すブロック図、

【図２０】第３実施例に係るシリアル−パラレルデータ
変換器の動作タイミングを示すタイミングチャート、

【図２１】従来のシリアル−パラレルデータ変換器の構
成を示すブロツク図、

【図２２】従来のシリアル−パラレルデータ変換器にお
ける動作タイミングを示すタイミングチャートである。

【符号の説明】

１，１０１，２０１ シリアルデータ伝送クロック入力
部 ２ シリアルデータ入力部 ３，１０３ シリアルデータ出力部 ２０４ シリアルデータ入出力部 ５，１０５，２０５ ４ビットカウンタ ６，１０６，２０６ ４入力１６出力デコーダ ７，７−２ 入力許可端子付きＤタイプフリップフロッ
プ ８ ４ビット２入力１出力セレクタ ９，１０９，３０９ Ｄタイプフリップフロップ １０ ８ビットパラレルインシリアルアウトシフトレジ
スタ １１，１４，２１４ ４ビットパラレルインシリアルア
ウトシフトレジスタ １１２ ８ビットシリアルインパラレルアウトシフトレ
ジスタ ２１３ ８ビットシリアルインシリアルアウトシフトレ
ジスタ １６ｐ クロック発生器 １７ｐ タイミング発生器 ５０ｐ パラレルデータ受信装置 ５１ ４ビットパラレルデータ発信装置 ５２ ４ビットパラレルデータ受発信装置

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基準信号を入力する第１の入力手段と、 前記基準信号に同期して、該基準信号のパルス数よりも
   少ないデータ数のリアルデータを取り込む第２の入力手
   段と、 前記シリアルデータをパラレルデータに変換する変換手
   段と、 前記基準信号に同期させて、前記パラレルデータを出力
   する第１の出力手段と、 前記基準信号に同期させて、前記パラレルデータ出力中
   に変化する他の信号を出力する第２の出力手段とを備え
   ることを特徴とする信号処理装置。
2. 【請求項２】 前記変換手段は、シリアルデータが入力
   された場合、該シリアルデータを時系列にてパラレルデ
   ータに変換し、該パラレルデータの一部は前記第１の出
   力手段にて出力され、その他のパラレルデータは該時系
   列に従って該出力手段から出力されることを特徴とする
   請求項１項に記載の信号処理装置。
3. 【請求項３】 さらに、パラレルデータを取り込む第３
   の入力手段と、 前記第３の入力手段にて取り込んだパラレルデータを、
   前記基準信号に同期してシリアルデータとして出力する
   手段とを備えることを特徴とする請求項１に記載の信号
   処理装置。
4. 【請求項４】 基準信号を入力する第１の入力手段と、 前記基準信号に同期してパラレルデータを取り込む第２
   の入力手段と、 前記パラレルデータをシリアルデータに変換する変換手
   段と、 前記基準信号に同期させて、前記パラレルデータ数以上
   のパルス数の間隔にてパルスを出力する第１の出力手段
   と、 前記シリアルデータを前記基準信号に同期させて出力す
   る第２の出力手段とを備え、 前記第２の入力手段は、前記第１の出力手段が出力状態
   のときに入力可能となる構成をとることを特徴とする信
   号処理装置。