JPS62188433A - 並直変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は並直変換回路に関し、特に、フレーム単位で
伝送されるビット並列のデータをビット直列のデータに
変換するような並直変換回路に関する。

［従来の技術］ 第４図は従来の調歩同期によって伝送されるデータを示
す図である。まず、第４図を参照しで、調歩同期でデー
タを伝送する方法について説明する。調歩同期でデータ
を伝送する１合、ビット並列のデータをビット直列のデ
ータに変換し、ビット直列のデータの先頭に１ビット期
間だけＨレベルとなるスタートビットが付加されて１フ
レームが構成される。そして、フレーム中位でデータが
伝送される。但し、１フレームのデータを伝送づると、
所定時間だけアイドル状態とされ、その時間を経過する
と次のフレームのスタートビットがＨレベルに立上がり
、侵続のデータが伝送される。

このように、各フレーム間に所定時間だけアイドル状態
を設けるようにしたのは、スタートビットがデータの１
ビットと同じであるため、各フレームを連続して送ると
、データとスタートビットとの区別ができないためであ
る。

［発明が解決しようとＪる問題点］ 上述のごとく、従来の１−夕伝送方式では、各フレーム
の間にアイドル状態として、所定の時間を口かなければ
ならないため、データを伝送する周期が長くなってしま
い、伝送速度が遅くなるという問題点があった。

それゆえに、この発明の主たる目的は、アイドル状態を
なくしてフレーム周期を短くし、伝送速度を向上し得る
並直変換回路を提供することである。

［問題点を解決するための手段］ この発明はフレーム単位で伝送されるビット並列のデー
タをビット直列のデータに変換するための並直変換回路
であって、ビット並列のデータをロードし、クロックパ
ルスに同期してビット直列のデータとして読出ずシフト
レジスタと、シフトレジスタから出力されるビット直列
のデータの先頭に１ビットの１／２周鐸１で第１のレベ
ルから第２のレベルに変化するスタートビットを付加す
るピット付加丁段とから構成される。

〔作用］ この発明に係る並直変換回路は、データの先頭に１／２
周期で第１のレベルから第２のレベルに変化するスター
トビットを付加するようにしたので、受信側ではそのス
タートビットを容易に判別でき、アイドル状態を設ける
ことなく、連続したフレームを伝送でき、伝送効率を高
めることができる。

［発明の実施例］ 第１図はこの発明の一実施例の電気回路図である。まず
、第１図を参照して、構成について説明する。この発明
の一実施例では、２つの４ピットシフトレジスタ１．２
と５人力ＡＮＤゲート３とスタートビット作成回路４と
２人力ＡＮＤゲート５とから構成される。シフトレジス
タ１．２にはそれぞれクロックパルスＧＫが与えられる
とともに、シフトレジスタ１のＤ入力とシフトレジスタ
２のＡないしＣ入力には４ビットのデータがビット並列
で与えられる。シフトレジスタ１の出力Ｑ８ないしＱｏ
およびシフトレジスタ２の出力ＱＡは５人力ＡＮＤゲー
ト３に与えられる。また、シフトレジスタ１の出力Ｑｏ
はシフトレジスタ２のＲ入力に与えられる。このＲ入力
はＨレベルの信号が与えられると、シフトレジスタ２に
ロードされたデータを右シフトさせるためのものである
。

したがって、シフトレジスタ１によって右シフトされた
データは、シフトレジスタ２に与えられて、右シフトさ
れるので、シフトレジスタ１，２によって８ピ）トシフ
トレジスタが構成される。ＡＮＤゲート３の出力はシフ
トレジスタ１．２のそれぞれのシフト入力Ｓ１に与えら
れるとともに、スタートビット作成回路４にも与えられ
る。

スタートビット作成回路４はシフトレジスタ１゜２によ
ってビット並列からビット直列に変換されたデータの先
頭ビットに、１ビットの１７２周期でＬレベルと１〜ル
ベルを繰返すスタートビットを付加するためのらのであ
る。このために、スタートピット作成回路４はインバー
タ４１とＤタイプフリップフロップ４３．４４と２つの
ＮＡＮＤゲート４５．４６によって構成されたＳＲフリ
ップフロップ４７とから構成される。Ｄタイプフリップ
７０ツブ４３のクロック入り端にはＡＮＤゲート３の出
力が与えられ、Ｑ出力がＤタイプフリップフロップ４４
のＤ入力に与えられる。

また、Ｄタイプフリップ７０ツブ４４のクロック入力端
には、インバータ４１によって反転されたクロックパル
スが与えられる。また、この反転されたクロックパルス
はＳＲフリップ７０ツブ４７のセット入力としてＮＡＮ
Ｄゲート４６の一方入力端に与えられ、ＮＡＮＤゲート
４５の他方入力端にはＤタイプフリップ７０ツブ４４の
０出力がリセットパルスとして与えられる。そして、Ｓ
Ｒフリップ７０ツブ４７の０出力はＤタイプフリップ７
０ツブ４３．４４のクリア入力端に与えられる。Ｄタイ
プフリップフロップ４３の０出力はスタートビットとし
てＡＮＤゲート４２の一方入力端に与えられる。ＡＮ［
）ゲート４２の他方入力端にはシフトレジスタ２の出力
端Ｑ、からビット直列のデータが与えられる。ＡＮＤゲ
ート４２はビット並列からビット直列に変換されたデー
タの先頭にスタートビットを付加するとともに、そのデ
ータの末尾にストップビットを付加して出力する。

第２図はこの発明一実施例によって並直変換されたデー
タの一例を示す図であり、第３図は第１図に示したスタ
ートビット作成回路の動作を説明するだめのタイミング
図である。

次に、第１図ないし第３図を参照して、この発明の一実
施例の具体的な動作について説明する。

４ビットシフトレジスタ１の出力端Ｑｏと４ビットのシ
フトレジスタ２の入力端Ｒが接続されていることにより
、これらのシフトレジスタ１．２によって８ビットのシ
フトレジスタを形成している。

そして、電源を投入すると、シフトレジスタ１゜２はそ
れぞれ初期リセットされ、それぞれの出力端ＱＡ、Ｑａ
　、Ｑｃ　、Ｑｏはすべてトルベルとなり、ＡＮＤゲー
ト３の出力もトルベルとなる。このとき、シフトレジス
タ１．２の入力端Ｓｏはトルベルであり、入力端Ｓ、は
トルベルであるため、右シフト状態となる。

シフトレジスタ１の入り端Ｒは常時）−ルベルであるた
め、シフトレジスタ１の出力端ＱＡからシフトレジスタ
２の出力端Ｑｏに向かって１クロツクごとに１ルベルの
データがシフトしていく。ぞして、１ルベルのデータが
シフトレジスタ２の出力端ＱＡまでシフトされると、シ
フトレジスタ１の出力端ＱＡないしＱｏおよびシフトレ
ジスタ２の出力端ＱＡがずべて１−ルベルとなるため、
ＡＮＤゲート３の出力は！ルーベルとなる。このとぎ、
シフトレジスタ１．２の入力端ＳＱ、ＳＩはそれぞれ１
ルベルとなるため、パラレルロード状態となり、シフト
レジスタ１０入力端りおよびシフトレジスタ２の入力端
ＡないしＣに入力されている４ビットのビット並列のデ
ータがロードされる。

それと同時に、スタートビット作成回路４がｖＪ作し、
スタートビットが作成される。

すなわち、スタートビット作成回路４に含まれるＤタイ
プフリップフロップ４３は、ＡＮＤゲート３の出力がト
（レベルになったタイミング（第３図（ａ　）参照）で
、そのＱ出力がトルベルとなり、ぞのＱ出力はトルベル
となる。この０出力はＡＮＤゲート５の一方入力端に与
えられる。このため、へＮＯゲート５の出力からは、１
ビットの１／２周期の期間はトルベルの信号を出力する
。１ビットの１／２期間を経過すると、インバータ４１
によってトルベルに反転されたりａツクパルス（第３図
（ｂ）参照）がＤタイプフリップ７０ツブ４４に与えら
れる。１）タイプフリップ７０ツブ４４はそのりＯツク
パルスに同期して、第３図（Ｃ）に示すようにそのΦ出
力をトルベルにし、ＳＲフリップフロップ４７をリセッ
トする。ＳＲスフリップフロップ１７のＱ出力はトルベ
ルとなり、ＤタイプフリツブフＣ】ツブ４３．４４をリ
セットする。

Ｄタイプフリップ７０ツブ４３がリセットされると、そ
の０出力はトルベルとなる。このため、ＡＮＤゲート５
は１ビットの次の１／２期間は］」レベルどなる信号を
出力する。

一方、シフトレジスタ２は１ビットの最初の１／２期間
だけトルベルとなり、次の１／２Ｍ間にトルベルとなる
スタートビットが出力された後、次のクロックパルスが
シフトレジスタ１，２に与えられると、シフトレジスタ
２の出力端Ｑ、がらは１ビット目のデータＤ１が出力さ
れ、それがＡＮＤゲート５を介して出力されることにな
る。このとき、シフトレジスタ１の出力端ＱＡはトルベ
ルとなるため、ＡＮＤゲート３の出力はトルベルとなり
、再び右シフト状態になる。したがって、次のクロック
パルスがシフトレジスタ１．２に与えられると、シフト
レジスタ２の出力端Ｑｃから２ビット目のデータＤ２が
出力され、次のクロックパルスで３ビット目のデータＤ
３が出力され、さらにその次のりａツクパルスで４ビッ
ト目のデータＤ４が出力される。

シフトレジスタ１の入力端Ｃは常時トルベルに設定され
ているため、４ビット目のデータＤ４に続いてトルベル
のストップビットが出力される。

そして、ストップビットが出りされ１＝後の次のクロッ
クパルスでＡＮＤゲート３の入力がすべてトルベルとな
り、初期状態に戻って、次のスタートビットが現われる
。以下、同様にして各フレームごとに、データがビット
並列からビット直列に変換され、スタートビットとスト
ップビットが付加されて出力される。

［発明の効果１ 以上のように、この発明によれば、シフトレジスタによ
ってピット並列のデータをビット直列のデータに変換し
、変換されたビット直列のデータの先頭に１ピツトの１
／２周期で第１のレベルから第２のレベルに変化するス
タートビットを付加するようにしたため、データとスタ
ートビットとを容易に区別できるので、各フレーム間に
アイドル状態としての別間を設けることなく、順次フレ
ーム単位で連続的にデータを伝送できる。

【図面の簡単な説明】

第１図はこの発明の一実施例の電気回路図である。第２
図はこの発明の一実施例によって伝送されるデータを丞
す図である。第３図は第１図に示したスタートビット作
成回路の動作を説明覆るためのタイミング図である。第
４図は従来の調歩同期によって伝送されるデータを示す
図である。 図において、１，２はシフトレジスタ、３．５はＡＩ’
ＪＤゲート、４はスタートビット作成回路、４１はイン
バータ、４３．４４はＤタイプフリップフロツブ、４５
．４６はＮＡＮＤゲートを示−４゜（ほか２名） 第３図 ＝ス９−トビ７ト　づ

Claims (2)

【特許請求の範囲】
1. （１）フレーム単位で伝送されるビット並列のデータを
   ビット直列のデータに変換するための並直変換回路であ
   って、 前記ビット並列のデータをロードし、クロックパルスに
   同期してビット直列のデータとして読出すシフトレジス
   タ、および 前記シフトレジスタから出力されるビット直列のデータ
   の先頭に１ビットの１／２周期で第１のレベルから第２
   のレベルに変化するスタートビットを付加するビット付
   加手段を備えた、並直変換回路。
2. （２）前記ビット付加手段は、前記スタートビットの付
   加されたデータの末尾に１ビット時間の間第２のレベル
   を保持するストップビットを付加するようにした、特許
   請求の範囲第１項記載の並直変換回路。