JPS62188434A - 直並変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は直並変挽回路に関し、特に、ビット直列のデ
ータの先頭に１ビットの１／２の期間でＬレベルとなり
、次の１／２の期間でＨレベルとなるスタートビットが
付加され、その末尾に１ビット期間だけト：レベルとな
るストップビットが付加されたビット直列のデータをビ
ット並列のデータに変換するような直並変換回路に関す
る。

［従来の技術１ 従来より、調歩同期によってデータを伝送する場合、フ
レーム単位でデータの伝送が行なわれる。

各フレームには、？ａ＆ビットからなるビットを列のデ
ータと、そのデータの先頭にスタートビットが付加され
て構成されている。スタートビットは１ビット分の期間
を有している。このようなデータを伝送する場合、１フ
レームを伝送した後、アイドリンク状態として所定の期
間を経過した後、次のフレームのデータを伝送］るよう
にしている。

これはアイドリング状態を設けることなく、各フレーム
を連続して送ると、スタートビットとデータの区別がつ
かないためである。

［発明が解決しようとする問題点〕 上述の調歩同期によるデータ伝送方式では、各フレーム
間にアイドリンク状態として、所定の期間を設けなけれ
ばならないため、データ伝送の速度が遅く、効率が悪い
という欠点があった。

それゆえに、この発明の主ｌζる「１的は、アイドリン
グ状態を設けることなく、データをフレーム単位で連続
して伝送でき、転送したデータをビット並列のデータに
変換するための直挿変換回路を提供することである。

［問題点を解決づるための手段］ この発明は先頭に１ビットの１／２の期間で第１のレベ
ルとなり、次の１／２の期間で第２のレベルとなるスタ
ートビットが付加され、その末尾に１ビット期間だけ第
２のレベルとなるストップビットが付加されたビット直
列のデータをビット並列のデータに変換づるための直挿
変換回路である。そして、この直挿変換回路はスタート
ビットが第２のレベルに立上がるタイミングでフレーム
クＬ】ツクパルスを発生づるフレームクロックパルス発
生手段と、ビット直列のデータをシリアル入力として受
け、フレームクロックパルスに同期してビット並列のデ
ータを出力するシフトレジスタとから構成される。

［作用１ この発明に係る直挿変換回路はビット直列のデータのス
タートビットが出力されたタイミングからりＯツクパル
スを計数し、スタートビットが第２のレベルに立上がる
タイミングでフレームクロックパルスを発生し、このフ
レームクロックパルスに同期しで、ビット直列のデータ
をビット並列のデータとして出力づる。

［発明の実施例］ 第１図はこの発明の一実施例の電気回路図であり、第２
図はシリアルデータとフレームクロックパルスを示すタ
イミング図である。

まず、第１図および第２図を参照して、この発明の一実
施例の構成について説明する。直挿変換回路は、第１図
に示すように、Ｄタイプフリップフロップ１ないし７と
、ＳＲフリップ７０ツブ８を構成プるＮＡＮＤゲート８
１および８２と、ＡＮＤゲート９と、シフトレジスタ１
０と、インバー９１１とから構成される。Ｄタイプフリ
ップフロップ１ないし７は縦続接続され、初段のＤタイ
プフリップ７０ツブ１のクロック入力端には、第２図＜
ａ　＞に示すようなビット直列のデータａが入力される
。また、２段目のＤタイプフリップ７０ツブ２ないし最
終段のＤタイプフリップフロップ７のそれぞれのクロッ
ク入力端には、メインクロックパルスｂが入力される。

ＳＲフリップフ［Ｊツブ８の一方のＮＡＮＤゲート８１
の入力端にはＤタイプフリップフロップ７の０出力が与
えられ、ＮＡＮＤゲート８２の入力にはメインクロック
パルスわが与えられる。そして、ＳＲフリップ７０ツブ
８のＮＡＮＤゲート８２の出力からリセットパルスが出
ツノされ、このリセットパルスはＤタイプフリップフロ
ップ１ないし７のクリア入力端に与えられる。また、Ｄ
タイプフリップフロップ４のＱ出力はＡＮＤゲート９の
一方入力端に与えられ、他方入力端にはビット直列のデ
ータａが与えられる。そして、ＡＮＤゲート９は、フレ
ームクロックパルスｄを出力してシフトレジスタ１０に
与える。このシフトレジスタ１０は、ビット直列のデー
タａをシリアル入力として受け、フレームクロックパル
スに同期してビット並列のデータを出力する。

第３図は第１図の各部の波形図である。

次に、第１図ないし第３図を参照して、この発明の一実
施例のｆＩ１作について説明する。電源を投入すると、
Ｄタイプフリップフロツブコないし７は初期リセットさ
れ、それぞれのＱ出力はすべてＬレベルとなっている。

この状態において、ビット直列のデータａが入力され、
そのデータがインバータ１１によって反転されて、Ｄタ
イプフリップ７０ツブ１のクロック入力端に与えられる
と、このＤタイプフリップ７０ツブ１のＱ出力は１−ル
ベルとなる。このＱ出力は２段目のＤタイプフリップ７
０ツブ２のＤ入力端に与えられる。

そして、第３図（ｂ）に示すメインクロツクパルスがＤ
タイプフリップフロップ２ないし７のクロック入力端に
与えられると、Ｄタイプノリツブ７０ツブ１のＱ出力で
ある１］レベル信号が順次シフトされる。そして、３つ
目のメインクロックパルスが立上がると、Ｄタイプフリ
ップ７Ｏツブ４のＱ出力が１ルベルとなり（第３図（Ｃ
）参照）、この１ルベル信号はＡＮＤゲート９の一方入
力端に与えられる。さらに、３つのメインクロックパル
スが入力されると、最終段の７リツプ７０ツブ７のＱ出
力がＨレベルになり、そのＯ出力がＬレベルになるため
、ＳＲフリップフロップ８がセットされ、ＮＡＮＤゲー
ト８２の出力からＬレベル信号が出力される。このＬレ
ベル信号によってＤタイプフリップ７０ツブ１ないし７
がづべてリセットされる。

したがって、このとぎ、第３図（Ｃ）に示すように、Ｄ
タイプフリップフロップ４のＱ出ツノはＬレベルに立下
がる。このＬレベル信号とビット直列のデータａとの論
理積をＡＮＤゲート９で求めることにより、第３図（ｄ
　）に示すように、スタートビットのハイレベル分Ｉど
けＡＮＤゲート９から出力される。このフレームクロッ
クパルスｄはシフトレジスタ１０のクロック入力端に与
えられる１、シフトレジスタ１０はビット直列のデータ
ａをフレームクロックパルスｄに同期して、ビット並列
のデータとして出力する。

なお、ビット直列のデータの中には、スタートビット以
外にら立下がり分が含まれているが、スタートビット以
外のＬレベルのデータは１／２ビットではなく、１ビッ
ト期間であるため、ＡＮＤゲート９によって、Ｄタイプ
７０ツブ７０ツブ４のＱ出力との論理積を求めることに
より、フレームクロックパルスｄとして現・ねれること
はない。

［発明の効果］ 以上のように、この発明によれば、ビット直列の複数ビ
ットのデータの先頭に１ビットの１／２期間の間第１の
レベルとなり、次の１／２の期間で第２のレベルとなる
スタートビットを付加し、末尾の１ビット期間だけ第２
のレベルとなるストップビットを付加したフレームを連
続的に伝送し、スタートビットが第２のレベルに立上が
るタイミングでフレームクロックパルスを発生し、その
フレームク【コックパルスに基づいて、ビット直列のデ
ータをビット並列のデータに変換づることができる。し
たがって、従来のように各フレーム間にアイドル状態を
設ける必要がなくなり、伝送速度を速めることができる
。

【図面の簡単な説明】

第１図はこの発明の一実施例の電気回路図である。第２
図はビット直列のデータとフレームクロックパルスを示
すタイミング図である。第３図は第１図の各部の波形図
である。 図において、１ないし７はＤタイプフリップフロップ、
８はＳＲフリップ７０ツブ、９はＡＮＤゲート、１０は
シフトレジスタ、１１はインバータを示す。 （ほか２名）

Claims (1)

1. 【特許請求の範囲】 その先頭に１ビットの１／２の期間で第１のレベルとな
   り、次の１／２の期間で第２のレベルとなるスタートビ
   ットが付加され、その末尾に１ビット期間だけ第２のレ
   ベルとなるストップビットが付加されたビット直列のデ
   ータをビット並列のデータに変換するための直並変換回
   路であって、前記ビット直列のデータのスタートビット
   が出力されたタイミングからクロックパルスを計数し、
   前記スタートビットが前記第２のレベルに立上がるタイ
   ミングでフレームクロックパルスを発生するフレームク
   ロックパルス発生手段と、 前記ビット直列のデータをシリアル入力として受け、前
   記フレームクロックパルスに同期してビット並列のデー
   タとして出力するシフトレジスタとを備えた、直並変換
   回路。