JPH07321667A - Ｌｓｉ入出力信号制御回路 - Google Patents
Ｌｓｉ入出力信号制御回路Info
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- JPH07321667A JPH07321667A JP11637794A JP11637794A JPH07321667A JP H07321667 A JPH07321667 A JP H07321667A JP 11637794 A JP11637794 A JP 11637794A JP 11637794 A JP11637794 A JP 11637794A JP H07321667 A JPH07321667 A JP H07321667A
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Abstract
(57)【要約】
【目的】ＬＳＩの入出力ピン数がパッケージのピン数を
超えている場合に、簡単な構成により入出力情報を制御
しピン数を足らす。 【構成】カウンタ部１を用いてロードパルス１０１、Ｎ
発のクロック１０２、ラッチパルス１０３を生成し入力
ピンを削減する場合は、情報発生部５のＮ本の情報をＰ
／Ｓ変換部６にて１本のデータに多重し、ＬＳＩ１０内
のＳ／Ｐ変換部２にて分離し、Ｎ本の情報をラッチ部３
にて更新して情報受信部４に出力する。
超えている場合に、簡単な構成により入出力情報を制御
しピン数を足らす。 【構成】カウンタ部１を用いてロードパルス１０１、Ｎ
発のクロック１０２、ラッチパルス１０３を生成し入力
ピンを削減する場合は、情報発生部５のＮ本の情報をＰ
／Ｓ変換部６にて１本のデータに多重し、ＬＳＩ１０内
のＳ／Ｐ変換部２にて分離し、Ｎ本の情報をラッチ部３
にて更新して情報受信部４に出力する。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩの入出力信号制御
回路に関し、特にＬＳＩのパッケージのピン数を超えて
入出力情報を取り扱うＬＳＩの入出力信号制御回路に関
する。
回路に関し、特にＬＳＩのパッケージのピン数を超えて
入出力情報を取り扱うＬＳＩの入出力信号制御回路に関
する。
【０００２】
【従来の技術】従来、パッケージされたＬＳＩにおい
て、入出力ピン数が限定されているため、入出力回路の
ピン数を削減する方法が取られていた。例えば、特開昭
６０−１１７８１９号公報に記載されているような多重
化用外付回路とＬＳＩ内部における分離用回路の構成に
てＬＳＩの１本の入力ピンを経て２種類の信号を入力し
ていた。
て、入出力ピン数が限定されているため、入出力回路の
ピン数を削減する方法が取られていた。例えば、特開昭
６０−１１７８１９号公報に記載されているような多重
化用外付回路とＬＳＩ内部における分離用回路の構成に
てＬＳＩの１本の入力ピンを経て２種類の信号を入力し
ていた。
【０００３】図２はその構成のブロックを示し、以下に
その説明をする。
その説明をする。
【０００４】アンド回路２５−１には情報発生部より生
成されるデータ信号（情報１〜Ｎ）のうち情報１を、ア
ンド回路２５−２には情報２を各々入力し、一方アンド
回路２５−１にはクロック発生器２１より発生されるク
ロック２０１を入力する。また、アンド回路２５−２に
はクロック２０１のインバータ２３を通った反転クロッ
クを入力することによりオア回路２６−１からクロック
２０１の半周期毎に情報１と情報２を多重化した多重化
信号１本をＬＳＩ内部２０２に入力する。入力した多重
化信号はフリップフロップ２７−１と２７−２のデータ
入力端子Ｄに並列に入力する。一方ラッチクロック作成
回路２２によりゲートアレイ入力クロック２０１からπ
／２位相をずらしたラッチクロック２０２を生成する。
フリップフロップ２７−１にはラッチクロック２０２を
入力する。一方、フリップフロップ２７−２にはラッチ
クロック２０２のインバータ２４を通った反転クロック
をクロック端子ＣＫに入力する。これにより、フリップ
フロップ２７−１と２７−２は、多重化された信号から
各々情報１、情報２を読み込んで一周期ずつ保持し、出
力端子Ｑから各々元の情報１，２が出力される。以上情
報１，２について説明したが、他の情報についても同様
の処理がなされ、情報発生部５の情報１〜Ｎが全て、Ｌ
ＳＩ２０２内の情報受信部４に伝送される。また逆に多
重化用外付回路とゲートアレイ内部における分離用回路
とを入替えることにより、ゲートアレイ内部における２
種類の情報を多重化して１本のピンを経てゲートアレイ
外部へ出力し、ゲートアレイ外部においてこれを分離し
て元の２種類の情報を得ることもできる。
成されるデータ信号（情報１〜Ｎ）のうち情報１を、ア
ンド回路２５−２には情報２を各々入力し、一方アンド
回路２５−１にはクロック発生器２１より発生されるク
ロック２０１を入力する。また、アンド回路２５−２に
はクロック２０１のインバータ２３を通った反転クロッ
クを入力することによりオア回路２６−１からクロック
２０１の半周期毎に情報１と情報２を多重化した多重化
信号１本をＬＳＩ内部２０２に入力する。入力した多重
化信号はフリップフロップ２７−１と２７−２のデータ
入力端子Ｄに並列に入力する。一方ラッチクロック作成
回路２２によりゲートアレイ入力クロック２０１からπ
／２位相をずらしたラッチクロック２０２を生成する。
フリップフロップ２７−１にはラッチクロック２０２を
入力する。一方、フリップフロップ２７−２にはラッチ
クロック２０２のインバータ２４を通った反転クロック
をクロック端子ＣＫに入力する。これにより、フリップ
フロップ２７−１と２７−２は、多重化された信号から
各々情報１、情報２を読み込んで一周期ずつ保持し、出
力端子Ｑから各々元の情報１，２が出力される。以上情
報１，２について説明したが、他の情報についても同様
の処理がなされ、情報発生部５の情報１〜Ｎが全て、Ｌ
ＳＩ２０２内の情報受信部４に伝送される。また逆に多
重化用外付回路とゲートアレイ内部における分離用回路
とを入替えることにより、ゲートアレイ内部における２
種類の情報を多重化して１本のピンを経てゲートアレイ
外部へ出力し、ゲートアレイ外部においてこれを分離し
て元の２種類の情報を得ることもできる。
【０００５】
【発明が解決しようとする課題】上述したように、図２
に示す構成では２系列の情報をＬＳＩの入力ピン１本を
通してＬＳＩの外部からＬＳＩの内部へ、あるいはＬＳ
Ｉの出力１本を通してＬＳＩの内部からＬＳＩの外部へ
出力し、情報がＮ個有る場合はピン数はクロック分１本
と情報量の半分Ｎ／２本の合計（Ｎ／２＋１）本は最低
でも必要であり、入力あるいは出力の情報量が多い場合
はやはりピン数が不足しゲートアレイの内部セル使用率
が低くてもピン数の多い大規模なパッケージを使用しな
ければならなかった。
に示す構成では２系列の情報をＬＳＩの入力ピン１本を
通してＬＳＩの外部からＬＳＩの内部へ、あるいはＬＳ
Ｉの出力１本を通してＬＳＩの内部からＬＳＩの外部へ
出力し、情報がＮ個有る場合はピン数はクロック分１本
と情報量の半分Ｎ／２本の合計（Ｎ／２＋１）本は最低
でも必要であり、入力あるいは出力の情報量が多い場合
はやはりピン数が不足しゲートアレイの内部セル使用率
が低くてもピン数の多い大規模なパッケージを使用しな
ければならなかった。
【０００６】本発明はこのような問題を解決するために
なされたもので、その目的とするところは簡単な構成に
より入出力の情報量が多数あったとしてもＬＳＩの内部
セル使用率が許す限り少数のピン数のみで情報を伝達す
ることができるゲートアレイの入出力信号制御回路を提
供することにある。
なされたもので、その目的とするところは簡単な構成に
より入出力の情報量が多数あったとしてもＬＳＩの内部
セル使用率が許す限り少数のピン数のみで情報を伝達す
ることができるゲートアレイの入出力信号制御回路を提
供することにある。
【０００７】
【課題を解決するための手段】本発明のＬＳＩ入出力信
号制御回路は、入力ピンを削減する場合はＬＳＩ外部に
複数の情報を１列のデータに多重化するパラレルシリア
ル変換部を備え、多重化した１列のデータをＬＳＩ内部
に入力し、ＬＳＩ内部には該入力データを再び複数の情
報に分離するシリアルパラレル変換部と分離した複数の
情報をラッチするラッチ部を備え、該パラレルシリアル
変換部、該シリアルパラレル変換部、及び該ラッチ部を
制御する制御部とを有し、複数の情報を１列のデータに
変換してＬＳＩ内部に入力する。また、出力ピンを削減
する場合はＬＳＩ内部に複数の情報を１列のデータに多
重化するパラレルシリアル変換部を備え、多重化した１
列のデータをＬＳＩ外部に出力しＬＳＩ外部には該出力
データを再び複数の情報に分離するシリアルパラレル変
換部と分離した複数の情報をラッチするラッチ部を備
え、該パラレルシリアル変換部、該シリアルパラレル変
換部、及び該ラッチ部を制御する制御部とを有し、複数
の情報を１列のデータに変換してＬＳＩ外部に出力す
る。
号制御回路は、入力ピンを削減する場合はＬＳＩ外部に
複数の情報を１列のデータに多重化するパラレルシリア
ル変換部を備え、多重化した１列のデータをＬＳＩ内部
に入力し、ＬＳＩ内部には該入力データを再び複数の情
報に分離するシリアルパラレル変換部と分離した複数の
情報をラッチするラッチ部を備え、該パラレルシリアル
変換部、該シリアルパラレル変換部、及び該ラッチ部を
制御する制御部とを有し、複数の情報を１列のデータに
変換してＬＳＩ内部に入力する。また、出力ピンを削減
する場合はＬＳＩ内部に複数の情報を１列のデータに多
重化するパラレルシリアル変換部を備え、多重化した１
列のデータをＬＳＩ外部に出力しＬＳＩ外部には該出力
データを再び複数の情報に分離するシリアルパラレル変
換部と分離した複数の情報をラッチするラッチ部を備
え、該パラレルシリアル変換部、該シリアルパラレル変
換部、及び該ラッチ部を制御する制御部とを有し、複数
の情報を１列のデータに変換してＬＳＩ外部に出力す
る。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示し、ＬＳＩの
入力ピンを削減する構成を示している。ＬＳＩ１０内の
カウンタ部１は、クロック発生器８の出力を入力し、カ
ウント動作を行なうことによりロードパルス１０１、Ｎ
発のクロック１０２、ラッチパルス１０３を生成する。
またＬＳＩ１０の外部の情報発生部５から出力している
アラーム状態あるいはＩＤ等のＮ個の情報は、上記ロー
ドパルス１０１とＮ発のクロック１０２によりパラレル
シリアル変換部６にて１本のデータ線１０４に多重して
シリアル信号として伝送される。ＬＳＩ１０では、シリ
アル信号１０４を受けシリアルパラレル変換部２にて上
記のＮ発のクロック１０２のインバータ７を経た反転ク
ロックを用いてＮ本の情報に分離し、上記のラッチパル
ス１０３によりラッチ部３にて更新されたＮ本の情報を
情報受信部４に出力する。図２は、前述したロードパル
ス１０１，Ｎ発クロック信号１０２，シリアル信号１０
４，ラッチパルス１０３のそれぞれのタイムチャートを
示す。本図において、（Ａ）に示す様にロードパルス１
０１のハイレベル時にＮ発クロック１０２の（Ｎ−１）
個のクロックパルスが発生している。パラレルシリアル
変換器６は、このＮ発クロック１０２に従って、情報発
生部５の情報１〜Ｎを順次取りこんでいく。この結果、
シリアル信号１０４は、（Ｃ）の如く、情報１〜Ｎに対
応するデータＤ1 〜ＤN がシリアルデータとして多重化
される。
入力ピンを削減する構成を示している。ＬＳＩ１０内の
カウンタ部１は、クロック発生器８の出力を入力し、カ
ウント動作を行なうことによりロードパルス１０１、Ｎ
発のクロック１０２、ラッチパルス１０３を生成する。
またＬＳＩ１０の外部の情報発生部５から出力している
アラーム状態あるいはＩＤ等のＮ個の情報は、上記ロー
ドパルス１０１とＮ発のクロック１０２によりパラレル
シリアル変換部６にて１本のデータ線１０４に多重して
シリアル信号として伝送される。ＬＳＩ１０では、シリ
アル信号１０４を受けシリアルパラレル変換部２にて上
記のＮ発のクロック１０２のインバータ７を経た反転ク
ロックを用いてＮ本の情報に分離し、上記のラッチパル
ス１０３によりラッチ部３にて更新されたＮ本の情報を
情報受信部４に出力する。図２は、前述したロードパル
ス１０１，Ｎ発クロック信号１０２，シリアル信号１０
４，ラッチパルス１０３のそれぞれのタイムチャートを
示す。本図において、（Ａ）に示す様にロードパルス１
０１のハイレベル時にＮ発クロック１０２の（Ｎ−１）
個のクロックパルスが発生している。パラレルシリアル
変換器６は、このＮ発クロック１０２に従って、情報発
生部５の情報１〜Ｎを順次取りこんでいく。この結果、
シリアル信号１０４は、（Ｃ）の如く、情報１〜Ｎに対
応するデータＤ1 〜ＤN がシリアルデータとして多重化
される。
【００１０】一方、ラッチパルス１０３は、（Ｄ）に示
すごとく、シリアル信号１０４をラッチするため、シリ
アル信号１０４の先頭データＤ1 よりも前にラッチパル
スを発生している。
すごとく、シリアル信号１０４をラッチするため、シリ
アル信号１０４の先頭データＤ1 よりも前にラッチパル
スを発生している。
【００１１】また、逆にＬＳＩの出力ピンを削減する場
合は図３に示すように、ＬＳＩ１０内のロードパルス１
０１とＮ発のクロック１０２をパラレルシリアル変換部
６に出力することにより情報発生部５からのＮ本の情報
を１本のデータに多重しゲートアレイ外部に出力しゲー
トアレイ外部に出力したＮ発のクロック１０２のインバ
ータ９を経た反転クロックを用いてシリアルパラレル変
換部２にてＮ本の情報に分離し、ＬＳＩ外部に出力した
ラッチパルス１０３によりラッチ部３にて更新されたＮ
本の情報をＬＳＩ外部の情報受信部４に出力する。
合は図３に示すように、ＬＳＩ１０内のロードパルス１
０１とＮ発のクロック１０２をパラレルシリアル変換部
６に出力することにより情報発生部５からのＮ本の情報
を１本のデータに多重しゲートアレイ外部に出力しゲー
トアレイ外部に出力したＮ発のクロック１０２のインバ
ータ９を経た反転クロックを用いてシリアルパラレル変
換部２にてＮ本の情報に分離し、ＬＳＩ外部に出力した
ラッチパルス１０３によりラッチ部３にて更新されたＮ
本の情報をＬＳＩ外部の情報受信部４に出力する。
【００１２】以上説明した構成は、入出力の情報が共に
Ｎ個の場合について説明したが、本発明は、これに限定
されるものではない。すなわち、図４は、本発明の第二
の実施例を示すブロック図である。本図において、ＬＳ
Ｉ１０内部には、クロック発生器８を入力してロードパ
ルス１０１，Ｎ発クロック１０２，Ｍ発クロック１０
５，ラッチパルス１０３を発生するカウンタ部１１を有
している。図１で示したカウンタ部１とはＭ発クロック
１０５を発生する以外は、同一構成をしている。ロード
パルス１０１とＮ発クロック１０２とは、情報発生部５
のＮ個の情報をシリアルデータ１０４に多重化するため
に使用される。
Ｎ個の場合について説明したが、本発明は、これに限定
されるものではない。すなわち、図４は、本発明の第二
の実施例を示すブロック図である。本図において、ＬＳ
Ｉ１０内部には、クロック発生器８を入力してロードパ
ルス１０１，Ｎ発クロック１０２，Ｍ発クロック１０
５，ラッチパルス１０３を発生するカウンタ部１１を有
している。図１で示したカウンタ部１とはＭ発クロック
１０５を発生する以外は、同一構成をしている。ロード
パルス１０１とＮ発クロック１０２とは、情報発生部５
のＮ個の情報をシリアルデータ１０４に多重化するため
に使用される。
【００１３】また、Ｎ発クロック１０２の反転出力とラ
ッチパルス１０３により、Ｎ個の情報が、情報受信部４
に出力される。
ッチパルス１０３により、Ｎ個の情報が、情報受信部４
に出力される。
【００１４】一方、ロードパルス１０１とＭ発クロック
１０５とは、情報発生部１２のＭ個の情報をシリアルデ
ータ１０６に多重化するために使用される。
１０５とは、情報発生部１２のＭ個の情報をシリアルデ
ータ１０６に多重化するために使用される。
【００１５】また、Ｍ発クロック１０５の反転出力とラ
ッチパルス１０３により、Ｍ個の情報が情報受信部１６
に出力される。
ッチパルス１０３により、Ｍ個の情報が情報受信部１６
に出力される。
【００１６】
【発明の効果】以上説明したように、本発明のＬＳＩ入
出力制御回路によれば、ＬＳＩの内部セル使用率が低
く、ＬＳＩのパッケージのピン数を超えて入出力情報Ｎ
本を使用する場合、入力ピンを削減したい時はロードパ
ルス、Ｎ発のクロックを出力しＮ本の情報を１本に束ね
て入力するため必要なピン数は３本であり、同様に出力
ピンを削減したい時はＮ発のクロック、ラッチパルスを
出力しＮ本の情報を１本に束ねて出力するため必要なピ
ン数は同じく３本である。
出力制御回路によれば、ＬＳＩの内部セル使用率が低
く、ＬＳＩのパッケージのピン数を超えて入出力情報Ｎ
本を使用する場合、入力ピンを削減したい時はロードパ
ルス、Ｎ発のクロックを出力しＮ本の情報を１本に束ね
て入力するため必要なピン数は３本であり、同様に出力
ピンを削減したい時はＮ発のクロック、ラッチパルスを
出力しＮ本の情報を１本に束ねて出力するため必要なピ
ン数は同じく３本である。
【００１７】従って情報が何本あっても必要なピン数は
３本のため情報量が多ければ多い程優れた効果を有して
いる。
３本のため情報量が多ければ多い程優れた効果を有して
いる。
【図１】本発明の第一の実施例のＬＳＩ入出力部のブロ
ック図である。
ック図である。
【図２】本発明の第一の実施例の各部の波形のタイムチ
ャートである。
ャートである。
【図３】本発明の第一の実施例のＬＳＩ入出力部のブロ
ック図である。
ック図である。
【図４】本発明の第二の実施例のＬＳＩ入出力部のブロ
ック図である。
ック図である。
【図５】従来のＬＳＩ入出力部のブロック図である。
【符号の説明】 １ カウンタ部 ２ シリアルパラレル変換部 ３ ラッチ部（フリップフロップ） ４ 情報受信部 ５ 情報送信部 ６ パラレルシリアル変換部 ７，９ インバータ ８ クロック発生器 １０ ＬＳＩ １０１ ロードパルス １０２ Ｎ発のクロック １０３ ラッチパルス １０４ シリアル信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年７月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】アンド回路２５−１には情報発生部より生
成されるデータ信号（情報１〜Ｎ）のうち情報１を、ア
ンド回路２５−２には情報２を各々入力し、一方アンド
回路２５−１にはクロック発生器２１より発生されるク
ロック２０１を入力する。また、アンド回路２５−２に
はクロック２０１のインバータ２３を通った反転クロッ
クを入力することによりオア回路２６−１からクロック
２０１の半周期毎に情報１と情報２を多重化した多重化
信号１本をＬＳＩ内部２０２に入力する。入力した多重
化信号はフリップフロップ２７−１と２７−２のデータ
入力端子Ｄに並列に入力する。一方ラッチクロック作成
回路２２によりゲートアレイ入力クロック２０１からπ
／２位相をずらしたラッチクロック２０３を生成する。
フリップフロップ２７−１にはラッチクロック２０２を
入力する。一方、フリップフロップ２７−２にはラッチ
クロック２０２のインバータ２４を通った反転クロック
をクロック端子ＣＫに入力する。これにより、フリップ
フロップ２７−１と２７−２は、多重化された信号から
各々情報１、情報２を読み込んで一周期ずつ保持し、出
力端子Ｑから各々元の情報１，２が出力される。以上情
報１，２について説明したが、他の情報についても同様
の処理がなされ、情報発生部５の情報１〜Ｎが全て、Ｌ
ＳＩ２０２内の情報受信部４に伝送される。また逆に多
重化用外付回路とゲートアレイ内部における分離用回路
とを入替えることにより、ゲートアレイ内部における２
種類の情報を多重化して１本のピンを経てゲートアレイ
外部へ出力し、ゲートアレイ外部においてこれを分離し
て元の２種類の情報を得ることもできる。
成されるデータ信号（情報１〜Ｎ）のうち情報１を、ア
ンド回路２５−２には情報２を各々入力し、一方アンド
回路２５−１にはクロック発生器２１より発生されるク
ロック２０１を入力する。また、アンド回路２５−２に
はクロック２０１のインバータ２３を通った反転クロッ
クを入力することによりオア回路２６−１からクロック
２０１の半周期毎に情報１と情報２を多重化した多重化
信号１本をＬＳＩ内部２０２に入力する。入力した多重
化信号はフリップフロップ２７−１と２７−２のデータ
入力端子Ｄに並列に入力する。一方ラッチクロック作成
回路２２によりゲートアレイ入力クロック２０１からπ
／２位相をずらしたラッチクロック２０３を生成する。
フリップフロップ２７−１にはラッチクロック２０２を
入力する。一方、フリップフロップ２７−２にはラッチ
クロック２０２のインバータ２４を通った反転クロック
をクロック端子ＣＫに入力する。これにより、フリップ
フロップ２７−１と２７−２は、多重化された信号から
各々情報１、情報２を読み込んで一周期ずつ保持し、出
力端子Ｑから各々元の情報１，２が出力される。以上情
報１，２について説明したが、他の情報についても同様
の処理がなされ、情報発生部５の情報１〜Ｎが全て、Ｌ
ＳＩ２０２内の情報受信部４に伝送される。また逆に多
重化用外付回路とゲートアレイ内部における分離用回路
とを入替えることにより、ゲートアレイ内部における２
種類の情報を多重化して１本のピンを経てゲートアレイ
外部へ出力し、ゲートアレイ外部においてこれを分離し
て元の２種類の情報を得ることもできる。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
Claims (4)
- 【請求項１】 ＬＳＩ外部にＮ個（Ｎは２以上の自然
数）の情報を１列のデータに多重化するパラレルシリア
ル変換部と、前記ＬＳＩ内部は、前記多重化した１列の
データを入力し、該入力データを前記Ｎ個の情報に分離
するシリアルパラレル変換部と，前記分離したＮ個の情
報をラッチするラッチ部と，該パラレルシリアル変換
部，該シリアルパラレル変換部及び該ラッチ部を制御す
るカウンタ部を有することを特徴とするＬＳＩ入出力信
号制御回路。 - 【請求項２】 ＬＳＩ内部にＭ個（Ｍは２以上の自然
数）の情報を１列のデータに多重化するパラレルシリア
ル変換部と、前ＬＳＩ外部は前記多重化した１列のデー
タを入力し、前記Ｍ個の情報に分離するシリアルパラレ
ル変換部と，前記分離したＭ個の情報をラッチするラッ
チ部と、該パラレルシリアル変換部、該シリアルパラレ
ル変換部、該ラッチ部を制御するカウンタ部とを有する
ことを特徴とするＬＳＩ入出力信号制御回路。 - 【請求項３】 請求項１記載のカウンタ部は、クロック
信号をカウントし、前記パラレルシリアル変換部を動作
させるロードパルスとＮ発のクロックパルスを発生する
手段と、前記シリアルパラレル変換部を動作させる前記
Ｎ発のクロックパルスの反転信号発生手段と、前記ラッ
チ部をラッチさせるラッチパルス発生手段とを有するこ
とを特徴とするＬＳＩ入出力信号制御回路。 - 【請求項４】 請求項２記載のカウンタ部は、クロック
信号をカウントし、前記パラレルシリアル変換部を動作
させるロードパルスとＭ発のクロックパルスを発生する
手段と、前記シリアルパラレル変換部を動作させる前記
Ｍ発のクロックの反転信号発生手段と、前記ラッチ部を
ラッチさせるラッシパルス発生手段とを有することを特
徴とするＬＳＩ入出力信号制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11637794A JPH07321667A (ja) | 1994-05-30 | 1994-05-30 | Ｌｓｉ入出力信号制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11637794A JPH07321667A (ja) | 1994-05-30 | 1994-05-30 | Ｌｓｉ入出力信号制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321667A true JPH07321667A (ja) | 1995-12-08 |
Family
ID=14685493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11637794A Pending JPH07321667A (ja) | 1994-05-30 | 1994-05-30 | Ｌｓｉ入出力信号制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321667A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990015027A2 (en) * | 1989-05-31 | 1990-12-13 | Union Oil Company Of California | Methods for removing substances from aqueous solutions |
| JP2008258692A (ja) * | 2007-03-30 | 2008-10-23 | Nec Corp | クロック乗換回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04360430A (ja) * | 1991-06-07 | 1992-12-14 | Fujitsu Ltd | 多重データ位相制御回路 |
-
1994
- 1994-05-30 JP JP11637794A patent/JPH07321667A/ja active Pending
Patent Citations (1)
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