JPH0777356B2 - 直列／並列変換装置 - Google Patents

直列／並列変換装置

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JPH0777356B2
JPH0777356B2 JP2058260A JP5826090A JPH0777356B2 JP H0777356 B2 JPH0777356 B2 JP H0777356B2 JP 2058260 A JP2058260 A JP 2058260A JP 5826090 A JP5826090 A JP 5826090A JP H0777356 B2 JPH0777356 B2 JP H0777356B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のＮ個の同期した直列ビット・ストリー
ムと、時分割多重化された単一の並列ビット・ストリー
ムとが、それぞれＭビット／ワードからなるものとし
て、Ｎ×Ｍ行列をなす記憶要素におけるビット配置転換
を用いて、前者から後者に、またはその逆に変換する装
置に関する。
［従来の技術］ 今日の通信装置においては、主要な処理ユニットは、１
つの情報源のみからデータを受信する方が珍しくなって
きた。処理ユニットが非常に大規模な集積回路（VLSI）
に統合されているので、少ない空間で高いスループット
（処理量）が得られるようになった。多数の情報源から
データを受信し、さらに準備（すなわち前処理）する仕
事を効率的に処理することは、主要な装置にとって困難
になることもしばしば有り得る。処理する情報を多くの
伝送先に送る必要がある場合には、この仕事の負担は倍
加される。
VLSIプロセッサの利点を利用することができれば、前処
理や後処理を行う回路の設計は、非常に効率的になる筈
である。効率的な解決策は、高速であるばかりでなく、
他の装置の資源、例えば電力や空間をなるべく消費しな
いことが必要である。直列／並列変換及び並列／直列変
換は、主要な処理の前後に一般的に要求される処理であ
る。
１本の入力線に対して直列／並列変換を行う直接的な方
法は、直列ビット・ストリームを受信する１つの入力と
Ｍビット入力Ｍビット出力のＤ型ラッチへ同時ゲート制
御されるＭ個の出力とを含むＭビット・シフト・レジス
タという周知の構成によるものである。例えば、Ｍ＝８
の場合の動作は、８つの直列ビットがクロックによって
シフト・レジスタに移されると、次の８ビットがクロッ
クによってシフト・レジスタに移されている間、先の８
つのビットはラッチされてバイトとして保持されてい
る。直列信号線が多数の場合には、各直列信号線が、別
個のシフト・レジスタとそれに接続されたラッチを使用
することになる。各ラッチの８つの並列出力が８ビット
・バスを形成する別個の導線に接続される。プロセッサ
またはユーザの回路は、適当な出力及びラッチをイネー
ブルすることによって、ラッチを読み、そのバイトを処
理する。並列／直列変換器は、イネーブルされたラッチ
がバスからバイトを捕獲し、シフト・レジスタがそのバ
イトを並列にロードすることができるという点で、非常
に似ている。そして、シフト・レジスタは、それらのビ
ットを要求された直列形式で送り出す。
中規模集積（MSI）集積回路（IC）により、８ビット・
シフト・レジスタ及び８ビット・ラッチが別個の16ピン
・パッケージで提供されている。新たな大規模集積（LS
I）ICでは、これらの機能が１つのICに一緒に組み込ま
れている。前提として、１つの回路パックが８つの直列
入力ストリームを処理する必要がある。前記のLSI技術
を使うと、単に直列／並列変換を行うだけで、クロック
・ラッチ・イネーブル及び出力イネーブルの発生手段を
除いても20ピンのICが16個必要である。殆どの回路設計
において、空間と速度が重要な要素なので、この変換を
さらに効率的に行う手段を発見することが必要である。
この他の装置としては、1983年３月にアール・ティ・ガ
リンガー（R.T.Garringer）他に発行された米国特許第
4,377,843号に説明されているものがある。それでは、
マイクロプロセッサを基本にしたデータ・ディストリビ
ューション・インターフェース（DDI）が説明されてい
る。即ち、その装置によって単一のUART（Universal As
ynchronous Receiver Transmitter:汎用非同期送受信素
子）が制御及びマルチプレックスされることにより、複
数のシリアル・データ端末と外部の並列オペレーティン
グ・システムとの間のインターフェースがとられる。UA
RTにおける直列／並列処理によって、離れた複数のシリ
アル端末の１つから到来する直列ビット・ストリームが
時分割多重化された並列形式に変換されて、オペレーテ
ィング・システムに送られる。中央のオペレーティング
・システム（OS）は、並列に受信した信号にOS自体の仕
事を行い、UARTによる並列／直列変換のために戻り情報
をDDIに渡した上で、その直列ビット・ストリームを目
的のデータ端末に送る。直列ビット・ストリームが第１
の遠隔データ端末に送られている間、効率目的のため
に、第２の直列ビット・ストリームを中央OSに送るため
の並列形式に変換することができる。しかし、このよう
なDDIは、遠隔のデータ端末から複数の直列ビット・ス
トリームを同時に受信することはできず、または直列／
並列、並列／直列、またはその両方の一時的に単一の変
換を提供するためにDDI内部に多数の要素を含んでい
る。
従来技術における課題は、複数の共存直列（concurrent
serial）ビット・ストリームと単一の時分割多重（TD
M）並列ビット・ストリームとの間を変換する効率的か
つ簡単な手段を提供することである。
［発明の概要］ 前記の従来の技術における課題は、本発明に従って解決
することができる。本発明は、複数のＮ個の共存直列ビ
ット・ストリーム及び単一の時分割多重（TDM）並列ビ
ット・ストリームがそれぞれＭビットワードからなり、
望ましくは直列ビット・ストリームが同期しているもの
として、前者から後者に、またはその逆に変換する装置
に関する。さらに具体的には、本発明による変換装置
は、行列をなす記憶要素を備えている。この行列の一辺
の記憶要素がＮ個の第１の入・出力端子に結合されてい
て、これらの第１の端子が別個の直列通信線に結合され
る。また、この行列の対辺は、Ｍビット並列バスに結合
されたＭ個の第２の入・出力端子に結合されている。動
作としては、Ｎ個の直列通信線からの同期Ｍビット・ワ
ード、またはTDM並列バスからのＮ個のＭビット・ワー
ドが、連続した順番に行列の記憶要素に格納された後、
幾つかの記憶要素のビットが行列の所定の対角線の周囲
で交換されることにより、直列に格納されたビットが並
列形式に変換されたり、またはその逆に変換されたりす
る。
［実施例］ 本発明による直列／並列変換器において、各ワードが３
ビット（０〜２）からなる３つの共存直列入力ビット・
ストリーム（ａ〜ｃ）が時分割多重（TDM）並列ビット
・ストリームに変換される一般的な場合を第１図に例示
する。第１図の変換器は、TDM並列入力ビット・ストリ
ームを３つの共存直列出力ビット・ストリームに変換す
るときにも使用できることがわかる。以降の説明のため
に、ａ〜ｃで表わした３つの直列ビット・ストリーム及
び結果として得られるTDM並列ビット・ストリームの各
々は、第１図に示したように添字０〜２によって示され
る３つの要素、即ちビットのワードからなるものと仮定
する。尚、３つの直列ビット・ストリームについて行う
以下の説明は、単なる解説のためであり、制限するため
ではない。これは、以下の説明が、Ｎ個のＭビット／ワ
ードの直列ビット・ストリームの場合や並列／直列変換
の場合の一般的な装置に適用できることが明らかであ
る。
第２図は、各ビット・ストリームが３ビット・ワード
（Ｍ＝３）からなる場合に、３つの典型的な共存直列ビ
ット・ストリームとTDM並列ビット・ストリームとの間
で直列／並列変換または並列／直列変換のいずれかを実
行する典型的な変換器10のブロック図である。変換器10
は、９個の記憶要素11及びそれらの相互接続からなり、
各記憶要素は、所定の対角線を含む、３×３行列の別個
に固定された位置に配置されている。水平な相互接続
は、所定のクロック・パルスに基づいて、情報、即ちビ
ットを行列に送り込み、その中を送り通し、そしてそれ
から送り出すのに使用される。本発明によれば、３つの
直列ビット・ストリームまたはTDM並列ビット・ストリ
ームに関係付けられた３つの３ビット・ワードが、ゲー
トを介して行列に入力されると、対角線上にない要素に
格納された情報が、水平でない相互接続によって交換さ
れることによって、変換が成立する。水平以外の相互接
続を有しない対角線12上の記憶要素11は、格納されたビ
ットを保持し、対角線12を定義する。
第２図に示したように、各記憶要素11は、水平クロック
周期に選択される「Ａ」入力、非水平クロック周期に選
択される「Ｂ」入力、Ａ入力またはＢ入力のいずれかを
選択する制御信号を受信するための「Ｓ」入力、クロッ
ク・パルスを受信するための「Ｃ」入力、及び「Ｑ」出
力を備えている。このような記憶要素11は、Ａ入力、Ｂ
入力、Ｓ入力及びＹ出力を備え、Ｙ出力がやはりクロッ
ク（Ｃ）入力及びＱ出力を備えたＤ型フリップ・フロッ
プのＤ入力に接続された２対１マルチプレクサの組合わ
せによって形成することができる。言うまでもなく、こ
こで説明した記憶要素は、単に例示するために掲げたの
であり、説明のように作用する適当な記憶要素であれ
ば、置き換えが可能である。変換器10の行列において、
選択（Ｓ）入力は、信号源（図示せず）によって与えら
れる選択制御信号を同時に受信できるように、全て一緒
に接続することが望ましく、同様にクロック（Ｃ）入力
も全て一緒に接続して、信号源（図示せず）からの適切
に時間調整されたクロック・パルスを同時に受信できる
ようにすることが望ましい。
第３図に、３つの共存同期（concurrent synchronize
d）直列入力ビット・ストリームからTDM並列出力ビット
・ストリームへの変換に対する、第２図の行列の動作シ
ーケンスを例示する。ステップ（ａ）、則ち周期ｔ＝０
では、３つの直列ビット・ストリームの３ビット・ワー
ドが変換器10の行列に入る準備ができていることがわか
る。ステップ（ｂ）〜（ｄ）則ちｔ＝１〜３では、それ
ぞれ、行列の記憶要素のＡ入力、即ち水平移動入力を使
用して、３つの各直列ビット・ストリームのワードの３
つのビットが、クロックにより行列の別個の行に順番に
水平に入力される。ステップ（ｄ）の終了直後に、第３
図のステップ（ｄ）に示したように３ビット・ワードが
行列に完全に入ると、９個の記憶要素のもう一方のＢ入
力が選択されて、非対角線上の記憶要素の情報が交換さ
れる。このような非対角線上の交換の結果を、ステップ
（ｅ）の行列に図示する。ステップ（ｅ）であるｔ＝４
の期間に、直列ビット・ストリーム「ａ」に関係付けら
れた第１の並列ワードが、行列から並列バスへと出力さ
れる。ステップ（ｆ）及び（ｇ）では、入力直列ビット
・ストリーム「ｂ」及び「ｃ」に対する残りの２つの変
換された並列ワードが、行列から出力されて、３つの共
存直列ビット・ストリームからTDM並列形式への変換が
完了する。勿論、第３図のステップ（ｅ）から（ｇ）の
期間中に、３つの直列ビット・ストリームの各々の次の
ワードが、ステップ（ｂ）から（ｄ）と同様にクロック
によって行列に入力される。
また、第２図の装置を使用して、並列ビット・ストリー
ムのTDMの３ビット・ワードを第２図の左側の行列入力
に送り込み、第３図の直列ワードに対するステップ
（ｂ）から（ｄ）のシーケンスを実行することによっ
て、並列／直列変換を行うことができる。３つの並列／
ワードａ〜ｃが行列に格納されると、第３図のステップ
（ｄ）に対して説明したように、記憶要素のＢ入力を用
いて、非対角線上の要素の交換を行う。次に、直列形式
にしたワードを、ｔ＝４〜６中に行列から出力する。第
２図及び第３図の装置において、直列入力から並列出力
に向かう情報の流れ、またはその逆の流れを、ステップ
（ｄ）で一時的に停止し、配置転換（即ち変換）を行
う。
変換を行うために休止することなく全過程を通して情報
の流れが連続するように、簡単な変更を行うことができ
る。この改良により、第４図に示す同期連続変換器10の
配列となり、この行列による直列／並列変換の情報の流
れは、第５図に示すものとなる。第２図及び第４図の行
列の差異は、各行列の水平路上の位置に関するＢ入力、
即ちオールタネィト入力の相互接続にある。第５図に示
すように、ｔ＝1,2において、３つの直列ワードａ〜ｃ
の最初の２ビットが、記憶要素11の関係付けられた行に
送り込まれる。ｔ＝３において、記憶要素11のＢ入力
が、選択されるため、直列ワードａ〜ｃの各々の第３ビ
ットが、非水平な相互接続によって行列に送り込まれる
と同時に、直列ワードが並列形式に変換される。この時
点で、並列形式の「ａ」ワードが出力で使用可能とな
る。次の３つのｔ＝４〜６で、残りの「ｂ」及び「ｃ」
が変換された並列ワードが、TDM並列形式で変換器10か
ら使用することができる（ｔ＝4,5の間）と共に、ビッ
ト・ストリームａ〜ｃの次ぎの直列ワードが、クロック
によって行列に送り込まれ、並列形式に変換される。並
列／直列変換も、第４図の装置によって行うことができ
る。このためには、ｔ＝１及び２において、TDM並列ワ
ードａ〜ｂを入力し、ｔ＝３において、記憶要素11のＢ
入力を用いて、並列ワード「ｃ」を非水平相互接続によ
って行列に送り込むようにすれば、これによって、同時
に直列形式への変換を完了することになる。ｔ＝４〜６
の間に、直列変換されたワードが出力される一方、次に
並列ワードａ〜ｃが、入力されて直列形式に変換され
る。
以上の説明は、Ｎ＝Ｍという条件に対するものであり、
直列形式であれ並列形式であれ変換するべき入力線の数
Ｎが１ワード当りのビット数Ｍに等しい場合であった。
ここでも、同様にＮにより行数を定義し、Ｍにより列数
を定義すると、配列10の構造は、Ｎ×Ｍ行列の一般的な
場合に拡張することが可能である。例として、各ワード
が４ビットである２つの直列ビット・ストリームの直列
／並列変換を考えると、入力行列10の記憶要素11は２×
４行列で形成され、第６図の装置に示される最小数の12
の記憶要素を含む。この２×４行列が、第４図の行列の
ように相互接続された場合の動作シーケンスは、第７図
に示す。さらに具体的には、最初の４クロック周期（ｔ
＝１〜４）において、直列ワードが、２つの４要素行に
送り込まれ、第４クロックの周期の終わりに、記憶要素
へのオータネィトＢ入力を選択することにより、２ワー
ドの並列形式に変換が行われる。次の２クロック周期
（ｔ＝5,6）において、２つの並列ワードが、行列から
並列バス上に送り出される一方、次に直列ワードの最初
の２ビットが行列に送り込まれる。
第７図から、このように変換すると、情報のない２つの
並列ワードができて、配列処理においてＮワード毎に２
ワードの休止が生じる。この休止状態は「ビット詰め」
の概念に対応する。行列が第４図の装置と同様に非水平
な相互接続によって相互に接続された場合でも、入力ク
ロックが出力クロック速度に等しく、入力が出力容量の
半分を利用する間に出力数はその倍あるため、配列処理
には、やはり２ワードの休止が生じる。第８図に、第６
図の逆配列に相当し、１ワード当り４ビットの２ワード
TDM並列形式を共存した２ワードの直列形式に変換する
ための配列10を示す。第８図の装置も、各対の並列入力
ワードの間に２ワードの休止を与えるが、これは、変換
された直列ワードが配列から送り出されるときに、それ
らのワード最後の２ビットが上書きされるのを防ぐため
である。
配列処理上このような休止が許されない場合には、例え
ば、配列の入力形式が配列の出力形式と適当に異なる構
造が必要となる。そのような異なる入・出力形式を与え
る典型的な配列20を、第９図に示す。この装置では、２
つの典型的な１ワード当り４ビットの共存した直列ビッ
ト・ストリームがTDM並列形式に変換される。第９図で
は、第６図の単一配列10構造を変更して、各々が４つの
記憶要素11からなる２つの２×２行列211及び212、並び
にそれらの行列21の１つへの入力に置かれた前置ラッチ
・ブロック22からなり、２つの入力（Ｎ）及び４つの出
力（Ｍ）を有する主配列20としている。各行列21は、非
水平「Ｂ」相互接続が第４図に示したものと同様に相互
接続される方が望ましい。
配列処理において「ビット詰め」、即ち休止を避けるた
めに、２つの共存した直列ビット・ストリームの入力形
式が、配列20の２倍のクロック周波数で、マルチプレク
スされる。さらに具体的には、配列20の最初のクロック
周期の間に、a0及びb0、そしてa1及びb1が、配列20の入
力に現れる。前置ラッチ・ブロック22は、ビットa0及び
b0が配列20の入力に現れたときに、２つの直列入力線の
情報を標本化するように作用し、第10図の直列ビット・
ストリーム・クロック周期ｔ＝１に対して示したよう
に、下の配列212の入力に示すために、標本化したビッ
ト値を保持する。直列ビット・ストリームのビットa1及
びb1が上の行列211の２つの入力に示されると、両行列2
11及び212がクロックされ、記憶要素11の水平「Ａ」入
力を選択して、第10図のｔ＝２で示したように両行列が
最初の入力標本を受信して一時的に記憶するようにす
る。このシーケンスは、第10図のｔ＝３及びｔ＝４に示
すようにビットa2およびb2に対して、さらにビットa3及
びb3に対しても繰り返されるが、異なるのは、これらの
４ビットを直列形式から並列形式に変換しながら行列に
送り込むように、ｔ＝４において、これらの４つの同時
発生のビットが、記憶要素11の非水平「Ｂ」相互接続を
用いて行列211及び212にクロックで送り込まれることで
ある。ｔ＝４の終わりに、並列変換されたワード「ａ」
を、各行列211及び212の出力として利用することができ
る。第10図に示した直列ビット・ストリーム・クロック
ｔ＝５において、直列ビット・ストリームの次の２つの
連続したワードのビットa0及びb0が、前置ラッチ22によ
って標本化され保持される。次に、第10図のｔ＝６（第
３の配列クロック周期に相当する）において、直列ビッ
ト・ストリームの次の連続ワードの最初の２ビットが、
クロックによって行列に送り込まれると共に、最終的な
並列変換ワード「ｂ」を、行列21の出力として使用する
ことができる。尚、並列ワードの出力要素は、単に出力
線の配線によって容易に並べ替えることができ、この概
念は、入力線数が出力線数より下回る配列の一般的な場
合に容易に拡張することができる。また、第９図の装置
を使用すれば、４つの２ビット並列ワードを前置ラッチ
22及び行列21に導いて、第10図のシーケンスを用いて４
つの共存した２ビット・ワードの直列ビット・ストリー
ムに変換することも可能である。
例えば、第８図の並列／直列変換に対して示したように
入力線が出力線を上回る（Ｎ＞Ｍ）の場合、４つの並列
入力線から配列10に入るデータは、２つの出力線から出
る数の２倍である。これまで説明したように、配列を出
る直列データの上書きを避けるためには、第８図の配列
の並列ワード入力ビット・ストリームにおいて、ビット
詰めが必要になる。４つの入力線及び２つの出力線を有
する場合のビット詰めを避けるための装置を、第11図に
示す。これにより、出力情報速度が２倍になり、効率的
である。第11図の配列は、各々が４つの記憶要素11から
なる第１及び第２の２×２行列311及び312からなり、こ
の２つの行列の対応する出力の各々が共に接続されてい
る。
動作上は、２つの出力線上の競合を避けるために、配列
30のクロック周期の第１の部分の期間に、記憶要素11か
らなる上の行列311が、その出力をイネーブルするよう
に構成されている。一方、記憶要素11からなる下の行列
312は、クロック周期の第２の部分の期間に、２つの出
力をイネーブルする。ここで、第１の部分と第２の部分
との順序は自由である。従って、例示した装置では、配
列クロック周期の第１の部分は配列の第２の部分に先行
しているが、第１のクロック周期では、第12図のｔ＝２
に示すように、「Ａ」水平入力を用いて、「ａ」並列ワ
ードの４つのビットを、クロックによって行列311及び3
12の左側の記憶要素11に送り込む。第２のクロック周期
では、第12図のｔ＝４に示すように、記憶要素11への
「Ｂ」非水平入力を用いて、「ｂ」並列ワードを、クロ
ックにより配列30に送り込むと同時に、並列／直列変換
を行う。この時点で、ビットa0、a2、b0、b2が、行列21
の２つの直列出力線で得られる。このためには、例え
ば、次の配列クロック周期の第１の部分に相当する周期
ｔ＝５までビットa2及びb2を禁止しつつ、第12図のｔ＝
４の終了時に行列311からのビットa0及びb0を前記の直
列出力線に直接使用可能とするように構成した周知のゲ
ート手段（図示せず）を用いる。同じ次の配列クロック
周期の第２の部分では、第12図のｔ＝６に示したよう
に、記憶要素11への「Ａ」水平入力を用いて、ビットa
1、b1、a3、b3を移動すると同時に、次に並列ワードを
行列311及び312の左側の記憶要素11に送り込む。そし
て、このシーケンスは、ここまで説明したようにして継
続していく。言うまでもなく、前記の概念は、Ｎが４入
力以外で、Ｍ個の出力より数が大きく、またＭが２入力
以外のＮ×Ｍ配列の一般的概念に拡張することが可能で
ある。また、第11図の装置を用いれば、各々が２ビット
／ワードの４つの共存直列ビット・ストリームを第11図
の入力に導き、第12図のシーケンスを使用してTDM並列
出力ビット・ストリームに変換することも可能である。
【図面の簡単な説明】 第１図は、本発明によって並列TDM形式に変換される、
３ビット・ワードからなる３つの同期直列ビット・スト
リームの変換を表すブロック図、 第２図は、第１図に示したような直列／並列変換、また
はその逆変換を行う装置のブロック図、 第３図は、第２図の装置において直列／並列変換を与え
る際に行われるシーケンスを表す図、 第４図は、第１図に示した直列／並列変換、またはその
逆変換を行うための、第２図と類似の代案装置のブロッ
ク図、 第５図は、第４図の装置において直列／並列変換を与え
る際に行われるシーケンスを表す図、 第６図は、共存直列ビット・ストリームの数がワード単
位のビット数を下回る場合に直列／並列変換を与えるた
めの装置のブロック図、 第７図は、第６図において直列／並列変換を与えるため
に行われるシーケンスを表す図、 第８図は、共存直列出力ビット・ストリームの数がワー
ド単位のビット数を下回る場合に並列／直列変換を与え
るための、第６図の逆に相当する装置のブロック図、 第９図は、共存直列入力ビット・ストリームの数がワー
ド単位のビット数を下回る場合に直列／並列変換を与え
るための、第６図の装置に対する代案装置のブロック
図、 第10図は、第９図の装置において、直列／並列変換を与
える際に行われるシーケンスを表す図、 第11図は、共存直列出力ビット・ストリームの数がワー
ド単位のビット数を下回る場合に並列／直列変換を与え
るための、第９図に類似した逆の装置のブロック図、 第12図は、第11図の装置において並列／直列変換を与え
る際に行われるシーケンスを表す図であり、 以上の図において、同じ要素番号は同じ要素を表す。
フロントページの続き (56)参考文献 特開 昭61−20435（ＪＰ，Ａ) 特公 昭63−4969（ＪＰ，Ｂ２) 特公 昭57−33740（ＪＰ，Ｂ２) 米国特許4924464（ＵＳ，Ａ) 英国特許1576439（ＧＢ，Ａ) 欧州特許出願公開388051（ＥＰ，Ａ) 仏国特許公開2359562（ＦＲ，Ａ) 仏国特許公開2225898（ＦＲ，Ａ) 仏国特許公開2373935（ＦＲ，Ａ) 西独国特許公開2754506（ＤＥ，Ａ)

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】複数のメモリ・ロケーションを有し、 前記複数のメモリ・ロケーションにそれぞれ接続される
    複数の入力端子（Ａ、Ｂ）と、 前記複数のメモリ・ロケーションの情報を、制御信号に
    応答して、クロック・パルス毎に出力する出力端子
    （Ｑ）と、 前記複数のメモリ・ロケーションの情報を前記出力端子
    （Ｑ）用に選択する制御入力端子（Ｓ）と、 クロック・パルスを受信するクロック入力端子（Ｃ）
    と、 を有する記憶素子（11）を、Ｍ行×Ｍ列（Ｍは２以上の
    整数）のマトリックス状に配列した直列／並列変換装置
    において、 左側の記憶素子の出力端子（Ｑ）と右側の記憶素子のＡ
    入力端子とが接続され、 一本の対角線（12）上の記憶素子の出力端子（Ｑ）はそ
    れ自身のＢ入力端子に接続され、 前記対角線（12）を挟んで対象位置にある２個の記憶素
    子の出力端子（Ｑ）とＢ入力端子と、Ｂ入力端子と出力
    端子（Ｑ）とが接続され、 最左側に配置された記憶素子（11）のＡ入力端子が、直
    列／並列変換装置としての入力端子を形成し、 最右側に配置された記憶素子（11）の出力端子（Ｑ）
    が、直列／並列変換装置としての出力端子を形成する ことを特徴とする直列／並列変換装置。
  2. 【請求項２】複数のメモリ・ロケーションを有し、 前記複数のメモリ・ロケーションにそれぞれ接続される
    複数の入力端子（Ａ、Ｂ）と、 前記複数のメモリ・ロケーションの情報を、制御信号に
    応答して、クロック・パルス毎に出力する出力端子
    （Ｑ）と、 前記複数のメモリ・ロケーションの情報を前記出力端子
    （Ｑ）用に選択する制御入力端子（Ｓ）と、 クロック・パルスを受信するクロック入力端子（Ｃ）
    と、 を有する記憶素子（11）を、Ｍ行×Ｍ列（Ｍは２以上の
    整数）のマトリックス状に配列した直列・並列変換装置
    において、 左側の記憶素子の出力端子（Ｑ）と右側の記憶素子のＡ
    入力端子とが接続され、 一本の対角線（12）上の記憶素子のＢ入力端子は、それ
    自身のＡ入力端子に接続され、 前記対角線（12）を挟んで対象位置にある２個の記憶素
    子のＡ入力端子とＢ入力端子と、Ｂ入力端子とＡ入力端
    子とが接続され、 最左側に配置された記憶素子（11）のＡ入力端子が、直
    列／並列変換装置としての入力端子を形成し、 最右側に配置された記憶素子（11）の出力端子（Ｑ）
    が、直列／並列変換装置としての出力端子を形成する ことを特徴とする直列／並列変換装置。
  3. 【請求項３】請求項１または２の装置において、Ｎ個の
    直列Ｍビットワードを並列Ｍビットワード出力（Ｎ＜Ｍ
    とする）に変換するために、入力端子の接続されない入
    力側の（Ｍ−Ｎ）行×（Ｍ−Ｎ）列のマトリックスに相
    当する分の記憶素子（11）を除去した（図６） ことを特徴とする直列／並列変換装置。
  4. 【請求項４】請求項１または２の装置において、Ｍビッ
    トワードの並列入力をＮ個の直列Ｍビットワード出力
    （Ｎ＜Ｍとする）に変換するために、出力端子の接続さ
    れない出力側の（Ｍ−Ｎ）行×（Ｍ−Ｎ）列のマトリッ
    クスに相当する分の記憶素子（11）を除去した ことを特徴とする直列／並列変換装置。
  5. 【請求項５】請求項１または２の装置をａ個列状に並列
    に独立配置して（ａは２以上の整数）、Ｍ個のＮ（Ｎ≦
    Ｍ×ａ）ビットワードの並列入力をＭ個のＮビットワー
    ドの直列出力に変換する並列／直列変換装置において、 前記の並列配置した請求項１または２の装置の（Ｍ×
    ａ）個のＡ入力端子の内Ｎ個を並列／直列変換装置の入
    力とし、 前記の並列配置した請求項１または２の装置の（Ｍ×
    ａ）個の出力端子（Ｑ）を並列接続して並列／直列変換
    装置のＭ個の出力端子を形成し、 前記直列出力のビット速度は、並列入力ビット速度のａ
    倍で、 前記請求項１または２の装置のクロック・パルスは、前
    記出力のビット速度と同期しており、 前記クロック・パルスにより、前記Ｍ個の出力端子から
    直列に出力することを特徴とする並列／直列変換装置。
  6. 【請求項６】請求項１または２の装置をａ個列状に並列
    に独立配置して（ａは２以上の整数）、Ｍ個のＮビット
    ワード直列入力をＮ（Ｎ≦Ｍ×ａ）ビットワードの並列
    出力に変換する直列／並列変換装置において、 直列／並列変換装置のＭ個の入力端子に、前記の並列配
    置した請求項１または２の装置の各Ｍ個のＡ入力端子
    を、並列接続線で並列接続し、 前記の並列配置した請求項１または２の装置の（Ｍ×
    ａ）個の出力端子（Ｑ）の内Ｎ個を直列／並列変換装置
    のＮ個の出力端子とし、 前記ａ個の直列／並列変換装置の内、（ａ−１）個の変
    換装置の並列接続線にＭ個のラッチ・ブロック（22）を
    配置し、 前記ラッチ・ブロック（22）は、前記入力ビット速度と
    同期動作し、 前記入力のビット速度は、出力ビット速度のａ倍で、 前記請求項１または２の装置のクロック・パルスは、前
    記出力ビット速度と同期し、 前記クロック・パルスにより、前記Ｎ個の出力端子から
    並列に出力することを特徴とする直列／並列変換装置。
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