JP2001236306A - データ転送方法及び装置 - Google Patents
データ転送方法及び装置Info
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- JP2001236306A JP2001236306A JP2000043849A JP2000043849A JP2001236306A JP 2001236306 A JP2001236306 A JP 2001236306A JP 2000043849 A JP2000043849 A JP 2000043849A JP 2000043849 A JP2000043849 A JP 2000043849A JP 2001236306 A JP2001236306 A JP 2001236306A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
Abstract
(57)【要約】
【課題】 ３線式のデータインタフェースによりデータ
をシリアルに転送するデータ転送方法では、８ビットデ
ータを転送する場合、シリアルクロック８クロックとス
トローブ信号を出力する転送時間が必要である。 【解決手段】 転送すべきデータ列は、奇数番目データ
ａと偶数番目データｂとされ、転送クロックｃと共に３
本の信号線で転送される。奇数番目データａのデータの
最後には、一つのＬパルスが付加されている。また、転送
クロックｃの上記のＬパルスに対応する期間は、Ｈに固
定されている。受信側では、この転送クロックｃのＨの期
間中に奇数番目データａにＬパルスがあることを検出し
たときには、データ転送完了と判断するため、ストロー
ブ信号の転送を不要にでき、信号線数を３本のままで転
送速度を約２倍にすることができる。
をシリアルに転送するデータ転送方法では、８ビットデ
ータを転送する場合、シリアルクロック８クロックとス
トローブ信号を出力する転送時間が必要である。 【解決手段】 転送すべきデータ列は、奇数番目データ
ａと偶数番目データｂとされ、転送クロックｃと共に３
本の信号線で転送される。奇数番目データａのデータの
最後には、一つのＬパルスが付加されている。また、転送
クロックｃの上記のＬパルスに対応する期間は、Ｈに固
定されている。受信側では、この転送クロックｃのＨの期
間中に奇数番目データａにＬパルスがあることを検出し
たときには、データ転送完了と判断するため、ストロー
ブ信号の転送を不要にでき、信号線数を３本のままで転
送速度を約２倍にすることができる。
Description
【０００１】
【発明の属する技術分野】本発明はデータ転送方法及び
装置に係り、特に３線式のデータインタフェースにより
データ転送するデータ転送方法及び装置に関する。
装置に係り、特に３線式のデータインタフェースにより
データ転送するデータ転送方法及び装置に関する。
【０００２】
【従来の技術】軽量小型化が進む装置において、使用す
る大規模半導体集積回路（ＬＳＩ）の端子数の削減は実
装上有利となるため、常に求められている。そのような
条件下で、２つのＬＳＩ間でデータ転送を行う場合、シリ
アルデータインタフェースが使用されるが、転送速度は
システムクロック１クロックに付き１ビットのデータ転
送が最大となっている。
る大規模半導体集積回路（ＬＳＩ）の端子数の削減は実
装上有利となるため、常に求められている。そのような
条件下で、２つのＬＳＩ間でデータ転送を行う場合、シリ
アルデータインタフェースが使用されるが、転送速度は
システムクロック１クロックに付き１ビットのデータ転
送が最大となっている。
【０００３】
【発明が解決しようとする課題】従って、例えば送信用
ＬＳＩから受信用ＬＳＩへ、例えば図８（Ａ）に示すよ
うな８ビットのデータＤ０〜Ｄ７をシリアルデータイン
タフェースで転送する場合、データ線と、同図（Ｂ）に
示すシリアルクロックを伝送するシリアルクロック線
と、同図（Ｃ）に示すストローブ信号用のストローブ信
号線の計３本の信号線が必要となり、シリアルクロック
８クロック分と、ストローブ信号を出力する時間が必要
であり、転送速度が遅いという問題がある。
ＬＳＩから受信用ＬＳＩへ、例えば図８（Ａ）に示すよ
うな８ビットのデータＤ０〜Ｄ７をシリアルデータイン
タフェースで転送する場合、データ線と、同図（Ｂ）に
示すシリアルクロックを伝送するシリアルクロック線
と、同図（Ｃ）に示すストローブ信号用のストローブ信
号線の計３本の信号線が必要となり、シリアルクロック
８クロック分と、ストローブ信号を出力する時間が必要
であり、転送速度が遅いという問題がある。
【０００４】本発明は以上の点に鑑みなされたもので、
使用する信号線本数を増加させることなく、シリアル転
送するデータの転送速度を向上しうるデータ転送方法及
び装置を提供することを目的とする。
使用する信号線本数を増加させることなく、シリアル転
送するデータの転送速度を向上しうるデータ転送方法及
び装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は上記の目的を達
成するため、３線式のデータインタフェースによりデー
タをシリアルに転送するデータ転送方法において、転送
すべきデータ列を、奇数番目データと偶数番目データと
に交互に振り分け、奇数番目データは転送クロックの前
縁のタイミングで変化し、偶数番目のデータは転送クロ
ックの後縁のタイミングで変化する位相関係に設定する
と共に、奇数番目データ又は偶数番目データの最後に続
けてデータ列の転送完了を示すデータ部を設け、データ
部に対応した期間、転送クロックを所定論理値に固定
し、奇数番目データ、偶数番目データ及び転送クロック
を、それぞれ別々の信号線でシリアルに転送することを
特徴とする。
成するため、３線式のデータインタフェースによりデー
タをシリアルに転送するデータ転送方法において、転送
すべきデータ列を、奇数番目データと偶数番目データと
に交互に振り分け、奇数番目データは転送クロックの前
縁のタイミングで変化し、偶数番目のデータは転送クロ
ックの後縁のタイミングで変化する位相関係に設定する
と共に、奇数番目データ又は偶数番目データの最後に続
けてデータ列の転送完了を示すデータ部を設け、データ
部に対応した期間、転送クロックを所定論理値に固定
し、奇数番目データ、偶数番目データ及び転送クロック
を、それぞれ別々の信号線でシリアルに転送することを
特徴とする。
【０００６】この発明では、転送すべきデータ列を奇数
番目データと偶数番目データに分けて並列に転送できる
と共に、転送完了をストローブ信号の代わりに、上記の
データ部と転送クロックの所定論理値との組み合わせに
より実現できる。
番目データと偶数番目データに分けて並列に転送できる
と共に、転送完了をストローブ信号の代わりに、上記の
データ部と転送クロックの所定論理値との組み合わせに
より実現できる。
【０００７】また、本発明は上記の目的を達成するため、
別々の信号線でシリアルに転送された奇数番目データ、
偶数番目データ及び転送クロックをそれぞれ受信し、奇
数番目データを転送クロックの後縁で取り込み、偶数番
目データを転送クロックの前縁で取り込み、転送クロッ
クが所定論理値である期間中に、データ部を検出したと
きには、取り込んだ奇数番目データ及び偶数番目データ
をそれぞれ同時にラッチすることを特徴とする。
別々の信号線でシリアルに転送された奇数番目データ、
偶数番目データ及び転送クロックをそれぞれ受信し、奇
数番目データを転送クロックの後縁で取り込み、偶数番
目データを転送クロックの前縁で取り込み、転送クロッ
クが所定論理値である期間中に、データ部を検出したと
きには、取り込んだ奇数番目データ及び偶数番目データ
をそれぞれ同時にラッチすることを特徴とする。
【０００８】この発明では、転送クロックが所定論理値
である期間中に、データ部を検出したときには、データ受
信完了と判断して、取り込んだ奇数番目データ及び偶数
番目データから転送すべきデータ列を得ることができ
る。
である期間中に、データ部を検出したときには、データ受
信完了と判断して、取り込んだ奇数番目データ及び偶数
番目データから転送すべきデータ列を得ることができ
る。
【０００９】また、本発明は、データ列の転送完了を示
すデータ部を、奇数番目データの最後に付加するか、偶
数番目データの最後に付加するかにより、奇数番目デー
タ、偶数番目データ及び転送クロックを受信する受信装
置を選択させるようにしたため、上記のデータ部及び転
送クロックの論理の組み合わせによりデータ転送完了と
受信すべき受信装置の選択の両方ができる。
すデータ部を、奇数番目データの最後に付加するか、偶
数番目データの最後に付加するかにより、奇数番目デー
タ、偶数番目データ及び転送クロックを受信する受信装
置を選択させるようにしたため、上記のデータ部及び転
送クロックの論理の組み合わせによりデータ転送完了と
受信すべき受信装置の選択の両方ができる。
【００１０】また、上記の目的を達成するため、本発明の
データ転送装置は、送信装置が、転送すべきデータ列の
奇数番目のデータと、転送すべきデータ列の偶数番目の
データと、転送クロックを並列に３本の信号線を介して
受信装置へ転送するデータ転送装置であって、送信装置
は、奇数番目のデータと偶数番目のデータを発生するデ
ータ発生手段と、転送クロックを生成する転送クロック
生成手段と、データ発生手段より発生された奇数番目デ
ータは転送クロック生成手段で生成された転送クロック
の前縁のタイミングで変化し、偶数番目のデータは転送
クロックの後縁のタイミングで変化する位相関係に設定
してから奇数番目データ又は偶数番目データを受信装置
へ転送する設定手段と、設定手段から出力された奇数番
目データ及び偶数番目データのうち、受信装置へ転送さ
れていない一方のデータの最後に続けてデータ列の転送
完了を示すデータ部を合成して受信装置へ転送する第１
の合成手段と、転送クロック生成手段で生成された転送
クロックに、データ部に対応した期間、所定論理値を合
成して受信装置へ転送する第２の合成手段とを有する構
成としたものである。
データ転送装置は、送信装置が、転送すべきデータ列の
奇数番目のデータと、転送すべきデータ列の偶数番目の
データと、転送クロックを並列に３本の信号線を介して
受信装置へ転送するデータ転送装置であって、送信装置
は、奇数番目のデータと偶数番目のデータを発生するデ
ータ発生手段と、転送クロックを生成する転送クロック
生成手段と、データ発生手段より発生された奇数番目デ
ータは転送クロック生成手段で生成された転送クロック
の前縁のタイミングで変化し、偶数番目のデータは転送
クロックの後縁のタイミングで変化する位相関係に設定
してから奇数番目データ又は偶数番目データを受信装置
へ転送する設定手段と、設定手段から出力された奇数番
目データ及び偶数番目データのうち、受信装置へ転送さ
れていない一方のデータの最後に続けてデータ列の転送
完了を示すデータ部を合成して受信装置へ転送する第１
の合成手段と、転送クロック生成手段で生成された転送
クロックに、データ部に対応した期間、所定論理値を合
成して受信装置へ転送する第２の合成手段とを有する構
成としたものである。
【００１１】また、受信装置は、受信した奇数番目デー
タを受信した転送クロックの後縁で取り込む第１の取り
込み手段と、受信した偶数番目データを受信した転送ク
ロックの前縁で取り込む第２の取り込み手段と、受信し
た転送クロックが所定論理値である期間中に、受信した
奇数番目データ又は偶数番目データの最後に付加されて
いるデータ部を検出したときにラッチパルスを発生する
ラッチパルス生成回路と、第１及び第２の取り込み手段
から入力された奇数番目データ及び偶数番目データを、
ラッチパルスによりラッチして出力するラッチ回路とを
有する構成としたものである。
タを受信した転送クロックの後縁で取り込む第１の取り
込み手段と、受信した偶数番目データを受信した転送ク
ロックの前縁で取り込む第２の取り込み手段と、受信し
た転送クロックが所定論理値である期間中に、受信した
奇数番目データ又は偶数番目データの最後に付加されて
いるデータ部を検出したときにラッチパルスを発生する
ラッチパルス生成回路と、第１及び第２の取り込み手段
から入力された奇数番目データ及び偶数番目データを、
ラッチパルスによりラッチして出力するラッチ回路とを
有する構成としたものである。
【００１２】この発明では、転送すべきデータ列を奇数
番目データと偶数番目データに分けて並列に転送できる
と共に、受信装置においてデータ部を検出したときにラ
ッチパルスを発生し、取り込んだ奇数番目データ及び偶
数番目データをラッチするようにしたため、転送完了を
上記のデータ部と転送クロックの所定論理値との組み合
わせにより実現できる。
番目データと偶数番目データに分けて並列に転送できる
と共に、受信装置においてデータ部を検出したときにラ
ッチパルスを発生し、取り込んだ奇数番目データ及び偶
数番目データをラッチするようにしたため、転送完了を
上記のデータ部と転送クロックの所定論理値との組み合
わせにより実現できる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になるデータ転送
装置の一実施の形態のブロック図で、データ転送装置
は、送信装置１００と受信装置２００とからなる。送信
装置１００と受信装置２００との間の信号線数は、従来
のシリアルデータ転送方式の信号線数と同じ３本である
が、従来と異なり、図２（Ａ）に示す奇数番目データａ
と、図２（Ｂ）に示す偶数番目データｂと、図２（Ｃ）
に示す転送クロックｃをそれぞれ並列に送受信する。
て図面と共に説明する。図１は本発明になるデータ転送
装置の一実施の形態のブロック図で、データ転送装置
は、送信装置１００と受信装置２００とからなる。送信
装置１００と受信装置２００との間の信号線数は、従来
のシリアルデータ転送方式の信号線数と同じ３本である
が、従来と異なり、図２（Ａ）に示す奇数番目データａ
と、図２（Ｂ）に示す偶数番目データｂと、図２（Ｃ）
に示す転送クロックｃをそれぞれ並列に送受信する。
【００１４】送信装置１００から送信される（転送され
る）奇数番目データａは、転送クロックｃの立ち下がり
のタイミングで変化し、受信装置２００にて転送クロッ
クｃの立ち上がりのタイミングで取り込まれる。また、
送信装置１００から送信される（転送される）偶数番目
のデータｂは、転送クロックｃの立ち上がりのタイミン
グで変化し、受信装置２００にて転送クロックｃの立下
りのタイミングで取り込まれる。
る）奇数番目データａは、転送クロックｃの立ち下がり
のタイミングで変化し、受信装置２００にて転送クロッ
クｃの立ち上がりのタイミングで取り込まれる。また、
送信装置１００から送信される（転送される）偶数番目
のデータｂは、転送クロックｃの立ち上がりのタイミン
グで変化し、受信装置２００にて転送クロックｃの立下
りのタイミングで取り込まれる。
【００１５】送信装置１００は、シリアル転送するデー
タの最終ビットＤ０を送出した後、転送クロックｃを図
２（Ｃ）に示すようにＨレベルに固定し、奇数番目デー
タａに同図（Ａ）に示すようにＬパルスを発生して送出
する。受信装置２００は、奇数番目データａの立ち下が
りと立ち上がりの両エッジを検出する間、転送クロック
ｃがＨレベルのままであった場合、データ取り込み完了
タイミングであると判断して、取り込んだデータａ及び
ｂをラッチする。
タの最終ビットＤ０を送出した後、転送クロックｃを図
２（Ｃ）に示すようにＨレベルに固定し、奇数番目デー
タａに同図（Ａ）に示すようにＬパルスを発生して送出
する。受信装置２００は、奇数番目データａの立ち下が
りと立ち上がりの両エッジを検出する間、転送クロック
ｃがＨレベルのままであった場合、データ取り込み完了
タイミングであると判断して、取り込んだデータａ及び
ｂをラッチする。
【００１６】これにより、この実施の形態のデータ転送
方法によれば、図２から分かるように、８ビットのデー
タを転送する場合に、転送クロックｃの６クロック分で
転送でき、図８に示した８ビットのデータを転送するの
にシリアルクロック８クロックとストローブ信号を出力
する時間が必要であった従来のデータ転送方法に比べ
て、信号線数が従来と同じ３本でありながら、データ転
送速度を従来の約２倍にすることが可能になる。
方法によれば、図２から分かるように、８ビットのデー
タを転送する場合に、転送クロックｃの６クロック分で
転送でき、図８に示した８ビットのデータを転送するの
にシリアルクロック８クロックとストローブ信号を出力
する時間が必要であった従来のデータ転送方法に比べ
て、信号線数が従来と同じ３本でありながら、データ転
送速度を従来の約２倍にすることが可能になる。
【００１７】次に、送信装置１００及び受信装置２００
の構成について更に詳細に説明する。図３は送信装置１
００の一実施の形態の回路系統図を示す。同図に示すよ
うに、送信装置１００は、システムクロック入力端子１
０１と、ロード信号入力端子１０２と、送信（転送）す
るデータＤ０〜Ｄ７を格納しているシフトレジスタ等の
記憶装置１０３と、ＭＳＢ側からデータを送出する場合
の奇数番目のデータをロードしシフトする第１のシフト
レジスタ１０４と、偶数番目のデータをロードしシフト
する第２のシフトレジスタ１０５と、内部クロック生成
回路１０６と、ロード信号ｍを生成するフリップフロッ
プ１０７と、転送クロックｃを生成するためのクロック
数カウンタ１０８と、データ出力完了信号を生成するた
めの出力回路１０９と、２入力ＡＮＤ回路１１０と、奇
数番目のデータａを端子１１３へ出力する２入力ＯＲ回
路１１１と、転送クロックｃを端子１１５へ出力する２
入力ＯＲ回路１１２とより構成されている。
の構成について更に詳細に説明する。図３は送信装置１
００の一実施の形態の回路系統図を示す。同図に示すよ
うに、送信装置１００は、システムクロック入力端子１
０１と、ロード信号入力端子１０２と、送信（転送）す
るデータＤ０〜Ｄ７を格納しているシフトレジスタ等の
記憶装置１０３と、ＭＳＢ側からデータを送出する場合
の奇数番目のデータをロードしシフトする第１のシフト
レジスタ１０４と、偶数番目のデータをロードしシフト
する第２のシフトレジスタ１０５と、内部クロック生成
回路１０６と、ロード信号ｍを生成するフリップフロッ
プ１０７と、転送クロックｃを生成するためのクロック
数カウンタ１０８と、データ出力完了信号を生成するた
めの出力回路１０９と、２入力ＡＮＤ回路１１０と、奇
数番目のデータａを端子１１３へ出力する２入力ＯＲ回
路１１１と、転送クロックｃを端子１１５へ出力する２
入力ＯＲ回路１１２とより構成されている。
【００１８】図４は受信装置２００の一実施の形態の回
路系統図を示す。同図に示すように、受信装置２００
は、奇数番目のデータａが入力される入力端子２０１
と、偶数番目のデータｂが入力される入力端子２０２
と、転送クロックｃが入力される入力端子２０３と、奇
数番目のデータａを格納する第１のシフトレジスタ２０
４と、偶数番目のデータｂを格納する第２のシフトレジ
スタ２０５と、ラッチパルスを生成するラッチパルス生
成回路２０６と、格納されたシリアルデータをラッチし
て端子２０８へ出力するラッチ回路２０７とより構成さ
れている。
路系統図を示す。同図に示すように、受信装置２００
は、奇数番目のデータａが入力される入力端子２０１
と、偶数番目のデータｂが入力される入力端子２０２
と、転送クロックｃが入力される入力端子２０３と、奇
数番目のデータａを格納する第１のシフトレジスタ２０
４と、偶数番目のデータｂを格納する第２のシフトレジ
スタ２０５と、ラッチパルスを生成するラッチパルス生
成回路２０６と、格納されたシリアルデータをラッチし
て端子２０８へ出力するラッチ回路２０７とより構成さ
れている。
【００１９】次に、送信装置１００の動作について、図
３の回路系統図と、図５のタイミングチャートを併せ参
照して詳細に説明する。入力端子１０２を介して入力さ
れる図５（Ｂ）に示すロード信号ｅにより、記憶装置１
０３に格納されている、奇数番目に出力するデータＤ７、
Ｄ５、Ｄ３及びＤ１がシフトレジスタ１０４にロードさ
れる。また、これと同時に、入力端子１０１を介して入
力される図５（Ａ）に示すシステムクロックｄの一パル
ス分、ロード信号ｅをフリップフロップ１０７で遅延し
た、図５（Ｊ）に示すロード信号ｍにより、偶数番目に
出力するデータＤ６、Ｄ４、Ｄ２及びＤ０がシフトレジ
スタ１０５にロードされる。
３の回路系統図と、図５のタイミングチャートを併せ参
照して詳細に説明する。入力端子１０２を介して入力さ
れる図５（Ｂ）に示すロード信号ｅにより、記憶装置１
０３に格納されている、奇数番目に出力するデータＤ７、
Ｄ５、Ｄ３及びＤ１がシフトレジスタ１０４にロードさ
れる。また、これと同時に、入力端子１０１を介して入
力される図５（Ａ）に示すシステムクロックｄの一パル
ス分、ロード信号ｅをフリップフロップ１０７で遅延し
た、図５（Ｊ）に示すロード信号ｍにより、偶数番目に
出力するデータＤ６、Ｄ４、Ｄ２及びＤ０がシフトレジ
スタ１０５にロードされる。
【００２０】続いて、上記のロード信号ｅと、入力端子１
０１を介して図５（Ａ）に示すシステムクロックｄとが
入力される内部クロック生成回路１０６から、図５
（Ｃ）に示すシフトクロックｆが取り出されてシフトレ
ジスタ１０４及び１０５にそれぞれ供給される。これに
より、５段縦続接続されたフリップフロップからなるシ
フトレジスタ１０４は、シフトクロックｆの立ち下がり
のタイミングで５回シフト動作し、図５（Ｄ）に示す如
く、先にロードした奇数番目に出力する４ビットのデー
タＤ７、Ｄ５、Ｄ３及びＤ１をシリアルに出力する。
０１を介して図５（Ａ）に示すシステムクロックｄとが
入力される内部クロック生成回路１０６から、図５
（Ｃ）に示すシフトクロックｆが取り出されてシフトレ
ジスタ１０４及び１０５にそれぞれ供給される。これに
より、５段縦続接続されたフリップフロップからなるシ
フトレジスタ１０４は、シフトクロックｆの立ち下がり
のタイミングで５回シフト動作し、図５（Ｄ）に示す如
く、先にロードした奇数番目に出力する４ビットのデー
タＤ７、Ｄ５、Ｄ３及びＤ１をシリアルに出力する。
【００２１】一方、４段縦続接続されたフリップフロッ
プからなるシフトレジスタ１０５は、シフトクロックｆ
の立ち上がりのタイミングで５回シフト動作し、図５
（Ｋ）に示す如く、先にロードした偶数番目に出力する
４ビットのデータＤ６、Ｄ４、Ｄ２及びＤ０をシリアル
に出力する。図５（Ｋ）に示す、シフトレジスタ１０５
のシリアル出力データは、前記の偶数番目の出力データ
ｂ（図２（Ｂ）に示したデータｂと同じ）として端子１
１４を介して受信装置２００へ転送される。
プからなるシフトレジスタ１０５は、シフトクロックｆ
の立ち上がりのタイミングで５回シフト動作し、図５
（Ｋ）に示す如く、先にロードした偶数番目に出力する
４ビットのデータＤ６、Ｄ４、Ｄ２及びＤ０をシリアル
に出力する。図５（Ｋ）に示す、シフトレジスタ１０５
のシリアル出力データは、前記の偶数番目の出力データ
ｂ（図２（Ｂ）に示したデータｂと同じ）として端子１
１４を介して受信装置２００へ転送される。
【００２２】また、内部クロック生成回路１０６は、シ
ステムクロックｄ及びロード信号ｅに基づき、ロード信
号ｅがＬレベルに遷移した直後から６個のシステムクロ
ックを、図５（Ｅ）に示すようにクロックｈとして出力
し、これをクロック数カウンタ１０８、出力回路１０９及
びＯＲ回路１１２にそれぞれ出力する。クロック数カウ
ンタ１０８は、このクロックｈをカウントして、図５
（Ｆ）に示すカウント値ｉを出力回路１０９に供給す
る。
ステムクロックｄ及びロード信号ｅに基づき、ロード信
号ｅがＬレベルに遷移した直後から６個のシステムクロ
ックを、図５（Ｅ）に示すようにクロックｈとして出力
し、これをクロック数カウンタ１０８、出力回路１０９及
びＯＲ回路１１２にそれぞれ出力する。クロック数カウ
ンタ１０８は、このクロックｈをカウントして、図５
（Ｆ）に示すカウント値ｉを出力回路１０９に供給す
る。
【００２３】出力回路１０９は、入力カウント値ｉが
「５」になった時点で立ち上がり、カウント値ｉが
「６」になり、かつ、クロックｈが立ち下がった時点で立
ち下がる、図５（Ｇ）に示すデータ出力完了信号ｊをデ
コード出力する。ＡＮＤ回路１１０は、このデータ出力
完了信号ｊがＨレベルの期間、入力端子１０１からのシ
ステムクロック１０１を通過させ、図５（Ｈ）に示すゲ
ーテッドクロックｋをＯＲ回路１１１へ出力する。
「５」になった時点で立ち上がり、カウント値ｉが
「６」になり、かつ、クロックｈが立ち下がった時点で立
ち下がる、図５（Ｇ）に示すデータ出力完了信号ｊをデ
コード出力する。ＡＮＤ回路１１０は、このデータ出力
完了信号ｊがＨレベルの期間、入力端子１０１からのシ
ステムクロック１０１を通過させ、図５（Ｈ）に示すゲ
ーテッドクロックｋをＯＲ回路１１１へ出力する。
【００２４】ＯＲ回路１１１は、このゲーテッドクロッ
クｋとシフトレジスタ１０４から出力データｇとの論理
和演算を行い、図５（Ｉ）に示す奇数番目のデータａ
（図２（Ａ）に示したデータａと同じ）を生成し、端子
１１３を介して受信装置２００へ転送する。また、ＯＲ
回路１１２は、上記のゲーテッドクロックｋとクロック
ｈとの論理和演算を行い、図５（Ｌ）に示す転送クロッ
クｃ（図２（Ｃ）に示した転送クロックｃと同じ）を生
成して、端子１１５を介して受信装置２００へ転送する。
クｋとシフトレジスタ１０４から出力データｇとの論理
和演算を行い、図５（Ｉ）に示す奇数番目のデータａ
（図２（Ａ）に示したデータａと同じ）を生成し、端子
１１３を介して受信装置２００へ転送する。また、ＯＲ
回路１１２は、上記のゲーテッドクロックｋとクロック
ｈとの論理和演算を行い、図５（Ｌ）に示す転送クロッ
クｃ（図２（Ｃ）に示した転送クロックｃと同じ）を生
成して、端子１１５を介して受信装置２００へ転送する。
【００２５】次に、受信装置２００の動作について図４
と共に説明する。図２（Ａ）に示した奇数番目のデータ
ａは、図４の端子２０１を介してシフトレジスタ２０４
にシリアルに入力され、ここで端子２０３を介して入力
される図２（Ｃ）に示した転送クロックｃの立ち上がり
のタイミングで順次取り込まれる。また、図２（Ｂ）に示
した偶数番目のデータｂは、図４の端子２０２を介して
シフトレジスタ２０５２シリアルに入力され、ここで上
記の転送クロックｃの立ち下がりのタイミングで順次取
り込まれる。
と共に説明する。図２（Ａ）に示した奇数番目のデータ
ａは、図４の端子２０１を介してシフトレジスタ２０４
にシリアルに入力され、ここで端子２０３を介して入力
される図２（Ｃ）に示した転送クロックｃの立ち上がり
のタイミングで順次取り込まれる。また、図２（Ｂ）に示
した偶数番目のデータｂは、図４の端子２０２を介して
シフトレジスタ２０５２シリアルに入力され、ここで上
記の転送クロックｃの立ち下がりのタイミングで順次取
り込まれる。
【００２６】一方、ラッチパルス生成回路２０６は、３
段縦続接続されたフリップフロップ２１０、２１１及び
２１２がそれぞれ転送クロックｃの立ち下がりのタイミ
ングでリセットされ、転送クロックｃがＨレベルの期間
では、フリップフロップ２１０はクロック端子に入力さ
れる奇数番目のデータａの立ち下がりのタイミングで、
またフリップフロップ２１２及び２１３はそれぞれ奇数
番目のデータａの立ち上がりのタイミングでそれぞれデ
ータ入力端子のデータを取り込む。
段縦続接続されたフリップフロップ２１０、２１１及び
２１２がそれぞれ転送クロックｃの立ち下がりのタイミ
ングでリセットされ、転送クロックｃがＨレベルの期間
では、フリップフロップ２１０はクロック端子に入力さ
れる奇数番目のデータａの立ち下がりのタイミングで、
またフリップフロップ２１２及び２１３はそれぞれ奇数
番目のデータａの立ち上がりのタイミングでそれぞれデ
ータ入力端子のデータを取り込む。
【００２７】従って、奇数番目のデータａの最後のビッ
トＤ１が転送完了する直前にフリップフロップ２１０〜
２１２が転送クロックｃによりそれぞれリセットされ、
その後転送クロックｃがＨレベルに保持されて、フリッ
プフロップ２１２からＨレベルの信号がＡＮＤ回路２１
３の一方の入力端子に入力されている状態において、奇
数番目のデータａの立ち下がりのタイミングでフリップ
フロップ２１０にＨレベルが取り込まれ、続く奇数番目
のデータａの立ち上がりのタイミングでフリップフロッ
プ２１１にフリップフロップ２１０から出力されたＨレ
ベルが取り込まれて、ＡＮＤ回路２１３の他方の入力端
子に入力される。
トＤ１が転送完了する直前にフリップフロップ２１０〜
２１２が転送クロックｃによりそれぞれリセットされ、
その後転送クロックｃがＨレベルに保持されて、フリッ
プフロップ２１２からＨレベルの信号がＡＮＤ回路２１
３の一方の入力端子に入力されている状態において、奇
数番目のデータａの立ち下がりのタイミングでフリップ
フロップ２１０にＨレベルが取り込まれ、続く奇数番目
のデータａの立ち上がりのタイミングでフリップフロッ
プ２１１にフリップフロップ２１０から出力されたＨレ
ベルが取り込まれて、ＡＮＤ回路２１３の他方の入力端
子に入力される。
【００２８】このため、転送クロックｃがＨレベルの期
間中に、奇数番目のデータａが立ち下がり及び立ち上が
りの順で続けて変化すると、つまり、奇数番目のデータ
ａの最後のビットＤ１の転送が完了すると、ＡＮＤ回路
２１３からＨレベルとなり、その後に奇数番目のデータ
ａが再び立ち下がることによりＬレベルとなる正極性の
パルスが取り出され、これがラッチパルスとしてラッチ
回路２０７へ出力される。
間中に、奇数番目のデータａが立ち下がり及び立ち上が
りの順で続けて変化すると、つまり、奇数番目のデータ
ａの最後のビットＤ１の転送が完了すると、ＡＮＤ回路
２１３からＨレベルとなり、その後に奇数番目のデータ
ａが再び立ち下がることによりＬレベルとなる正極性の
パルスが取り出され、これがラッチパルスとしてラッチ
回路２０７へ出力される。
【００２９】ラッチ回路２０７は、シフトレジスタ２０
４の各段からの出力データＤ０、Ｄ２、Ｄ４及びＤ６
と、シフトレジスタ２０５の各段からの出力データＤ
１、Ｄ３、Ｄ５及びＤ７とを入力として並列に受け、上
記のラッチパルスが入力された時点でこれらの入力デー
タＤ０〜Ｄ７をラッチし、端子２０８へ受信データとし
て並列に出力する。
４の各段からの出力データＤ０、Ｄ２、Ｄ４及びＤ６
と、シフトレジスタ２０５の各段からの出力データＤ
１、Ｄ３、Ｄ５及びＤ７とを入力として並列に受け、上
記のラッチパルスが入力された時点でこれらの入力デー
タＤ０〜Ｄ７をラッチし、端子２０８へ受信データとし
て並列に出力する。
【００３０】このように、本実施の形態によれば、転送
完了をストローブ信号の代わりにデータａと転送クロッ
クｃの論理の組み合わせにより識別させると共に、デー
タ信号線を２本に増加するようにしたため、図２から分
かるように、図８の従来のデータ転送方法に比べて、信
号線数が従来と同じ３本でありながら、データ転送速度
を従来の約２倍にすることができる。
完了をストローブ信号の代わりにデータａと転送クロッ
クｃの論理の組み合わせにより識別させると共に、デー
タ信号線を２本に増加するようにしたため、図２から分
かるように、図８の従来のデータ転送方法に比べて、信
号線数が従来と同じ３本でありながら、データ転送速度
を従来の約２倍にすることができる。
【００３１】次に、本発明の他の実施の形態について説
明する。図６は本発明になるデータ転送装置の他の実施
の形態のブロック図で、データ転送装置は、送信装置１
００と受信装置Ａ及びＢとからなる。送信装置１００と
受信装置Ａ及びＢとの間の信号線数は、従来のシリアル
データ転送方式の信号線数と同じ３本であり、送信装置
１００からの３本の信号線が受信装置Ａ及びＢのそれぞ
れに共通に接続されている。このため、送信装置１００
から送信された奇数番目データと偶数番目データと転送
クロックｃはそれぞれ受信装置Ａ及びＢに同時に受信さ
れる。
明する。図６は本発明になるデータ転送装置の他の実施
の形態のブロック図で、データ転送装置は、送信装置１
００と受信装置Ａ及びＢとからなる。送信装置１００と
受信装置Ａ及びＢとの間の信号線数は、従来のシリアル
データ転送方式の信号線数と同じ３本であり、送信装置
１００からの３本の信号線が受信装置Ａ及びＢのそれぞ
れに共通に接続されている。このため、送信装置１００
から送信された奇数番目データと偶数番目データと転送
クロックｃはそれぞれ受信装置Ａ及びＢに同時に受信さ
れる。
【００３２】しかし、シリアルデータ送出完了時に図２
及び図５に示したように、転送クロックがＨの期間に、
Ｌパルスが発生されているのが奇数番目データａである
ときには、その奇数番目データａと偶数番目データｂと
は受信装置Ａ宛のデータ列であると判断して受信装置Ａ
のみが取り込み動作をする。一方、図７（Ａ）に示す奇数
番目のデータａ′と図７（Ｂ）に示す偶数番目のデータ
ｂ′のうち、偶数番目のデータｂ′送出完了時に図７
（Ｃ）に示す転送クロックｃがＨの期間に、図７（Ｂ）
に示すようにＬパルスが発生されているのが偶数番目デ
ータｂ′である場合は、受信装置Ｂ宛のデータ列である
と判断して受信装置Ｂのみが取り込み動作を行う。
及び図５に示したように、転送クロックがＨの期間に、
Ｌパルスが発生されているのが奇数番目データａである
ときには、その奇数番目データａと偶数番目データｂと
は受信装置Ａ宛のデータ列であると判断して受信装置Ａ
のみが取り込み動作をする。一方、図７（Ａ）に示す奇数
番目のデータａ′と図７（Ｂ）に示す偶数番目のデータ
ｂ′のうち、偶数番目のデータｂ′送出完了時に図７
（Ｃ）に示す転送クロックｃがＨの期間に、図７（Ｂ）
に示すようにＬパルスが発生されているのが偶数番目デ
ータｂ′である場合は、受信装置Ｂ宛のデータ列である
と判断して受信装置Ｂのみが取り込み動作を行う。
【００３３】受信装置Ａは、ラッチパルス生成回路２０
６の動作クロックに図４と同様に奇数番目データを用
い、受信装置Ｂはラッチパルス生成回路２０６の動作ク
ロックに図７（Ｂ）に示した偶数番目データを用いるこ
とにより、同一信号線上の受信データを２つの受信装置
Ａ及びＢで振り分けて受信することが可能となる。
６の動作クロックに図４と同様に奇数番目データを用
い、受信装置Ｂはラッチパルス生成回路２０６の動作ク
ロックに図７（Ｂ）に示した偶数番目データを用いるこ
とにより、同一信号線上の受信データを２つの受信装置
Ａ及びＢで振り分けて受信することが可能となる。
【００３４】なお、本発明は以上の実施の形態に限定さ
れるものではなく、例えば、データ列の転送終了を、転
送クロックｃのＨの期間中に、奇数番目データの最後に
続けて１つのＬパルスを付加するようにして識別させる
ようにしたが、偶数番目データの最後に続けて１つのＬ
パルスを付加するようにしてもよく、またＬパルスでな
く、１つのＨパルスでもよい（すなわち、付加するパル
スは単極性であればよい）。
れるものではなく、例えば、データ列の転送終了を、転
送クロックｃのＨの期間中に、奇数番目データの最後に
続けて１つのＬパルスを付加するようにして識別させる
ようにしたが、偶数番目データの最後に続けて１つのＬ
パルスを付加するようにしてもよく、またＬパルスでな
く、１つのＨパルスでもよい（すなわち、付加するパル
スは単極性であればよい）。
【００３５】また、転送クロックｃの立ち下がりのタイ
ミングで偶数番目データが変化し、転送クロックｃの立
ち上がりのタイミングで奇数番目データが変化するよう
な位相関係で転送するようにしてもよい。ただし、この
場合は、受信側では転送クロックｃの立ち上がりのタイ
ミングで偶数番目データを取り込み、転送クロックｃの
立ち下がりのタイミングで奇数番目データを取り込むこ
とは勿論である。
ミングで偶数番目データが変化し、転送クロックｃの立
ち上がりのタイミングで奇数番目データが変化するよう
な位相関係で転送するようにしてもよい。ただし、この
場合は、受信側では転送クロックｃの立ち上がりのタイ
ミングで偶数番目データを取り込み、転送クロックｃの
立ち下がりのタイミングで奇数番目データを取り込むこ
とは勿論である。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
転送すべきデータ列を奇数番目データと偶数番目データ
に分けて並列に転送すると共に、転送完了をストローブ
信号の代わりに、上記のデータ部と転送クロックの所定
論理値との組み合わせにより実現しているため、インタ
フェースの信号線数を従来と同じ３本としたままで、デ
ータ転送速度を従来の約２倍にすることができる。
転送すべきデータ列を奇数番目データと偶数番目データ
に分けて並列に転送すると共に、転送完了をストローブ
信号の代わりに、上記のデータ部と転送クロックの所定
論理値との組み合わせにより実現しているため、インタ
フェースの信号線数を従来と同じ３本としたままで、デ
ータ転送速度を従来の約２倍にすることができる。
【００３７】また、本発明によれば、データ列の転送完了
を示すデータ部を、奇数番目データの最後に付加する
か、偶数番目データの最後に付加するかにより、奇数番目
データ、偶数番目データ及び転送クロックを受信する受
信装置を選択させることにより、上記のデータ部及び転
送クロックの論理の組み合わせによりデータ転送完了と
受信すべき受信装置の選択の両方ができるため、２つの
受信装置の一方を指定してデータ列を転送することが、
信号線数を増やすことなくできる。
を示すデータ部を、奇数番目データの最後に付加する
か、偶数番目データの最後に付加するかにより、奇数番目
データ、偶数番目データ及び転送クロックを受信する受
信装置を選択させることにより、上記のデータ部及び転
送クロックの論理の組み合わせによりデータ転送完了と
受信すべき受信装置の選択の両方ができるため、２つの
受信装置の一方を指定してデータ列を転送することが、
信号線数を増やすことなくできる。
【図１】本発明装置の一実施の形態のブロック図であ
る。
る。
【図２】図１で転送される信号のタイミングチャートで
ある。
ある。
【図３】図１中の送信装置の一実施の形態の回路系統図
である。
である。
【図４】図１中の受信装置の一実施の形態の回路系統図
である。
である。
【図５】図３の動作説明用タイミングチャートである。
【図６】本発明装置の他の実施の形態のブロック図であ
る。
る。
【図７】本発明装置の他の実施の形態で転送される信号
のタイミングチャートである。
のタイミングチャートである。
【図８】従来装置で転送される信号のタイミングチャー
トである。
トである。
１００ 送信装置 １０１ システムクロック入力端子 １０２ ロード信号入力端子 １０３ 転送データ記憶装置 １０４、１０５、２０４、２０５ シフトレジスタ １０６ 内部クロック生成回路 １０８ クロック数カウンタ １０９ 出力回路 １１３ 奇数番目データ出力端子 １１４ 偶数番目データ出力端子 １１５ 転送クロック出力端子 ２０１ 奇数番目データ入力端子 ２０２ 偶数番目データ入力端子 ２０３ 転送クロック入力端子 ２０６ ラッチパルス生成回路 ２０７ ラッチ回路 ａ 奇数番目データ ｂ 偶数番目データ ｃ 転送クロック
Claims (6)
- 【請求項１】 ３線式のデータインタフェースによりデ
ータをシリアルに転送するデータ転送方法において、 転送すべきデータ列を、奇数番目データと偶数番目デー
タとに交互に振り分け、前記奇数番目データは転送クロ
ックの前縁のタイミングで変化し、前記偶数番目のデー
タは前記転送クロックの後縁のタイミングで変化する位
相関係に設定すると共に、前記奇数番目データ又は偶数
番目データの最後に続けて前記データ列の転送完了を示
すデータ部を設け、前記データ部に対応した期間、前記
転送クロックを所定論理値に固定し、前記奇数番目デー
タ、前記偶数番目データ及び前記転送クロックを、それ
ぞれ別々の信号線でシリアルに転送することを特徴とす
るデータ転送方法。 - 【請求項２】 別々の信号線でシリアルに転送された前
記奇数番目データ、前記偶数番目データ及び前記転送ク
ロックをそれぞれ受信し、前記奇数番目データを前記転
送クロックの後縁で取り込み、前記偶数番目データを前
記転送クロックの前縁で取り込み、前記転送クロックが
前記所定論理値である期間中に、前記データ部を検出し
たときには、前記取り込んだ奇数番目データ及び偶数番
目データをそれぞれ同時にラッチすることを特徴とする
請求項１記載のデータ転送方法。 - 【請求項３】 前記データ列の転送完了を示すデータ部
は、単極性パルスであることを特徴とする請求項１又は
２記載のデータ転送方法。 - 【請求項４】 前記データ列の転送完了を示すデータ部
を、前記奇数番目データの最後に付加するか、前記偶数
番目データの最後に付加するかにより、前記奇数番目デ
ータ、偶数番目データ及び転送クロックを受信する受信
装置を選択させることを特徴とする請求項１又は２記載
のデータ転送方法。 - 【請求項５】 送信装置が、転送すべきデータ列の奇数
番目のデータと、前記転送すべきデータ列の偶数番目の
データと、転送クロックを並列に３本の信号線を介して
受信装置へ転送するデータ転送装置であって、前記送信
装置は、前記奇数番目のデータと前記偶数番目のデータ
を発生するデータ発生手段と、前記転送クロックを生成
する転送クロック生成手段と、前記データ発生手段より
発生された前記奇数番目データは前記転送クロック生成
手段で生成された前記転送クロックの前縁のタイミング
で変化し、前記偶数番目のデータは前記転送クロックの
後縁のタイミングで変化する位相関係に設定してから前
記奇数番目データ又は偶数番目データを前記受信装置へ
転送する設定手段と、前記設定手段から出力された前記
奇数番目データ及び偶数番目データのうち、前記受信装
置へ転送されていない一方のデータの最後に続けて前記
データ列の転送完了を示すデータ部を合成して前記受信
装置へ転送する第１の合成手段と、前記転送クロック生
成手段で生成された前記転送クロックに、前記データ部
に対応した期間、所定論理値を合成して前記受信装置へ
転送する第２の合成手段とを有し、前記受信装置は、受信
した前記奇数番目データを受信した前記転送クロックの
後縁で取り込む第１の取り込み手段と、受信した前記偶
数番目データを受信した前記転送クロックの前縁で取り
込む第２の取り込み手段と、受信した前記転送クロック
が前記所定論理値である期間中に、受信した前記奇数番
目データ又は前記偶数番目データの最後に付加されてい
る前記データ部を検出したときにラッチパルスを発生す
るラッチパルス生成回路と、前記第１及び第２の取り込
み手段から入力された前記奇数番目データ及び偶数番目
データを、前記ラッチパルスによりラッチして出力する
ラッチ回路とを有することを特徴とするデータ転送装
置。 - 【請求項６】 前記受信装置は、前記送信装置に対し
て、それぞれ前記３本の信号線に共通に接続された第１
及び第２の受信装置からなり、前記第１の受信装置宛に
前記奇数番目データ及び偶数番目データを送信するとき
は、前記送信装置の前記設定手段は前記偶数番目データ
を前記第１の受信装置へ転送し、前記第１の合成手段は
前記奇数番目データの最後に続けて前記データ列の転送
完了を示すデータ部を合成して前記第１の受信装置へ転
送し、前記第２の受信装置宛に前記奇数番目データ及び
偶数番目データを送信するときは、前記送信装置の前記
設定手段は前記奇数番目データを前記第２の受信装置へ
転送し、前記第１の合成手段は前記偶数番目データの最
後に続けて前記データ列の転送完了を示すデータ部を合
成して前記第２の受信装置へ転送し、 前記第１の受信装置の前記ラッチパルス発生手段は、受
信した前記奇数番目データの最後に付加されている前記
データ部を検出したときにラッチパルスを発生し、前記
第２の受信装置の前記ラッチパルス発生手段は、受信し
た前記偶数番目データの最後に付加されている前記デー
タ部を検出したときにラッチパルスを発生することを特
徴とする請求項５記載のデータ転送装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000043849A JP3461483B2 (ja) | 2000-02-22 | 2000-02-22 | データ転送方法及び装置 |
| CNB011040777A CN1188980C (zh) | 2000-02-22 | 2001-02-21 | 数据传送方法和系统 |
| US09/790,938 US6898722B2 (en) | 2000-02-22 | 2001-02-22 | Parallel data transfer method and system of DDR divided data with associated transfer clock signal over three signal lines |
| GB0104437A GB2365723B (en) | 2000-02-22 | 2001-02-22 | Data transfer method and system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000043849A JP3461483B2 (ja) | 2000-02-22 | 2000-02-22 | データ転送方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001236306A true JP2001236306A (ja) | 2001-08-31 |
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Family
ID=18566698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000043849A Expired - Fee Related JP3461483B2 (ja) | 2000-02-22 | 2000-02-22 | データ転送方法及び装置 |
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| Country | Link |
|---|---|
| US (1) | US6898722B2 (ja) |
| JP (1) | JP3461483B2 (ja) |
| CN (1) | CN1188980C (ja) |
| GB (1) | GB2365723B (ja) |
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| US7685456B1 (en) | 2003-07-30 | 2010-03-23 | Marvell Israel (Misl) Ltd. | DDR interface bus control |
| JP4364041B2 (ja) * | 2004-04-01 | 2009-11-11 | Ｏｋｉセミコンダクタ株式会社 | データ転送回路 |
| US7373539B2 (en) * | 2005-01-31 | 2008-05-13 | Freescale Semiconductor, Inc. | Parallel path alignment method and apparatus |
| DE102008062865B4 (de) * | 2008-05-30 | 2016-09-22 | Continental Teves Ag & Co. Ohg | Serial-Peripheral-Interface-Schnittstelle mit verminderter Verbindungsleitungsanzahl |
| CN101710849B (zh) * | 2009-11-04 | 2013-08-28 | 中国电力科学研究院 | 一种单信号线同步时钟传送方法 |
| US9092582B2 (en) * | 2010-07-09 | 2015-07-28 | Cypress Semiconductor Corporation | Low power, low pin count interface for an RFID transponder |
| CN102891808B (zh) * | 2012-10-31 | 2015-11-11 | 北京经纬恒润科技有限公司 | 一种报文调度方法和装置 |
| TWI490698B (zh) * | 2013-05-10 | 2015-07-01 | Integrated Circuit Solution Inc | 高速資料傳輸架構 |
| CN110688334B (zh) * | 2019-08-19 | 2021-06-25 | 青芯半导体科技(上海)有限公司 | 并行移位寄存器的数据传输方法 |
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|---|---|---|---|---|
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| US4621341A (en) | 1984-08-24 | 1986-11-04 | Advanced Micro Devices, Inc. | Method and apparatus for transferring data in parallel from a smaller to a larger register |
| US4782481A (en) * | 1987-02-24 | 1988-11-01 | Hewlett-Packard Company | Apparatus and method for transferring information |
| JPH01118951A (ja) | 1987-10-31 | 1989-05-11 | Nec Ic Microcomput Syst Ltd | シリアルインターフェイス回路 |
| JPH0624356B2 (ja) | 1989-12-21 | 1994-03-30 | 株式会社東芝 | データ転送方式 |
| JPH04144310A (ja) | 1990-10-04 | 1992-05-18 | Nec Corp | 大規模集積回路 |
| US5341405A (en) * | 1991-06-11 | 1994-08-23 | Digital Equipment Corporation | Data recovery apparatus and methods |
| JP3688407B2 (ja) * | 1996-10-15 | 2005-08-31 | 三菱化学産資株式会社 | 弾性管接続用工具 |
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