JPH11355379A - レジスタデータ転送システム及びレジスタデータ転送方法 - Google Patents
レジスタデータ転送システム及びレジスタデータ転送方法Info
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- JPH11355379A JPH11355379A JP10160852A JP16085298A JPH11355379A JP H11355379 A JPH11355379 A JP H11355379A JP 10160852 A JP10160852 A JP 10160852A JP 16085298 A JP16085298 A JP 16085298A JP H11355379 A JPH11355379 A JP H11355379A
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Abstract
(57)【要約】
【課題】装置内の構成部間でデータを転送するレジスタ
データ転送システムにおいて、１線式のレジスタデータ
転送システム、及び入力される信号からクロック信号及
びイネーブル信号を生成するレジスタデータ受信回路を
提供することにある。 【解決手段】クロック信号と同じ周波数のパルス列であ
る同期信号部を付加したデータ信号を入力し、クロック
信号生成手段２１において同期信号部との同期を確立し
てクロックを生成し、同期信号部判断手段２２によりデ
ータ信号が同期信号部であるかどうかを判定し、イネー
ブル信号手段２４によりイネーブル信号を生成する。こ
のようにして生成されたクロック信号、イネーブル信
号、同期信号部判定結果を用いて、内部レジスタ記憶手
段２６がデータ信号からデータを抽出し、内容を記憶す
る、レジスタデータ受信回路を含むレジスタデータ転送
システム。
データ転送システムにおいて、１線式のレジスタデータ
転送システム、及び入力される信号からクロック信号及
びイネーブル信号を生成するレジスタデータ受信回路を
提供することにある。 【解決手段】クロック信号と同じ周波数のパルス列であ
る同期信号部を付加したデータ信号を入力し、クロック
信号生成手段２１において同期信号部との同期を確立し
てクロックを生成し、同期信号部判断手段２２によりデ
ータ信号が同期信号部であるかどうかを判定し、イネー
ブル信号手段２４によりイネーブル信号を生成する。こ
のようにして生成されたクロック信号、イネーブル信
号、同期信号部判定結果を用いて、内部レジスタ記憶手
段２６がデータ信号からデータを抽出し、内容を記憶す
る、レジスタデータ受信回路を含むレジスタデータ転送
システム。
Description
【０００１】
【発明の属する技術分野】本発明は装置内の構成部間で
データを転送するレジスタデータ転送システムに関し、
特に同期信号部が付加されたデータ信号からクロック信
号及びイネーブル信号を生成するレジスタデータ受信回
路を有すレジスタデータ転送システムに関する。
データを転送するレジスタデータ転送システムに関し、
特に同期信号部が付加されたデータ信号からクロック信
号及びイネーブル信号を生成するレジスタデータ受信回
路を有すレジスタデータ転送システムに関する。
【０００２】
【従来の技術】装置内の他の構成部（以下外部とする）
から入力されるデータを内部レジスタに記憶し、そのデ
ータを使用して内部機能、または特性を変化させる機
能、いわゆるプログラマブルレジスタ機能を有するＩＣ
では、通常外部からのデータ転送に３本ないし２本の信
号線を使用している。このような外部から入力されるデ
ータを内部レジスタに記憶する手段として、ＩＣ内部に
はレジスタデータ受信回路が設けられている。
から入力されるデータを内部レジスタに記憶し、そのデ
ータを使用して内部機能、または特性を変化させる機
能、いわゆるプログラマブルレジスタ機能を有するＩＣ
では、通常外部からのデータ転送に３本ないし２本の信
号線を使用している。このような外部から入力されるデ
ータを内部レジスタに記憶する手段として、ＩＣ内部に
はレジスタデータ受信回路が設けられている。
【０００３】図６は、従来の３線式レジスタデータ転送
システムのブロック図である。例えばＣＰＵ等のレジス
タデータ送信部３０から、レジスタデータ受信回路を含
むレジスタデータ受信部４０へのデータ転送時には、レ
ジスタデータ送信部３０から、データ信号（ＤＡＴＡ）
と、データ信号からデータを抽出する際の基準信号とな
るクロック信号（ＣＬＯＣＫ）と、データを内部レジス
タにラッチするためのイネーブル信号（ＥＮＡＢＬＥ）
がレジスタデータ受信部４０に送られる。
システムのブロック図である。例えばＣＰＵ等のレジス
タデータ送信部３０から、レジスタデータ受信回路を含
むレジスタデータ受信部４０へのデータ転送時には、レ
ジスタデータ送信部３０から、データ信号（ＤＡＴＡ）
と、データ信号からデータを抽出する際の基準信号とな
るクロック信号（ＣＬＯＣＫ）と、データを内部レジス
タにラッチするためのイネーブル信号（ＥＮＡＢＬＥ）
がレジスタデータ受信部４０に送られる。
【０００４】また、図７は従来の２線式レジスタデータ
転送システムのブロック図である。２線式の場合、デー
タ転送時には、レジスタデータ送信部３０から、データ
信号（ＤＡＴＡ）と、データ信号からデータを抽出する
際の基準信号となるクロック信号（ＣＬＯＣＫ）がレジ
スタデータ受信部４０に送られる。図６の構成要素のう
ち、図５と同じものには同じ番号を付し、説明は省略す
る。２線式の場合、イネーブル信号（ＥＮＡＢＬＥ）
は、カウンタ等を用いて、データ信号とクロック信号か
ら生成されることが多い。
転送システムのブロック図である。２線式の場合、デー
タ転送時には、レジスタデータ送信部３０から、データ
信号（ＤＡＴＡ）と、データ信号からデータを抽出する
際の基準信号となるクロック信号（ＣＬＯＣＫ）がレジ
スタデータ受信部４０に送られる。図６の構成要素のう
ち、図５と同じものには同じ番号を付し、説明は省略す
る。２線式の場合、イネーブル信号（ＥＮＡＢＬＥ）
は、カウンタ等を用いて、データ信号とクロック信号か
ら生成されることが多い。
【０００５】また、図８は従来の３線式レジスタデータ
転送システムのレジスタデータ受信回路のタイミングチ
ャートである。レジスタデータ送信部３０から、イネー
ブル信号（ＥＮＡＢＬＥ）と、データ信号（ＤＡＴＡ）
と、クロック信号（ＣＬＯＣＫ）と、がレジスタデータ
受信部４０のレジスタデータ受信回路に供給される。Ｄ
ＡＴＡはＮビットのデータ列、Ｄ０、Ｄ１、Ｄ２、…、
ＤＮ−１、ＤＮから成る信号である。レジスタデータ受
信回路は、Ｎ個のＮビットシフトレジスタが直列に接続
しており、各Ｎビットシフトレジスタの出力は、さらに
それぞれＮ個のＮビットデータ格納部と１対１に対応し
て接続している。１段目のＮビットシフトレジスタ１の
入力はＤＡＴＡであり、Ｎビットシフトレジスタ１の出
力信号は２段目のＮビットシフトレジスタ２に入力す
る、というように順にＮ個のＮビットシフトレジスタの
出力と入力が接続している。図８は、順に１段目のＮビ
ットシフトレジスタの出力、２段目のＮビットシフトレ
ジスタの出力、３段目のＮビットシフトレジスタの出
力、Ｎ段目のＮビットシフトレジスタの出力が示されて
いる。それぞれのＮビットシフトレジスタは、ＣＬＯＣ
Ｋに同期してそれぞれの内容を１ビットずつ移動してい
る。また、Ｎビットデータ格納部は、対応するＮビット
シフトレジスタの出力が接続されているので、Ｎビット
シフトレジスタの出力信号がそのまま入力されている。
ＤＡＴＡのＮ個目の入力が終了した時点で供給されるＥ
ＮＡＢＬＥにより、その時点のＮビットシフトレジスタ
の出力がＮビットデータ格納部にラッチされる。図８に
は、ラッチされたＮビットデータ格納部の出力信号が示
されている。図からわかるように、Ｎビットデータ格納
部１にはＤＮ−１が、Ｎビットデータ格納部２にはＤＮ
−２が、Ｎビットデータ格納部３にはＤＮ−３が、Ｎビ
ットデータ格納部ＮにはＤ０がラッチされる。
転送システムのレジスタデータ受信回路のタイミングチ
ャートである。レジスタデータ送信部３０から、イネー
ブル信号（ＥＮＡＢＬＥ）と、データ信号（ＤＡＴＡ）
と、クロック信号（ＣＬＯＣＫ）と、がレジスタデータ
受信部４０のレジスタデータ受信回路に供給される。Ｄ
ＡＴＡはＮビットのデータ列、Ｄ０、Ｄ１、Ｄ２、…、
ＤＮ−１、ＤＮから成る信号である。レジスタデータ受
信回路は、Ｎ個のＮビットシフトレジスタが直列に接続
しており、各Ｎビットシフトレジスタの出力は、さらに
それぞれＮ個のＮビットデータ格納部と１対１に対応し
て接続している。１段目のＮビットシフトレジスタ１の
入力はＤＡＴＡであり、Ｎビットシフトレジスタ１の出
力信号は２段目のＮビットシフトレジスタ２に入力す
る、というように順にＮ個のＮビットシフトレジスタの
出力と入力が接続している。図８は、順に１段目のＮビ
ットシフトレジスタの出力、２段目のＮビットシフトレ
ジスタの出力、３段目のＮビットシフトレジスタの出
力、Ｎ段目のＮビットシフトレジスタの出力が示されて
いる。それぞれのＮビットシフトレジスタは、ＣＬＯＣ
Ｋに同期してそれぞれの内容を１ビットずつ移動してい
る。また、Ｎビットデータ格納部は、対応するＮビット
シフトレジスタの出力が接続されているので、Ｎビット
シフトレジスタの出力信号がそのまま入力されている。
ＤＡＴＡのＮ個目の入力が終了した時点で供給されるＥ
ＮＡＢＬＥにより、その時点のＮビットシフトレジスタ
の出力がＮビットデータ格納部にラッチされる。図８に
は、ラッチされたＮビットデータ格納部の出力信号が示
されている。図からわかるように、Ｎビットデータ格納
部１にはＤＮ−１が、Ｎビットデータ格納部２にはＤＮ
−２が、Ｎビットデータ格納部３にはＤＮ−３が、Ｎビ
ットデータ格納部ＮにはＤ０がラッチされる。
【０００６】
【発明が解決しようとする課題】しかし、従来のレジス
タ転送システムにおけるレジスタデータ受信回路では、
入力信号としてデータ信号の他に３線式の場合にはクロ
ック信号とイネーブル信号が、２線式の場合にはクロッ
ク信号が必要になるため、ＩＣの入力信号用に３ピンあ
るいは２ピンの専用ピンを用意しなければならないとい
う問題がある。特に、ＩＣのピン数に制約があるような
場合に不都合が生じる。
タ転送システムにおけるレジスタデータ受信回路では、
入力信号としてデータ信号の他に３線式の場合にはクロ
ック信号とイネーブル信号が、２線式の場合にはクロッ
ク信号が必要になるため、ＩＣの入力信号用に３ピンあ
るいは２ピンの専用ピンを用意しなければならないとい
う問題がある。特に、ＩＣのピン数に制約があるような
場合に不都合が生じる。
【０００７】本発明はこのような点に鑑みてなされたも
のであり、１線式のレジスタデータ転送システム、及び
入力される信号からクロック信号及びイネーブル信号を
生成するレジスタデータ受信回路、を提供することを目
的とする。
のであり、１線式のレジスタデータ転送システム、及び
入力される信号からクロック信号及びイネーブル信号を
生成するレジスタデータ受信回路、を提供することを目
的とする。
【０００８】
【課題を解決するための手段】本発明では上記課題を解
決するために、装置内の構成部間でデータを転送するレ
ジスタデータ転送システムにおいて、ある周波数のパル
ス列から成る同期信号部が付加されたデータ信号を生成
するデータ信号生成手段を有するレジスタデータ送信部
と、前記データ信号の同期信号部からクロック信号を生
成するクロック信号生成手段と、前記データ信号が同期
信号部かどうかを判断する同期信号部判断手段と、前記
データ信号から抽出したデータを内部レジスタにラッチ
させるイネーブル信号を生成するイネーブル信号生成手
段と、前記クロック信号と前記イネーブル信号によりデ
ータ信号のデータを抽出し内部レジスタに記憶する内部
レジスタ記憶手段と、を有するレジスタデータ受信部
と、から成ることを特徴とするレジスタデータ転送シス
テム、が提供される。
決するために、装置内の構成部間でデータを転送するレ
ジスタデータ転送システムにおいて、ある周波数のパル
ス列から成る同期信号部が付加されたデータ信号を生成
するデータ信号生成手段を有するレジスタデータ送信部
と、前記データ信号の同期信号部からクロック信号を生
成するクロック信号生成手段と、前記データ信号が同期
信号部かどうかを判断する同期信号部判断手段と、前記
データ信号から抽出したデータを内部レジスタにラッチ
させるイネーブル信号を生成するイネーブル信号生成手
段と、前記クロック信号と前記イネーブル信号によりデ
ータ信号のデータを抽出し内部レジスタに記憶する内部
レジスタ記憶手段と、を有するレジスタデータ受信部
と、から成ることを特徴とするレジスタデータ転送シス
テム、が提供される。
【０００９】このような構成のレジスタデータ転送シス
テムでは、データ元であるレジスタデータ送信部は、同
期信号を付加したデータ信号を送出し、受け側であるレ
ジスタデータ受信部は、このデータ信号からクロック信
号とイネーブル信号を生成し、生成したクロック信号と
イネーブル信号を用いてデータ信号からデータを抽出し
内部レジスタに記憶することができるため、データ送信
部と受信部でのデータ転送は、１本の信号線のみで行え
る。
テムでは、データ元であるレジスタデータ送信部は、同
期信号を付加したデータ信号を送出し、受け側であるレ
ジスタデータ受信部は、このデータ信号からクロック信
号とイネーブル信号を生成し、生成したクロック信号と
イネーブル信号を用いてデータ信号からデータを抽出し
内部レジスタに記憶することができるため、データ送信
部と受信部でのデータ転送は、１本の信号線のみで行え
る。
【００１０】また、ある周波数のパルス列から成る同期
信号部が付加されたデータ信号のデータを内部レジスタ
に記憶するレジスタデータ受信回路において、前記デー
タ信号の同期信号部からクロック信号を生成するクロッ
ク信号生成手段と、前記データ信号が同期信号部かどう
かを判断する同期信号部判断手段と、前記データ信号か
ら抽出したデータを内部レジスタにラッチさせるイネー
ブル信号を生成するイネーブル信号生成手段と、前記ク
ロック信号と前記イネーブル信号によりデータ信号のデ
ータを抽出し内部レジスタに記憶する内部レジスタ記憶
手段と、を有すことを特徴とするレジスタデータ受信回
路、が提供される。
信号部が付加されたデータ信号のデータを内部レジスタ
に記憶するレジスタデータ受信回路において、前記デー
タ信号の同期信号部からクロック信号を生成するクロッ
ク信号生成手段と、前記データ信号が同期信号部かどう
かを判断する同期信号部判断手段と、前記データ信号か
ら抽出したデータを内部レジスタにラッチさせるイネー
ブル信号を生成するイネーブル信号生成手段と、前記ク
ロック信号と前記イネーブル信号によりデータ信号のデ
ータを抽出し内部レジスタに記憶する内部レジスタ記憶
手段と、を有すことを特徴とするレジスタデータ受信回
路、が提供される。
【００１１】このような構成のレジスタデータ受信回路
では、ある周波数のパルス列である同期信号部が付加さ
れたデータ信号から、クロック信号合成手段によりクロ
ック信号を生成し、同期信号部判断手段により同期信号
とデータ信号を判定し、イネーブル信号生成手段により
イネーブル信号を生成することが可能となるため、デー
タ送信側からクロック信号とイネーブル信号を供給して
もらう必要がない。
では、ある周波数のパルス列である同期信号部が付加さ
れたデータ信号から、クロック信号合成手段によりクロ
ック信号を生成し、同期信号部判断手段により同期信号
とデータ信号を判定し、イネーブル信号生成手段により
イネーブル信号を生成することが可能となるため、デー
タ送信側からクロック信号とイネーブル信号を供給して
もらう必要がない。
【００１２】また、装置内の構成部間でデータを転送す
るレジスタデータ転送方法において、レジスタデータ送
信部がある周波数のパルス列から成る同期信号部を付加
したデータ信号を生成する手順を有し、レジスタデータ
受信部が、前記データ信号の同期信号部からクロック信
号を生成する手順と、前記データ信号が同期信号部かど
うかを判断する同期信号部判断手順と、前記データ信号
から抽出したデータを内部レジスタにラッチさせるイネ
ーブル信号を生成するイネーブル信号生成手順と、前記
クロック信号と前記イネーブル信号によりデータ信号の
データを抽出し内部レジスタに記憶する内部レジスタ記
憶手順と、を有することを特徴とするレジスタデータ転
送方法、が提供される。
るレジスタデータ転送方法において、レジスタデータ送
信部がある周波数のパルス列から成る同期信号部を付加
したデータ信号を生成する手順を有し、レジスタデータ
受信部が、前記データ信号の同期信号部からクロック信
号を生成する手順と、前記データ信号が同期信号部かど
うかを判断する同期信号部判断手順と、前記データ信号
から抽出したデータを内部レジスタにラッチさせるイネ
ーブル信号を生成するイネーブル信号生成手順と、前記
クロック信号と前記イネーブル信号によりデータ信号の
データを抽出し内部レジスタに記憶する内部レジスタ記
憶手順と、を有することを特徴とするレジスタデータ転
送方法、が提供される。
【００１３】このような手順のレジスタデータ転送方法
では、データ元であるレジスタデータ送信部は、同期信
号部を付加したデータ信号を送出し、受け側であるレジ
スタデータ受信部は、このデータ信号からクロック信号
とイネーブル信号を生成し、生成したクロック信号とイ
ネーブル信号を用いてデータ信号からデータを抽出し内
部レジスタに記憶することができるため、データ送信部
と受信部でのデータ転送は、１本の信号線のみで行え
る。
では、データ元であるレジスタデータ送信部は、同期信
号部を付加したデータ信号を送出し、受け側であるレジ
スタデータ受信部は、このデータ信号からクロック信号
とイネーブル信号を生成し、生成したクロック信号とイ
ネーブル信号を用いてデータ信号からデータを抽出し内
部レジスタに記憶することができるため、データ送信部
と受信部でのデータ転送は、１本の信号線のみで行え
る。
【００１４】また、ある周波数のパルス列から成る同期
信号部が付加されたデータ信号のデータを内部レジスタ
に記憶するレジスタデータ受信方法において、前記同期
信号部からクロック信号を生成する手順と、前記データ
信号が同期信号部であるかを判断する同期信号部判断手
順と、前記データ信号から抽出したデータを内部レジス
タにラッチさせるイネーブル信号を生成するイネーブル
信号生成手順と、前記クロック信号と前記イネーブル信
号によりデータ信号のデータを抽出し内部レジスタに記
憶する内部レジスタ記憶手順と、を有することを特徴と
するレジスタデータ受信方法、が提供される。
信号部が付加されたデータ信号のデータを内部レジスタ
に記憶するレジスタデータ受信方法において、前記同期
信号部からクロック信号を生成する手順と、前記データ
信号が同期信号部であるかを判断する同期信号部判断手
順と、前記データ信号から抽出したデータを内部レジス
タにラッチさせるイネーブル信号を生成するイネーブル
信号生成手順と、前記クロック信号と前記イネーブル信
号によりデータ信号のデータを抽出し内部レジスタに記
憶する内部レジスタ記憶手順と、を有することを特徴と
するレジスタデータ受信方法、が提供される。
【００１５】このような手順のレジスタデータ受信方法
では、ある周波数のパルス列である同期信号部が付加さ
れたデータ信号から、クロック信号合成手順によりクロ
ック信号を生成し、同期信号部判断手順により同期信号
とデータ信号を判定し、イネーブル信号生成手順により
イネーブル信号を生成することが可能となるため、デー
タ送信側からクロック信号とイネーブル信号を供給して
もらう必要がない。
では、ある周波数のパルス列である同期信号部が付加さ
れたデータ信号から、クロック信号合成手順によりクロ
ック信号を生成し、同期信号部判断手順により同期信号
とデータ信号を判定し、イネーブル信号生成手順により
イネーブル信号を生成することが可能となるため、デー
タ送信側からクロック信号とイネーブル信号を供給して
もらう必要がない。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の一実施の形態で
あるレジスタデータ転送システムのブロック図である。
レジスタデータ転送システムは、データ信号生成手段１
１を有するレジスタデータ送信部１０によって生成され
たデータ信号を、信号線５０を経由して、クロック信号
生成手段２１と同期信号部判断手段２２とイネーブル信
号生成手段２４と内部レジスタ記憶手段２６を有するレ
ジスタデータ受信部２０に転送するシステムである。レ
ジスタデータ送信部１０のデータ信号生成手段１１は、
データをデータ信号に変換し、ある周波数のパルス列で
ある同期信号部をこのデータ信号の前に付加して、レジ
スタデータ受信部２０に送信するデータ信号を生成す
る。このデータ信号の同期信号部は、クロックと同じ周
波数で、一定のパルス数のパルス列である。
を参照して説明する。図１は、本発明の一実施の形態で
あるレジスタデータ転送システムのブロック図である。
レジスタデータ転送システムは、データ信号生成手段１
１を有するレジスタデータ送信部１０によって生成され
たデータ信号を、信号線５０を経由して、クロック信号
生成手段２１と同期信号部判断手段２２とイネーブル信
号生成手段２４と内部レジスタ記憶手段２６を有するレ
ジスタデータ受信部２０に転送するシステムである。レ
ジスタデータ送信部１０のデータ信号生成手段１１は、
データをデータ信号に変換し、ある周波数のパルス列で
ある同期信号部をこのデータ信号の前に付加して、レジ
スタデータ受信部２０に送信するデータ信号を生成す
る。このデータ信号の同期信号部は、クロックと同じ周
波数で、一定のパルス数のパルス列である。
【００１７】レジスタデータ受信部２０は、レジスタデ
ータ送信部１０で生成されたデータ信号を信号線５０経
由で入力し、データ信号をクロック信号生成手段２１、
同期信号部判断手段２２、イネーブル信号生成手段２
４、及び内部レジスタ記憶手段２６に供給する。クロッ
ク信号生成手段２１は、データ信号の同期信号部と同期
を確立してクロック信号を生成し、このクロック信号を
イネーブル信号生成手段２４と内部レジスタ記憶手段２
６に出力する。同期信号部判断手段２２は、入力された
データ信号が、付加された同期信号部であるかデータで
あるかを判断し、判断結果をイネーブル信号生成手段２
４に出力する。この判断は、ある決まったパルス数で入
力する同期信号部のパルス数をカウントし、カウント値
がある決まったパルス数に達したとき、同期信号部が終
了したとみなすことによって行う。イネーブル信号生成
手段２４は、クロック信号生成手段２１と同期信号部判
断手段２２の出力、及びデータ信号を入力し、同期信号
部判断手段２２の判定に従って、データ信号が同期信号
部である場合にはデータ信号のパルス数をカウントし、
同期信号部が終了した場合にはクロック信号生成手段２
１の出力であるクロックパルスの数をカウントし、両方
のカウント値の合計がデータ信号の長さに対応するカウ
ント数に達した時点で、イネーブル信号を内部レジスタ
記憶手段２６に出力する。内部レジスタ記憶手段２６
は、クロック信号生成手段２１、同期信号部判断手段２
２、イネーブル信号生成手段２４及びデータ信号を入力
し、同期信号部判断手段２２によりデータ信号が同期信
号部でないと判断したら、クロック信号生成手段２１に
より供給されるクロック信号を用いてデータを抽出し、
このデータをイネーブル信号生成手段２４により出力さ
れるイネーブル信号にタイミングを合わせてラッチし
て、データを記憶する。
ータ送信部１０で生成されたデータ信号を信号線５０経
由で入力し、データ信号をクロック信号生成手段２１、
同期信号部判断手段２２、イネーブル信号生成手段２
４、及び内部レジスタ記憶手段２６に供給する。クロッ
ク信号生成手段２１は、データ信号の同期信号部と同期
を確立してクロック信号を生成し、このクロック信号を
イネーブル信号生成手段２４と内部レジスタ記憶手段２
６に出力する。同期信号部判断手段２２は、入力された
データ信号が、付加された同期信号部であるかデータで
あるかを判断し、判断結果をイネーブル信号生成手段２
４に出力する。この判断は、ある決まったパルス数で入
力する同期信号部のパルス数をカウントし、カウント値
がある決まったパルス数に達したとき、同期信号部が終
了したとみなすことによって行う。イネーブル信号生成
手段２４は、クロック信号生成手段２１と同期信号部判
断手段２２の出力、及びデータ信号を入力し、同期信号
部判断手段２２の判定に従って、データ信号が同期信号
部である場合にはデータ信号のパルス数をカウントし、
同期信号部が終了した場合にはクロック信号生成手段２
１の出力であるクロックパルスの数をカウントし、両方
のカウント値の合計がデータ信号の長さに対応するカウ
ント数に達した時点で、イネーブル信号を内部レジスタ
記憶手段２６に出力する。内部レジスタ記憶手段２６
は、クロック信号生成手段２１、同期信号部判断手段２
２、イネーブル信号生成手段２４及びデータ信号を入力
し、同期信号部判断手段２２によりデータ信号が同期信
号部でないと判断したら、クロック信号生成手段２１に
より供給されるクロック信号を用いてデータを抽出し、
このデータをイネーブル信号生成手段２４により出力さ
れるイネーブル信号にタイミングを合わせてラッチし
て、データを記憶する。
【００１８】以上、レジスタデータ転送システムの構成
について説明したが、レジスタデータ受信部２０の信号
の流れは、これに限定されない。例えば、イネーブル信
号生成手段２４は、同期信号部判断手段２２によって同
期信号部の終了を検知した後、動作を開始し、クロック
信号生成手段２１の出力するパルス数だけをカウントし
て、イネーブル信号を生成してもよい。また、同期信号
部判断手段２２の出力をクロック信号生成手段２１に入
力することにより、データ信号が同期信号部である間の
クロック信号生成手段２１からのクロック信号出力をデ
ィスエーブルすれば、同期信号部判断手段２２の出力を
内部レジスタ記憶手段２６に入力する必要はなくなる。
について説明したが、レジスタデータ受信部２０の信号
の流れは、これに限定されない。例えば、イネーブル信
号生成手段２４は、同期信号部判断手段２２によって同
期信号部の終了を検知した後、動作を開始し、クロック
信号生成手段２１の出力するパルス数だけをカウントし
て、イネーブル信号を生成してもよい。また、同期信号
部判断手段２２の出力をクロック信号生成手段２１に入
力することにより、データ信号が同期信号部である間の
クロック信号生成手段２１からのクロック信号出力をデ
ィスエーブルすれば、同期信号部判断手段２２の出力を
内部レジスタ記憶手段２６に入力する必要はなくなる。
【００１９】次に、レジスタデータ受信部２０の具体的
な実施の形態であるレジスタデータ受信回路について説
明する。図２は、本発明の一実施の形態であるレジスタ
データ受信回路の回路図である。レジスタデータ受信回
路２０ａは、ある周波数のパルス列である同期信号部が
付加されたデータ信号ＤＡＴＡを入力してクロック信号
（ＣＬＫ）を出力するクロック信号生成手段であるＰＬ
Ｌ２１ａと、同様にＤＡＴＡを入力し信号が同期信号部
であるか否かを判定し結果を出力する同期信号部判断手
段であるＭビットカウンタ２２ａと、同様にＤＡＴＡ信
号とＭビットカウンタ２２ａの出力信号を入力してイネ
ーブル信号を出力するイネーブル信号生成手段であるセ
レクタ２３ａとＭ＋Ｎビットカウンタ２４ａと、同じく
ＤＡＴＡとＰＬＬ２１ａの出力であるＣＬＫを入力し各
ビット情報を出力するＮビットシフトレジスタ２５ａ
と、Ｎビットシフトレジスタ２５ａの出力とＭ＋Ｎビッ
トカウンタ２４ａの出力であるイネーブル信号を入力す
るＮビットデータ格納部２６ａと、から構成されてい
る。
な実施の形態であるレジスタデータ受信回路について説
明する。図２は、本発明の一実施の形態であるレジスタ
データ受信回路の回路図である。レジスタデータ受信回
路２０ａは、ある周波数のパルス列である同期信号部が
付加されたデータ信号ＤＡＴＡを入力してクロック信号
（ＣＬＫ）を出力するクロック信号生成手段であるＰＬ
Ｌ２１ａと、同様にＤＡＴＡを入力し信号が同期信号部
であるか否かを判定し結果を出力する同期信号部判断手
段であるＭビットカウンタ２２ａと、同様にＤＡＴＡ信
号とＭビットカウンタ２２ａの出力信号を入力してイネ
ーブル信号を出力するイネーブル信号生成手段であるセ
レクタ２３ａとＭ＋Ｎビットカウンタ２４ａと、同じく
ＤＡＴＡとＰＬＬ２１ａの出力であるＣＬＫを入力し各
ビット情報を出力するＮビットシフトレジスタ２５ａ
と、Ｎビットシフトレジスタ２５ａの出力とＭ＋Ｎビッ
トカウンタ２４ａの出力であるイネーブル信号を入力す
るＮビットデータ格納部２６ａと、から構成されてい
る。
【００２０】ＤＡＴＡは、クロック信号生成に用いられ
る同期信号部と、それに続くデータを表すデータ信号部
とで構成されている。同期信号部は、クロック信号と同
じ周波数で、１パルスを１ビットとして、Ｍビットの長
さのパルス列信号である。また、データ信号部は、クロ
ック信号の繰り返し周期の間０または１のいずれかの値
の信号レベルを保持するデータ列で、クロック信号の繰
り返し周期の間を１ビットとするＮビットの長さのデー
タ列信号である。
る同期信号部と、それに続くデータを表すデータ信号部
とで構成されている。同期信号部は、クロック信号と同
じ周波数で、１パルスを１ビットとして、Ｍビットの長
さのパルス列信号である。また、データ信号部は、クロ
ック信号の繰り返し周期の間０または１のいずれかの値
の信号レベルを保持するデータ列で、クロック信号の繰
り返し周期の間を１ビットとするＮビットの長さのデー
タ列信号である。
【００２１】クロック信号生成手段であるＰＬＬ２１ａ
は、ＤＡＴＡを入力して同期信号部を捉え、これを出力
信号としてＡＮＤ１に送る。ＡＮＤ１は、ＰＬＬ２１ａ
の出力信号とＭビットカウンタ２２ａの出力信号を入力
し、両者のＡＮＤをとり、Ｎビットシフトレジスタ２５
ａとＤ−ＦＦ３に出力している。ＰＬＬ２１ａは、ＤＡ
ＴＡの入力が始まると、最初に入力されるクロック信号
と同じ周波数である同期信号部にロックを開始する。こ
のため、同期が確立されるとＰＬＬ２１ａの出力はクロ
ック信号（ＣＬＫ）となる。また、ＰＬＬ２１ａは、Ｄ
ＡＴＡ入力がなくなると、アンロック状態となる。ＡＮ
Ｄ１は、ＰＬＬ２１ａの信号が入力されるが、もう一方
の入力信号であるＭビットカウンタ２２ａの出力が１と
なるまで、クロック信号（ＣＬＫ）の出力はディスエー
ブルする。
は、ＤＡＴＡを入力して同期信号部を捉え、これを出力
信号としてＡＮＤ１に送る。ＡＮＤ１は、ＰＬＬ２１ａ
の出力信号とＭビットカウンタ２２ａの出力信号を入力
し、両者のＡＮＤをとり、Ｎビットシフトレジスタ２５
ａとＤ−ＦＦ３に出力している。ＰＬＬ２１ａは、ＤＡ
ＴＡの入力が始まると、最初に入力されるクロック信号
と同じ周波数である同期信号部にロックを開始する。こ
のため、同期が確立されるとＰＬＬ２１ａの出力はクロ
ック信号（ＣＬＫ）となる。また、ＰＬＬ２１ａは、Ｄ
ＡＴＡ入力がなくなると、アンロック状態となる。ＡＮ
Ｄ１は、ＰＬＬ２１ａの信号が入力されるが、もう一方
の入力信号であるＭビットカウンタ２２ａの出力が１と
なるまで、クロック信号（ＣＬＫ）の出力はディスエー
ブルする。
【００２２】同期信号部判断手段であるＭビットカウン
タ２２ａは、ＡＮＤ２を経由してＤＡＴＡ信号を入力
し、ＤＡＴＡが同期信号部であるかどうかを判定し、結
果を出力信号とする。この出力信号は、ＡＮＤ１とセレ
クタ２３ａの入力、及びＡＮＤ２の反転入力になる。ま
た、Ｍビットカウンタ２２ａは、Ｄ−ＦＦ３の出力信号
をリセット信号として入力している。ＤＡＴＡ入力前の
Ｍビットカウンタ２２ａの出力値は０である。このた
め、ＤＡＴＡの入力が開始されると、最初に同期信号部
がＡＮＤ２を通過後、Ｍビットカウンタ２２ａに入力す
る。Ｍビットカウンタ２２ａは、入力される同期信号部
のビット数をカウントし、ビット数がＭビットとなった
時に、１を出力する。Ｍビットカウンタ２２ａの出力が
１になると、これを入力しているＡＮＤ２は、ＤＡＴＡ
信号のＭビットカウンタ２２ａへの供給をディスエーブ
ルする。このように、Ｍビットカウンタ２２ａは、ＤＡ
ＴＡが同期信号部であれば、出力を０としてカウントを
行い、同期信号部が終了してデータ信号部となると、出
力を１とすると共に、カウントを停止する。カウント値
のリセットは、Ｄ−ＦＦ３の信号が入力した時に行われ
る。
タ２２ａは、ＡＮＤ２を経由してＤＡＴＡ信号を入力
し、ＤＡＴＡが同期信号部であるかどうかを判定し、結
果を出力信号とする。この出力信号は、ＡＮＤ１とセレ
クタ２３ａの入力、及びＡＮＤ２の反転入力になる。ま
た、Ｍビットカウンタ２２ａは、Ｄ−ＦＦ３の出力信号
をリセット信号として入力している。ＤＡＴＡ入力前の
Ｍビットカウンタ２２ａの出力値は０である。このた
め、ＤＡＴＡの入力が開始されると、最初に同期信号部
がＡＮＤ２を通過後、Ｍビットカウンタ２２ａに入力す
る。Ｍビットカウンタ２２ａは、入力される同期信号部
のビット数をカウントし、ビット数がＭビットとなった
時に、１を出力する。Ｍビットカウンタ２２ａの出力が
１になると、これを入力しているＡＮＤ２は、ＤＡＴＡ
信号のＭビットカウンタ２２ａへの供給をディスエーブ
ルする。このように、Ｍビットカウンタ２２ａは、ＤＡ
ＴＡが同期信号部であれば、出力を０としてカウントを
行い、同期信号部が終了してデータ信号部となると、出
力を１とすると共に、カウントを停止する。カウント値
のリセットは、Ｄ−ＦＦ３の信号が入力した時に行われ
る。
【００２３】ＡＮＤゲート１の説明に戻ると、ＡＮＤ１
は、ＤＡＴＡが同期信号部の場合にはクロック信号（Ｃ
ＬＫ）の出力をディスエーブルし、データ信号部の場合
にはクロック信号（ＣＬＫ）を出力する。このクロック
信号は、Ｎビットシフトレジスタ２５ａに入力する。
は、ＤＡＴＡが同期信号部の場合にはクロック信号（Ｃ
ＬＫ）の出力をディスエーブルし、データ信号部の場合
にはクロック信号（ＣＬＫ）を出力する。このクロック
信号は、Ｎビットシフトレジスタ２５ａに入力する。
【００２４】イネーブル信号生成手段であるセレクタ２
３ａとＭ＋Ｎビットカウンタ２４ａについて説明する。
セレクタ２３ａは、ＤＡＴＡと、ＡＮＤ１の出力信号
と、Ｍビットカウンタ２２ａの出力信号を入力し、Ｍビ
ットカウンタ２２ａの出力が０、すなわちＤＡＴＡが同
期信号部の場合には、ＤＡＴＡの同期信号を出力し、Ｍ
ビットカウンタ２２ａの出力が１、すなわちＤＡＴＡが
データ信号部の場合には、ＡＮＤ１の出力であるクロッ
ク信号（ＣＬＫ）を出力する。セレクタ２３ａの出力
は、Ｍ＋Ｎビットカウンタ２４ａと接続しており、Ｍ＋
Ｎビットカウンタ２４ａは、同期信号部のビット数とデ
ータ信号部のビット数に相当するクロック数を加算して
カウントする。このカウント値が、ＤＡＴＡの同期信号
部のビット数Ｍとデータ信号部Ｎを加算した値である、
Ｍ＋Ｎに達した時点で、１を出力する。このように、Ｍ
＋Ｎビットカウンタ２４ａの出力信号は、ＤＡＴＡのデ
ータ信号部が終了したことを検出すると信号レベルがＨ
になるという、イネーブル信号の機能を有す。
３ａとＭ＋Ｎビットカウンタ２４ａについて説明する。
セレクタ２３ａは、ＤＡＴＡと、ＡＮＤ１の出力信号
と、Ｍビットカウンタ２２ａの出力信号を入力し、Ｍビ
ットカウンタ２２ａの出力が０、すなわちＤＡＴＡが同
期信号部の場合には、ＤＡＴＡの同期信号を出力し、Ｍ
ビットカウンタ２２ａの出力が１、すなわちＤＡＴＡが
データ信号部の場合には、ＡＮＤ１の出力であるクロッ
ク信号（ＣＬＫ）を出力する。セレクタ２３ａの出力
は、Ｍ＋Ｎビットカウンタ２４ａと接続しており、Ｍ＋
Ｎビットカウンタ２４ａは、同期信号部のビット数とデ
ータ信号部のビット数に相当するクロック数を加算して
カウントする。このカウント値が、ＤＡＴＡの同期信号
部のビット数Ｍとデータ信号部Ｎを加算した値である、
Ｍ＋Ｎに達した時点で、１を出力する。このように、Ｍ
＋Ｎビットカウンタ２４ａの出力信号は、ＤＡＴＡのデ
ータ信号部が終了したことを検出すると信号レベルがＨ
になるという、イネーブル信号の機能を有す。
【００２５】また、Ｄ−ＦＦ３は、Ｍ＋Ｎビットカウン
タ２４ａの出力とＡＮＤ１の出力を入力しており、Ｍ＋
Ｎビットカウンタ２４ａの出力が１となった時に、１を
出力し、ＡＮＤ１の出力が０となった時に０に戻る。ま
た、Ｄ−ＦＦ３の出力信号は、Ｍビットカウンタ２２ａ
及びＭ＋Ｎビットカウンタ２４ａにリセット信号として
入力している。このように、Ｄ−ＦＦ３によりＭビット
カウンタ２２ａと、Ｍ＋Ｎビットカウンタ２４ａは、Ｄ
ＡＴＡのデータ信号部終了時にリセットされ、ＰＬＬ２
１ａの出力が０になるまでリセットが継続する。
タ２４ａの出力とＡＮＤ１の出力を入力しており、Ｍ＋
Ｎビットカウンタ２４ａの出力が１となった時に、１を
出力し、ＡＮＤ１の出力が０となった時に０に戻る。ま
た、Ｄ−ＦＦ３の出力信号は、Ｍビットカウンタ２２ａ
及びＭ＋Ｎビットカウンタ２４ａにリセット信号として
入力している。このように、Ｄ−ＦＦ３によりＭビット
カウンタ２２ａと、Ｍ＋Ｎビットカウンタ２４ａは、Ｄ
ＡＴＡのデータ信号部終了時にリセットされ、ＰＬＬ２
１ａの出力が０になるまでリセットが継続する。
【００２６】Ｎビットシフトレジスタ２５ａは、ＤＡＴ
Ａと、ＡＮＤ１の出力であるクロック信号（ＣＬＫ）を
入力し、各ビットごとのデータを出力する。Ｎビットシ
フトレジスタ２５ａは、Ｎ個のＮビットシフトレジスタ
を直列に接続した構成であり、個々のＮビットシフトレ
ジスタの出力は、それぞれ対応するＮビットデータ格納
部２６ａに接続している。Ｎビットシフトレジスタ２５
ａは、クロック信号（ＣＬＫ）に同期してＤＡＴＡから
ビット毎のデータを抽出し、Ｎビットデータ格納部２６
ａに出力している。ＡＮＤ１の出力であるクロック信号
（ＣＬＫ）は、ＤＡＴＡが同期信号部である間は、出力
されないため、この間Ｎビットシフトレジスタ２５ａは
動作しない。ＤＡＴＡがデータ信号部になると、クロッ
ク信号（ＣＬＫ）も供給され、Ｎビットシフトレジスタ
２５ａは動作を開始する。このように、Ｎビットシフト
レジスタ２５ａは、ＤＡＴＡがデータ信号部であるとき
に、ビット毎のデータの値を抽出する。
Ａと、ＡＮＤ１の出力であるクロック信号（ＣＬＫ）を
入力し、各ビットごとのデータを出力する。Ｎビットシ
フトレジスタ２５ａは、Ｎ個のＮビットシフトレジスタ
を直列に接続した構成であり、個々のＮビットシフトレ
ジスタの出力は、それぞれ対応するＮビットデータ格納
部２６ａに接続している。Ｎビットシフトレジスタ２５
ａは、クロック信号（ＣＬＫ）に同期してＤＡＴＡから
ビット毎のデータを抽出し、Ｎビットデータ格納部２６
ａに出力している。ＡＮＤ１の出力であるクロック信号
（ＣＬＫ）は、ＤＡＴＡが同期信号部である間は、出力
されないため、この間Ｎビットシフトレジスタ２５ａは
動作しない。ＤＡＴＡがデータ信号部になると、クロッ
ク信号（ＣＬＫ）も供給され、Ｎビットシフトレジスタ
２５ａは動作を開始する。このように、Ｎビットシフト
レジスタ２５ａは、ＤＡＴＡがデータ信号部であるとき
に、ビット毎のデータの値を抽出する。
【００２７】Ｎビットデータ格納部２６ａは、Ｎビット
シフトレジスタ２５ａの出力とＭ＋Ｎビットカウンタ２
４ａの出力であるイネーブル信号と、クロック信号（Ｃ
ＬＫ）を入力し、イネーブル信号が１になった時点のＮ
ビットシフトレジスタ２５ａからの入力信号をラッチす
る。
シフトレジスタ２５ａの出力とＭ＋Ｎビットカウンタ２
４ａの出力であるイネーブル信号と、クロック信号（Ｃ
ＬＫ）を入力し、イネーブル信号が１になった時点のＮ
ビットシフトレジスタ２５ａからの入力信号をラッチす
る。
【００２８】各構成部をさらに詳しく説明する。図３
は、Ｍビットカウンタ２２ａの一例の回路図である。Ｍ
ビットカウンタ２２ａは、ＤＡＴＡが同期信号部の場合
にＤＡＴＡを出力するＡＮＤ２の出力信号と、ＤＡＴＡ
のデータ信号部が終了した時に１を出力するＤ−ＦＦ３
の出力信号を入力する。そして、ＤＡＴＡの同期信号部
のビット数をカウントし、同期信号部のビット数がＭに
達したと判断したら１を出力する。ここで、Ｄ−ＦＦ３
の出力信号はリセット信号として使われているため、図
３ではｒｅｓｅｔと表す。Ｍビットカウンタ２２ａは、
Ｍ個のＤ−ＦＦを直列に接続しており、それぞれＤ−Ｆ
Ｆ２２１、Ｄ−ＦＦ２２２、Ｄ−ＦＦ２２３、…、Ｄ−
ＦＦ２２Ｍと表す。また、それぞれのＤ−ＦＦの出力は
ＭビットのＡＮＤ２２５に接続している。ＤＡＴＡの同
期信号部のパルスが入力されるたびに、Ｄ−ＦＦの出力
は順次１に変化していく。同期信号部の最大ビット数で
あるＭビットの入力が終了した時点では、すべてのＤ−
ＦＦの出力が１となるため、ＡＮＤ２２５の出力は１と
なる。
は、Ｍビットカウンタ２２ａの一例の回路図である。Ｍ
ビットカウンタ２２ａは、ＤＡＴＡが同期信号部の場合
にＤＡＴＡを出力するＡＮＤ２の出力信号と、ＤＡＴＡ
のデータ信号部が終了した時に１を出力するＤ−ＦＦ３
の出力信号を入力する。そして、ＤＡＴＡの同期信号部
のビット数をカウントし、同期信号部のビット数がＭに
達したと判断したら１を出力する。ここで、Ｄ−ＦＦ３
の出力信号はリセット信号として使われているため、図
３ではｒｅｓｅｔと表す。Ｍビットカウンタ２２ａは、
Ｍ個のＤ−ＦＦを直列に接続しており、それぞれＤ−Ｆ
Ｆ２２１、Ｄ−ＦＦ２２２、Ｄ−ＦＦ２２３、…、Ｄ−
ＦＦ２２Ｍと表す。また、それぞれのＤ−ＦＦの出力は
ＭビットのＡＮＤ２２５に接続している。ＤＡＴＡの同
期信号部のパルスが入力されるたびに、Ｄ−ＦＦの出力
は順次１に変化していく。同期信号部の最大ビット数で
あるＭビットの入力が終了した時点では、すべてのＤ−
ＦＦの出力が１となるため、ＡＮＤ２２５の出力は１と
なる。
【００２９】これは、Ｍビットカウンタ２２ａの一例で
あり、本発明はこれに限定されるものではない。また、
Ｍ＋Ｎビットカウンタ２４ａも同様の回路構成で実現す
ることができる。
あり、本発明はこれに限定されるものではない。また、
Ｍ＋Ｎビットカウンタ２４ａも同様の回路構成で実現す
ることができる。
【００３０】また、図４は、Ｎビットシフトレジスタ２
５ａとＮビットデータ格納部２６ａの一例の回路図であ
る。Ｎビットシフトレジスタ２５ａは、Ｎ個のＮビット
シフトレジスタ（２５１、…、２５Ｎ）が直列に接続さ
れた構成であり、Ｎビットデータ格納部２６ａは、Ｎ個
のＮビットデータ格納部（２６１、…、２６Ｎ）がＮ個
のＮビットシフトレジスタ（２５１、…、２５Ｎ）に１
対１に対応して配置され、それぞれ対応するＮビットシ
フトレジスタの出力を入力するように構成されている。
また、ＡＮＤ１の出力であるクロック信号（ＣＬＫ）
は、すべてのＮビットシフトレジスタ２５ａ及びＮビッ
トデータ格納部２６ａに供給されている。さらに、Ｎ個
のＮビットデータ格納部（２６１、…、２６Ｎ）には、
Ｍ＋Ｎビットカウンタ２４ａの出力であるイネーブル信
号（ＥＮＡＢＬＥ）が入力している。
５ａとＮビットデータ格納部２６ａの一例の回路図であ
る。Ｎビットシフトレジスタ２５ａは、Ｎ個のＮビット
シフトレジスタ（２５１、…、２５Ｎ）が直列に接続さ
れた構成であり、Ｎビットデータ格納部２６ａは、Ｎ個
のＮビットデータ格納部（２６１、…、２６Ｎ）がＮ個
のＮビットシフトレジスタ（２５１、…、２５Ｎ）に１
対１に対応して配置され、それぞれ対応するＮビットシ
フトレジスタの出力を入力するように構成されている。
また、ＡＮＤ１の出力であるクロック信号（ＣＬＫ）
は、すべてのＮビットシフトレジスタ２５ａ及びＮビッ
トデータ格納部２６ａに供給されている。さらに、Ｎ個
のＮビットデータ格納部（２６１、…、２６Ｎ）には、
Ｍ＋Ｎビットカウンタ２４ａの出力であるイネーブル信
号（ＥＮＡＢＬＥ）が入力している。
【００３１】Ｎビットシフトレジスタ２５ａの１段目の
Ｎビットシフトレジスタ２５１への入力はＤＡＴＡであ
り、ＣＬＫに同期して入力を１ビットシフトして次のＮ
ビットシフトレジスタ２５２に出力する。Ｎビットシフ
トレジスタ２５２も同様に、ＣＬＫに同期して入力を１
ビットシフトして、次のＮビットシフトレジスタ２５３
に出力する。このように、順次入力が１ビットずつシフ
トされていく。このため、ＤＡＴＡのデータ信号部の入
力がすべて終了した時点では、Ｎビットシフトレジスタ
２５１はＤＮ−１、Ｎビットシフトレジスタ２５２はＤ
Ｎ−２、Ｎビットシフトレジスタ２５３はＤＮ−３、
…、Ｎビットシフトレジスタ２５ＮはＤ０の値を出力し
ている。
Ｎビットシフトレジスタ２５１への入力はＤＡＴＡであ
り、ＣＬＫに同期して入力を１ビットシフトして次のＮ
ビットシフトレジスタ２５２に出力する。Ｎビットシフ
トレジスタ２５２も同様に、ＣＬＫに同期して入力を１
ビットシフトして、次のＮビットシフトレジスタ２５３
に出力する。このように、順次入力が１ビットずつシフ
トされていく。このため、ＤＡＴＡのデータ信号部の入
力がすべて終了した時点では、Ｎビットシフトレジスタ
２５１はＤＮ−１、Ｎビットシフトレジスタ２５２はＤ
Ｎ−２、Ｎビットシフトレジスタ２５３はＤＮ−３、
…、Ｎビットシフトレジスタ２５ＮはＤ０の値を出力し
ている。
【００３２】Ｎビットデータ格納部２６ａは、Ｎ個のデ
ータ格納部がＮビットシフトレジスタ２５ａのＮ個のＮ
ビットシフトレジスタの出力を１対１に対応して入力す
るように配置されている。このため、ＤＡＴＡのデータ
信号部の入力がすべて終了した時点では、Ｎビットデー
タ格納部２６１はＤＮ−１、Ｎビットデータ格納部２６
２はＤＮ−２、Ｎビットデータ格納部２６３はＤＮ−
３、…、Ｎビットデータ格納部２６ＮはＤ０の値を入力
している。また、ＤＡＴＡのデータ信号部が終了する
と、Ｍ＋Ｎビットカウンタ２４ａの出力信号であるＥＮ
ＡＢＬＥが１になるため、Ｎビットデータ格納部は、こ
の時点の入力データをラッチして保持する。
ータ格納部がＮビットシフトレジスタ２５ａのＮ個のＮ
ビットシフトレジスタの出力を１対１に対応して入力す
るように配置されている。このため、ＤＡＴＡのデータ
信号部の入力がすべて終了した時点では、Ｎビットデー
タ格納部２６１はＤＮ−１、Ｎビットデータ格納部２６
２はＤＮ−２、Ｎビットデータ格納部２６３はＤＮ−
３、…、Ｎビットデータ格納部２６ＮはＤ０の値を入力
している。また、ＤＡＴＡのデータ信号部が終了する
と、Ｍ＋Ｎビットカウンタ２４ａの出力信号であるＥＮ
ＡＢＬＥが１になるため、Ｎビットデータ格納部は、こ
の時点の入力データをラッチして保持する。
【００３３】レジスタデータ受信回路２０ａの動作を説
明する。図５は、レジスタデータ受信回路２０ａのタイ
ミングチャートである。外部からの入力信号であるＤＡ
ＴＡの同期信号部が入力されると、クロック信号生成手
段であるＰＬＬ２１ａが同期信号部にロックを開始す
る。同期が確立すると、ＰＬＬ２１ａの出力信号は、ク
ロック信号になる。また、ＤＡＴＡの同期信号部は、同
期信号部判断手段であるＭビットカウンタ２２ａにも入
力し、Ｍビットカウンタ２２ａは、同期信号部のビット
数のカウントを開始する。ビット数がＭビットになった
ところで、出力は１になる。ＡＮＤ２は、ＤＡＴＡが同
期信号部である場合には、Ｍビットカウンタ２２ａにＤ
ＡＴＡを供給するが、同期信号部が終了してＭビットカ
ウンタ２２ａの出力が１となると、Ｍビットカウンタ２
２ａへのＤＡＴＡ信号出力をディスエーブルする。ＡＮ
Ｄ１は、ＰＬＬ２１ａの出力信号と、Ｍビットカウンタ
２２ａの出力信号を入力していて、Ｍビットカウンタ２
２ａの出力が０の間、すなわち、ＤＡＴＡの同期信号部
をカウントしている間は、ＰＬＬ２１ａの出力信号をデ
ィスエーブルする。このため、ＰＬＬ２１ａの同期が確
立し、出力信号であるクロック信号が安定した後で、ク
ロックをＮビットシフトレジスタ２５ａやＮビットデー
タ格納部２６ａに供給することができる。セレクタ２３
ａは、Ｍビットカウンタ２２ａの出力と、ＡＮＤ１の出
力とＤＡＴＡを入力しており、Ｍビットカウンタ２２ａ
の出力が０の間、すなわち、ＤＡＴＡの同期信号部をカ
ウントしている間は、ＤＡＴＡの同期信号部を出力して
いて、Ｍビットカウンタ２２ａが１を出力すると、ＡＮ
Ｄ１の出力であるクロック信号を出力する。セレクタ２
３ａの出力は、Ｍ＋Ｎビットカウンタ２４ａに入力さ
れ、ここでＤＡＤＡの同期信号部のビット数とクロック
信号で計測できるデータ信号部のビット数をカウントす
る。このカウント値がＭ＋Ｎとなった時、すなわち、Ｄ
ＡＴＡ信号の入力が終了した時、Ｍ＋Ｎビットカウンタ
２４ａの出力は１になる。これまでの説明で明らかにし
たように、この信号は、Ｎビットデータ格納部２６ａ
が、データをラッチするためのイネーブル信号として作
用する。Ｄ−ＦＦ３は、Ｍ＋Ｎビットカウンタ２４ａの
出力とＡＮＤ１の出力を入力しており、Ｍ＋Ｎビットカ
ウンタの出力が１になると、Ｄ−ＦＦ３の出力信号も１
になり、ＡＮＤ１の出力の立ち下がりで、０に戻る。こ
のため、Ｄ−ＦＦ３の出力信号をリセット信号としてい
る、Ｍビットカウンタ２２ａとＭ＋Ｎビットカウンタ２
４ａは、次のクロック周期に相当するＡＮＤ１の立ち下
がりまでリセットを継続するため、余分なパルスをカウ
ントすることがない。
明する。図５は、レジスタデータ受信回路２０ａのタイ
ミングチャートである。外部からの入力信号であるＤＡ
ＴＡの同期信号部が入力されると、クロック信号生成手
段であるＰＬＬ２１ａが同期信号部にロックを開始す
る。同期が確立すると、ＰＬＬ２１ａの出力信号は、ク
ロック信号になる。また、ＤＡＴＡの同期信号部は、同
期信号部判断手段であるＭビットカウンタ２２ａにも入
力し、Ｍビットカウンタ２２ａは、同期信号部のビット
数のカウントを開始する。ビット数がＭビットになった
ところで、出力は１になる。ＡＮＤ２は、ＤＡＴＡが同
期信号部である場合には、Ｍビットカウンタ２２ａにＤ
ＡＴＡを供給するが、同期信号部が終了してＭビットカ
ウンタ２２ａの出力が１となると、Ｍビットカウンタ２
２ａへのＤＡＴＡ信号出力をディスエーブルする。ＡＮ
Ｄ１は、ＰＬＬ２１ａの出力信号と、Ｍビットカウンタ
２２ａの出力信号を入力していて、Ｍビットカウンタ２
２ａの出力が０の間、すなわち、ＤＡＴＡの同期信号部
をカウントしている間は、ＰＬＬ２１ａの出力信号をデ
ィスエーブルする。このため、ＰＬＬ２１ａの同期が確
立し、出力信号であるクロック信号が安定した後で、ク
ロックをＮビットシフトレジスタ２５ａやＮビットデー
タ格納部２６ａに供給することができる。セレクタ２３
ａは、Ｍビットカウンタ２２ａの出力と、ＡＮＤ１の出
力とＤＡＴＡを入力しており、Ｍビットカウンタ２２ａ
の出力が０の間、すなわち、ＤＡＴＡの同期信号部をカ
ウントしている間は、ＤＡＴＡの同期信号部を出力して
いて、Ｍビットカウンタ２２ａが１を出力すると、ＡＮ
Ｄ１の出力であるクロック信号を出力する。セレクタ２
３ａの出力は、Ｍ＋Ｎビットカウンタ２４ａに入力さ
れ、ここでＤＡＤＡの同期信号部のビット数とクロック
信号で計測できるデータ信号部のビット数をカウントす
る。このカウント値がＭ＋Ｎとなった時、すなわち、Ｄ
ＡＴＡ信号の入力が終了した時、Ｍ＋Ｎビットカウンタ
２４ａの出力は１になる。これまでの説明で明らかにし
たように、この信号は、Ｎビットデータ格納部２６ａ
が、データをラッチするためのイネーブル信号として作
用する。Ｄ−ＦＦ３は、Ｍ＋Ｎビットカウンタ２４ａの
出力とＡＮＤ１の出力を入力しており、Ｍ＋Ｎビットカ
ウンタの出力が１になると、Ｄ−ＦＦ３の出力信号も１
になり、ＡＮＤ１の出力の立ち下がりで、０に戻る。こ
のため、Ｄ−ＦＦ３の出力信号をリセット信号としてい
る、Ｍビットカウンタ２２ａとＭ＋Ｎビットカウンタ２
４ａは、次のクロック周期に相当するＡＮＤ１の立ち下
がりまでリセットを継続するため、余分なパルスをカウ
ントすることがない。
【００３４】
【発明の効果】以上説明したように本発明では、ある周
波数のパルス列である同期信号部が付加されたデータ信
号から、クロック信号を生成するクロック信号生成手段
と、入力信号から同期信号とデータ信号を分離する同期
信号部判断手段と、入力信号からイネーブル信号を生成
するイネーブル信号生成手段を設けたことにより、デー
タ送信部と受信部でのデータ転送を、１本の信号線のみ
で行うことができる。このため、ＩＣにした場合、入力
信号用に専用されるピンは１ピンで済むことになる。
波数のパルス列である同期信号部が付加されたデータ信
号から、クロック信号を生成するクロック信号生成手段
と、入力信号から同期信号とデータ信号を分離する同期
信号部判断手段と、入力信号からイネーブル信号を生成
するイネーブル信号生成手段を設けたことにより、デー
タ送信部と受信部でのデータ転送を、１本の信号線のみ
で行うことができる。このため、ＩＣにした場合、入力
信号用に専用されるピンは１ピンで済むことになる。
【図１】本発明の一実施の形態であるレジスタデータ転
送システムのブロック図である。
送システムのブロック図である。
【図２】本発明の一実施の形態であるレジスタデータ受
信回路の回路図である。
信回路の回路図である。
【図３】本発明の一実施の形態であるＭビットカウンタ
の回路図である。
の回路図である。
【図４】本発明の一実施の形態であるＮビットシフトレ
ジスタとＮビットデータ格納部の回路図である。
ジスタとＮビットデータ格納部の回路図である。
【図５】本発明の一実施の形態であるレジスタデータ受
信回路のタイミングチャートである。
信回路のタイミングチャートである。
【図６】従来の３線式レジスタデータ受信回路を含むレ
ジスタデータ転送システムのブロック図である。
ジスタデータ転送システムのブロック図である。
【図７】従来の２線式レジスタデータ受信回路を含むレ
ジスタデータ転送システムのブロック図である。
ジスタデータ転送システムのブロック図である。
【図８】従来の３線式レジスタデータ転送システムのレ
ジスタデータ受信回路のタイミングチャートである。
ジスタデータ受信回路のタイミングチャートである。
１０…レジスタデータ送信部、１１…データ信号生成手
段、２０…レジスタデータ受信部、２１…クロック信号
生成手段、２２…同期信号部判断手段、２４…イネーブ
ル信号生成手段、２６…内部レジスタ記憶手段、２０ａ
…レジスタデータ受信回路、２１ａ…ＰＬＬ、２２ａ…
Ｍビットカウンタ、２３ａ…セレクタ、２４ａ…Ｍ＋Ｎ
ビットカウンタ、２５ａ…Ｎビットシフトレジスタ、２
６ａ…Ｎビットデータ格納部、５０…信号線
段、２０…レジスタデータ受信部、２１…クロック信号
生成手段、２２…同期信号部判断手段、２４…イネーブ
ル信号生成手段、２６…内部レジスタ記憶手段、２０ａ
…レジスタデータ受信回路、２１ａ…ＰＬＬ、２２ａ…
Ｍビットカウンタ、２３ａ…セレクタ、２４ａ…Ｍ＋Ｎ
ビットカウンタ、２５ａ…Ｎビットシフトレジスタ、２
６ａ…Ｎビットデータ格納部、５０…信号線
Claims (9)
- 【請求項１】装置内の構成部間でデータを転送するレジ
スタデータ転送システムにおいて、 ある周波数のパルス列から成る同期信号部が付加された
データ信号を生成するデータ信号生成手段を有するレジ
スタデータ送信部と、 前記データ信号の同期信号部からクロック信号を生成す
るクロック信号生成手段と、 前記データ信号が同期信号部かどうかを判断する同期信
号部判断手段と、 前記データ信号から抽出したデータを内部レジスタにラ
ッチさせるイネーブル信号を生成するイネーブル信号生
成手段と、 前記クロック信号と前記イネーブル信号によりデータ信
号のデータを抽出し内部レジスタに記憶する内部レジス
タ記憶手段と、 を有するレジスタデータ受信部と、 から成ることを特徴とするレジスタデータ転送システ
ム。 - 【請求項２】ある周波数のパルス列から成る同期信号部
が付加されたデータ信号のデータを内部レジスタに記憶
するレジスタデータ受信回路において、 前記データ信号の同期信号部からクロック信号を生成す
るクロック信号生成手段と、 前記データ信号が同期信号部かどうかを判断する同期信
号部判断手段と、 前記データ信号から抽出したデータを内部レジスタにラ
ッチさせるイネーブル信号を生成するイネーブル信号生
成手段と、 前記クロック信号と前記イネーブル信号によりデータ信
号のデータを抽出し内部レジスタに記憶する内部レジス
タ記憶手段と、 を有すことを特徴とするレジスタデータ受信回路。 - 【請求項３】 前記クロック信号生成手段は、前記同期
信号にロックするＰＬＬ（Phase Locked Loop ）である
ことを特徴とする請求項２記載のレジスタデータ受信回
路。 - 【請求項４】 前記同期信号部判断手段は、前記同期信
号のパルス数をカウントするカウンタであることを特徴
とする請求項２記載のレジスタデータ転送回路。 - 【請求項５】 前記イネーブル信号生成手段は、前記同
期信号のパルス列のパルス数と前記クロック信号のパル
ス数をカウントするカウンタであることを特徴とする請
求項２記載のレジスタデータ転送回路。 - 【請求項６】装置内の構成部間でデータを転送するレジ
スタデータ転送方法において、 レジスタデータ送信部がある周波数のパルス列から成る
同期信号部を付加したデータ信号を生成する手順を有
し、 レジスタデータ受信部が、 前記データ信号の同期信号部からクロック信号を生成す
る手順と、 前記データ信号が同期信号部かどうかを判断する同期信
号部判断手順と、 前記データ信号から抽出したデータを内部レジスタにラ
ッチさせるイネーブル信号を生成するイネーブル信号生
成手順と、 前記クロック信号と前記イネーブル信号によりデータ信
号のデータを抽出し内部レジスタに記憶する内部レジス
タ記憶手順と、 を有することを特徴とするレジスタデータ転送方法。 - 【請求項７】 ある周波数のパルス列から成る同期信号
部が付加されたデータ信号のデータを内部レジスタに記
憶するレジスタデータ受信方法において、 前記同期信号部からクロック信号を生成する手順と、 前記データ信号が同期信号部であるかを判断する同期信
号部判断手順と、 前記データ信号から抽出したデータを内部レジスタにラ
ッチさせるイネーブル信号を生成するイネーブル信号生
成手順と、 前記クロック信号と前記イネーブル信号によりデータ信
号のデータを抽出し内部レジスタに記憶する内部レジス
タ記憶手順と、 を有することを特徴とするレジスタデータ受信方法。 - 【請求項８】 前記同期信号部判断手順は、 前記同期信号のパルス数をカウントし、 カウント値があらかじめ決められた同期信号部のパルス
数に達するまでは同期信号部であると判断し、 カウント値があらかじめ決められた同期信号部のパルス
数と一致した以降はデータ信号部であると判断する手順
であることを特徴とする請求項７記載のレジスタデータ
受信方法。 - 【請求項９】 前記イネーブル信号生成手順は、 前記入力信号が同期信号部である場合には同期信号のパ
ルス数をカウントし、 前記入力信号がデータ信号部である場合にはクロック信
号のパルス数をカウントし、 前記カウント値があらかじめ決められたデータの終了を
示す値と一致した場合にイネーブル信号を発生させる手
順であることを特徴とする請求項７記載のレジスタデー
タ受信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10160852A JPH11355379A (ja) | 1998-06-09 | 1998-06-09 | レジスタデータ転送システム及びレジスタデータ転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10160852A JPH11355379A (ja) | 1998-06-09 | 1998-06-09 | レジスタデータ転送システム及びレジスタデータ転送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11355379A true JPH11355379A (ja) | 1999-12-24 |
Family
ID=15723797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10160852A Pending JPH11355379A (ja) | 1998-06-09 | 1998-06-09 | レジスタデータ転送システム及びレジスタデータ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11355379A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100946686B1 (ko) | 2009-11-11 | 2010-03-12 | 주식회사 동운아나텍 | 단선 인터페이스 장치 및 방법 |
| JP2013211029A (ja) * | 2004-05-20 | 2013-10-10 | Qualcomm Inc | 単線バス及び３線バスの相互運用性 |
-
1998
- 1998-06-09 JP JP10160852A patent/JPH11355379A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013211029A (ja) * | 2004-05-20 | 2013-10-10 | Qualcomm Inc | 単線バス及び３線バスの相互運用性 |
| KR100946686B1 (ko) | 2009-11-11 | 2010-03-12 | 주식회사 동운아나텍 | 단선 인터페이스 장치 및 방법 |
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