JPH04145566A - シリアル転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアル転送回路に関し、特にマイクロコンピ
ュータ等に内蔵されるシリアルデータ転送回路に関する
。

〔従来の技術〕

−ｍに、情報処理システムの周辺ハードウェアの内でも
、シリアル転送回路は、パラレル転送回路に比較して、
データ転送に必要な信号線数が少なく経済的であるとい
う理由により、広く普及している。

一方、情報処理システムにおいては、様々な周辺装置お
よび他の情報処理システムと通信を行う必要があるが、
この時のシリアル転送周波数は、情報処理システムによ
り様々であるため、情報処理システムに含まれるシリア
ル転送回路は、幅広いシリアル転送周波数に柔軟に対応
できることが望まれている。

シリアル転送回路の中でも、シリアルデータを送受する
ための、送受信クロックが送信されないシリアル通信方
式においては、受信側においてシリアルデータを取り込
むための受信クロックを生成する必要がある。

この場合、前記受信クロックを生成する第１の方法は、
予め転送周波数を定め、デジタル位相同期ループまたは
非同期式通信方式のスタートビットを利用して、シリア
ルデータと位相の合った受信クロックを生成する方法で
ある。

また、第２の方法としては、予め転送周波数を定めない
でおいて１例えば、公衆回線を利用して不特定多数の情
報処理システムと接続する場合のような方法で、受信側
においては、送信側の送信周波数の如何に関せず、固定
の受信周波数で受信する。送信側においては、受信側の
受信周波数と一致するまで、送信周波数を変更しながら
データの送信を行う。送信側は送信周波数と同じ周波数
で受信側からの返信を受信する。受信側は送信されたデ
ータを、固定の受信周波数で受信し、受信したデータを
そのまま受信周波数と同じ周波数で送信側に送信する。

受信周波数と送信周波数が異なっている間は、送信側の
データと受信する側が送信側に返送するデータは異なっ
ている。送信側では、自己の送信したデータと、受信側
からの返信データとが一致するまで、送信周波数を変え
てゆく。送信側では、自己の送、信したデータと、受信
側からの返信データが一致するところで、送信周波数と
受信周波数とが一致したことを認識し、実際のデータ送
信を閘始することができる。

第３の方法としては、シリアルデータに対し、送信クロ
ックの周波数成分を含むような符号化を行い、受信側で
シリアルデータよりクロ・ツクの周波数成分を抽出し、
受信クロックを生成して、データ受信を行う方法もある
。

〔発明が解決しようとする課題〕

上述した従来のシリアル転送回路における第１の方法の
場合には、予め転送周波数を定めなければならないので
、不特定の情報処理システムの場合においては、送信側
と受信側とを接続することができないという欠点がある
。

次に、従来のシリアル転送回路における第２の方法の場
合には、転送周波数が受信側の受信周波数により制限さ
れてしまうため、転送速度を、送信側の情報処理システ
ムに適した転送速度にすることができず、また、更には
、送信周波数を受信周波数に合わせて変更することので
きない情報処理システムにおいては、送信側と受信側と
の間を接続することさえ不可能となり、送信側において
は、送信周波数を変更する手段を持つ必要が生じて経済
的な負担になるという欠点がある。

また第３の方法の場合には、送信データの符号化回路、
受信データの復号化回路および受信データからのクロ・
ｌり抽出回路等が必要であり、構成ハードウェアが複雑
になるという欠点がある。

〔課題を解決するための手段〕

本発明のシリアル転送回路は、マイクロコンピュータに
内蔵されるシリアルデータ転送回路おいて、受信される
シリアルデータの始めのレベル変化と、次のレベル変化
との間の時間間隔を計測する時間計測手段と、前記時間
計測手段の計測結果値または当該計測結果値を加工して
格納する記憶手段と、前記記憶手段のｗＩ給内容をベー
スとして、クロックを発生する手段と、前記シリアルデ
ータの転送周波数と同一周波数の受信クロックを生成す
る手段と、を備えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例を示すブロック図である。第
１図に示されるように、本実施例は、中央処理装置７に
対応して、エツジ検出回路１と、カウンタ２と、スター
トビット検出回路３と、ＡＮＤ回路４と、レジスタ５と
、ボーレート発生回路６と、を備えて構成される。

第１図において、外部情報外システム（図示せず）より
入力されるシリアルデータ１０２は、エツジ検出回路１
およびスタートビット検出回路３に入力される。エツジ
検出回路１においては、シリアルデータ１０２のレベル
っ変化が検出され、エツジ検出信号１０３が出力されて
、カウンタ２、ＡＮＤ回路４および中央処理装置７に入
力される。カウンタ２においては、入力されるエツジ検
出信号１０３のレベルが“ｌ”の時には現在のカウント
値が保持され、エツジ検出信号１０３がレベル“１”の
後に“０”となると、システムクロック１０１が計数値
“０′′より計数される。なお、中央処理装置７に入力
されるエツジ検出信号１０３は、中央処理装置７に対す
る割込み信号として作用する。

他方、中央処理装置７より出力される受信許可信号１０
４の反転信号とエツジ検出信号１０３は、ＡＮＤ回路４
に入力されて論理積がとられ、ラッチ信号１０５として
出力されて、レジスタ５に入力される。レジスタ５にお
いては、ＡＮＤ回路４より入力されるラッチ信号１０５
のレベルが“１”の期間において、カウンタ２の計数値
が取り込まれ保持される。

また、スタートビット検出回路３においては、シリアル
データ１０２のスタートビットが検出されて、スタート
ビット検出信号１０６が出力され、ボーレート発生回路
６に送られる。ボーレート発生回路６においては、レジ
スタ５に取り込まれている値が、システムクロック１０
１によりダウンカンラントされ、そのカウント値がレジ
スタ５の値の１／２になると、受信クロック１０７を　
“０”　とし、カウント値が０、またはスタートビット
検出信号１０６が“１”になると、受信クロック１０１
を“１”として、レジスタ５の値から再度ダウカウント
が開始される。　　　゛ 以下、第２図に示されるタイミグチャートを参照し、シ
リアルデータの送信周期が、システムクロック１０１の
８クロック幅に相当する場合を例として、本実施例の動
作について説明する。

データが送信されていない期間においては、シリアルデ
ータ１０２は“１”レベルとなっている。

送信側においては、最初にデータを“１１１１１１１１
Ｂ”　（以下、最後にＢを付したものは、２進表示とす
る）とする。実際に受信されるシリアルデータ１０２は
、スタートビットがデータの先頭に付加されている“０
１１１１１１１１Ｂ”となっている。

中央処理装置７においては、予め受信許可信号１０４は
“０”レベルに設定されている。受信許可信号１０４が
“０”レベルであるため、受信許可信号１０４が入力さ
れているスタートビット検出回路３は非動作状態となっ
ている。

エツジ検出回路１においては、送信されたスタートビッ
トにより、シリアルデータ１０２のレベルが“１”から
“０”に変化したことを検知して、出力されるエツジ検
出信号１０３をシステムクロックｌｏｔの１クロック幅
のレベル“１”とする（第２図（ａ）、（ｂ）および（
Ｃ）を参照）。

中央処理装置７においては、エツジ検出回路１より入力
されるエツジ検出信号１０３を割込み信号として、シリ
アルデータ１０２のレベル変化の発生回数が計数される
。

カウンタ２においては、入力されるエツジ検出信号１０
３が“１”レベルから“０”レベルに変化することを受
けて、初期値を“０”としてシステムクロック１０１に
対する計数が開始される（第２図（Ｃ）および（ｄ）を
参照）。

シリアルデータ１０２がスタートビットから次のデータ
ビットに移行すると、エツジ検出回路３においては、シ
リアルデータ１０２のレベルが“０”から“１”に変化
したことが検知され、エツジ検出信号１０３は、システ
ムクロック１０１の１クロック幅にて出力される（第２
図（ｂ）および（Ｃ）と参　・照）。

カウンタ２においては、エツジ検出信号１０３の２回目
のレベル“ｌ”の発生により、蒋述のシステムクロック
の計数は停止されるが、この時点においては、カウンタ
２においては、システムクロック１０１は８回カウント
されており、そのカウント内容は「７」となっている（
第２図仕）および（ｄ）を参照）。

中央処理装置７から出力される受信許可信号１０４のレ
ベルが“０”で、エツジ検出信号１０３のレベルが“１
”の状態おいては、ＡＮＤ回路４から出力されるラッチ
信号１０５のレベルは“１”となり、レジスタ５には、
カウンタ２における前記計数値「７」がセットされる。

ボーレート発生回路６においては、レジスタ５にセット
された値でシステムクロックｌｏｔが計数され、システ
ムクロック１０１の８クロック幅の受信クロック１０７
が生成されて、出力される（第２図（ｄ）、　（ｅ）、
（ｆ）および（ｇ）を参照）。

中央処理装置７においては、エツジ検出回路１から送ら
れてくるエツジ検出信号１０３が２回発生したことを受
けて、受信許可信号１０４のレベルを“１”とする。受
信許可信号１０４が“１”レベルになることにより、そ
れ以降においてシリアルデータ１０２のレベルに変化が
生じても、ＡＮＤ回路４から出力されるラッチ信号１０
５が“０”レベルとなるため、レジスタ５における値は
変化することがない。

以上の動作を通じて、シリアルデータ１０２の送信周波
数と同一の周波数の受信クロック１０７が生成され、出
力される。

次に、シリアルデータ１０２と受信クロック１０７との
位相合わせについて説明する。

送信側においては、受信側において送信周波数を検出す
るためのデータ“１１１１１１１１Ｂ”を出力した後、
スタートビットを付加した通常のデータ転送が行われる
。中央処理装置７から出力される受信許可信号１０４が
“１”レベルになることにより、スタートビット検出回
路３が動作状態となり、スタートビット検出回路３にお
いてスタートビットが検出されると、スタートビット検
出信号１０６が出力され、ボーレート発生回路６に入力
される。ボーレート発生回路６はスタートビット検出信
号１０６によりリセットされ、リセット後において再度
カウント動作が開始されて、受信クロック１０７が生成
される。この動作により、受信クロック１０７は送信さ
れたシリアルデータ１０２と位相が一致し、この受信ク
ロック１０７を使用することにより、所期のデータ受信
が可能となる。

次に、別の送信周波数のシリアルデータに対する受信ク
ロックの発生について説明する。

一連の受信動作が終了したことを、中央処理装置７にお
いて判断された場合には、受信許可信号１０４を再度゛
°Ｏ”レベルにすることにより、シリアルデータ１０２
のレベル変化を介して、ラッチ信号１０５が再度“１”
レベルとなることが可能な状態となるため、別の周波数
で送信されたスタートビットによるレベル変化が検出さ
れると、この新しい周波数に対応した値がレジスタ５に
セットされ、ボーレート発生回路６を介して、新しい受
信クロック１０７か生成される。

以上が本発明の第１の実施例であるが、本実施例の説明
においては、受信クロック１０７が、システムクロック
１０１の８クローｌり幅となる場合についての説明を行
ったが、本発明がクロック幅に制約されることなく実現
することができることは言うまでもない。また、カウン
タ２、レジスタ５およびボーレート発生回路６における
ビット幅が広ければ広い程、そしてシステムクロック１
０１のクロック周波数が高ければ高い程、生成すること
の可能な受信クロックの範囲が広くなることは明らかで
ある。

次に、本発明の第２の実施例について説明する。第３図
は、本実施例第２の実施例を示すブロック図である。第
３図に示されるように、本実施例は、中央処理装置１４
に対応して、エツジ検出回路８と、カウンタ９と、ＡＮ
Ｄ回路１０と、レジスタ１１と、ボーレート発生回路１
２と、ディジタル位相同期回路１３と、を備えて構成さ
れる。

第２図において、外部情報外システム（図示せず）より
入力されるシリアルデータ１０９は、エツジ検出回路８
およびディジタル位相同期回路１３に入力される。エツ
ジ検出回路８においては、シリアルデータ１０９のレベ
ルの変化が検出され、エツジ検出信号１１０が出力され
て、カウンタ９、ＡＮＤ回路１０および中央処理装置１
４に入力される。カウンタ９においては、入力されるエ
ツジ検出信号１１０のレベルが“１”の時には現在のカ
ウント値が保持され、エツジ検出信号１１０がレベル“
１”の後に“０”となると、システムクロック１０８が
計数値パ０”より計数される。なお、中央処理装ＷＬ４
に入力されるエツジ検出信号１１０は、中央処理装置Ｉ
４に対する割込み信号として作用する。

他方、中央処理装置１４より出力される受信許可信号１
ｉｔの反転信号とエツジ検出信号Ｌ１０は、ＡＮＤ回路
１０に入力されて論理積がとられ、ラッチ信号１１２と
して出力されて、レジスタ１１に入力される、レジスタ
１１においては、ＡＮＤ回路１０より入力されるラッチ
信号１１２のレベルが“１”の期間において、カウンタ
９の値か下位に５ビット分ずらされ、カウンタ２の値の
１／３２が取り込まれて保持される。

ボーレート発生回路１２においては、レジスタ１１に取
り込まれている値か、システムクロック１０８によりダ
ウンカンラントされ、そのカウント値がレジスタ１１の
値の１／２になると、受信クロック１１３を“０”とし
、カウント値がＯになると、受信クロック１０１を′１
”として、レジスタ５の値から再度ダウカウントが開始
される。ディジタル位相同期回路１３においては、シリ
アルデータ１０９ならびにボーレート発生回路１２から
人力される受信クロック１１３を受けて、受信クロック
１１３に位相同期した同期クロック１１４が生成され、
出力される。

以下においては、本実施例の第１の実施例と相違する部
分について説明する。

送信側においては、最初に、データとして“１０１Ｂ”
を送信する。第１の実施例の場合と同様に、エツジ検出
回路８においてシリアルデータ１０９のレベル変化が検
出され、カウンタ９においてシステムクロック１０ｇが
計数されて、２度目のエツジ検出信号１１０か出力され
ると、レジスタ１１においては、カウンタ９における下
位５ビット分を無視したカウンタ９の計数値のｌ／３２
の値がセットされる。従って、この場合には、ボーレー
ト発生回路１２からは、シリアルデータ１０９の送信周
波数の３２倍の周波数の受信クロック１１３が発生され
て出力され、その一部はディジタル位相同期回路１３に
送られる。ディジタル位相同期回路１３においては、シ
リアルデータ１０９と受信クロック１１３を入力して、
出力される同期クロック１１４とシリアルデータ１０９
との位相差が小さくなるように、受信クロック１１３を
計数して位相制御し、シリアルデータ１０９に同期した
同期クロック１１４を生成して出力する。なお、本実施
例においては、同期クロック１１４がシリアルデータ１
０９の受信クロックとして使用される。

例えば、同期クロック１１４の位相とシリアルデータ１
０９の位相とが一致していれば、同期クロック１１４は
受信クロック１１３を３２クロック分カウントして、同
期クロック１１４として、ディジタル位相同期回路１３
から出力される。また、同期クロック１１４が、シリア
ルデータ１０９に対して位相遅れのある場合には、ディ
ジタル位相同期回路１３において、受信クロック１１３
が３１クロック分カウントされて、位相遅れの同期クロ
ック１１４が生成されて出力される。

従って、本発明による受信クロック発生回路を、ディジ
タル位相同期回路をカウントクロックする形にて使用す
ることにより、シリアルデ〜りと周波数ならびに位相の
合致した受信クロックを得ることができる。

〔発明の効果〕

以上、詳細に説明したように、本発明は、受信されるシ
リアルデータより、受信クロックを容易に生成すること
ができるため、下記の効果が得られる。

（１）予め転送周波数を定める必要がなく、不特定の情
報処理システムとの接続が可能となり、更に送信側の情
報処理システムは任意の周波数で送信することができる
ため、送信側の情報処理システムに適した、任意の転送
周波数のシリアルデータの送信を行うことができる。

（２〉送信側においては、受信周波数に送信周波数を合
わせるために、送信周波数を変更するための複雑な処理
が一切不要となる。

（３）送信データを符号化する必要がないので、送信デ
ータの符号化回路、受信データの複号化回路および受信
データからのクロック抽出回路等が不要となり、経済的
な負担が軽減される。

（４）特定の転送周波数を使用しないため、第三者によ
る通信の傍受が困難となり、秘匿性が保持される。

【図面の簡単な説明】

第１図および第３図は、それぞれ本発明の第１および第
２の実施例のブロック図、第２図は、第１の実施例にお
けるタイミングチャート図、第３図は従来例のブロック
図である。 図において、１，８−・・・・・エツジ検出回路、２゜
９・・・・・・カウンタ、３・−・・・・スタートビッ
ト検出回路、４．１０・・・・−・ＡＮＤ回路、５．１
１・・・・・・レジスタ、６，１２・・・・・・ボーレ
ート発生回路、７．１４・−・・・・中央処理装置、１
３・・・−・・ディジタル位相同期回路。

Claims (1)

1. 【特許請求の範囲】 マイクロコンピュータに内蔵されるシリアルデータ転送
   回路おいて、 受信されるシリアルデータの始めのレベル変化と、次の
   レベル変化との間の時間間隔を計測する時間計測手段と
   、 前記時間計測手段の計測結果値または当該計測結果値を
   加工して格納する記憶手段と、 前記記憶手段の格納内容をベースとして、クロックを発
   生する手段と、 前記シリアルデータの転送周波数と同一周波数の受信ク
   ロックを生成する手段と、 を備えることを特徴とするシリアル転送回路。