JPH05225128A - シリアル転送回路 - Google Patents

Abstract

(57)【要約】 【目的】送信データから送信周波数を解析し、送信周波
数と同じ受信周波数の受信クロックを発生させることに
ある。 【構成】シリアルデータＩＮにおけるデータの変化点を
エッジ検出回路２で検出し、その変化点の間隔をカウン
タ３で計測する。しかも、シリアルデータＩＮの第１の
ビットに対するデータの間隔をカウンタ３で計測し、第
１のレジスタ５に書込む。同様に、第２のビットに対す
るデータの間隔を第２のレジスタ８に書込む。これら両
レジスタ５，８の内容を比較回路９で比較し、一致して
いれば受信データのビット幅を計測できたとして、中央
処理装置６に一致信号ｈを出力して割込む。更に、第２
のレジスタ８の内容をボーレート発生回路１１で計数す
ることにより、送信周波数と同じ周波数の受信クロック
を発生する。尚、両レジスタ５，８の内容が異なったと
きは、一致するまで計測を繰返す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシリアル転送回路に関
し、特にマイクロコンピュータ等に内蔵されるシリアル
データ転送回路に関する。

【０００２】

【従来の技術】一般に、情報処理システムの周辺装置に
おけるシリアル転送回路は、パラレル転送回路と比較し
てもデータ転送に必要な信号線数が少なく、経済的であ
るという理由により広く普及している。一方、情報処理
システムにおいては、様々な周辺装置及び他の情報処理
システムと通信をおこなう必要があるが、このとき用い
るシリアル転送周波数は情報処理システムにより様々で
あるため、情報処理システムに含まれるシリアル転送回
路は幅広いシリアル転送周波数に柔軟に対応できること
が望まれている。

【０００３】特に、シリアル転送方式の中でもシリアル
データを送受するための送受信クロックが送信されない
シリアル通信方式では、受信側においてシリアルデータ
を取り込むための受信クロックを生成する必要がある。
かかる受信クロックを生成する第１の方法としては、予
め転送周波数を定め、デジタル位相同期回路や非同期通
信方式のスタートビットを利用してシリアルデータと位
相の合った受信クロックを生成する場合がある。また第
２の方法としては、予め転送周波数を定めないでおき、
例えば公衆回線を利用した不特定多数の情報処理システ
ムと接続する場合がある。このような場合の受信側は送
信側の送信周波数の如何にかかわらず、固定の受信周波
数で受信する。一方、送信側は受信側の受信周波数と一
致するまで送信周波数を変更しながらデータの送信をお
こなう。また、送信側は送信周波数と同じ周波数で受信
側からの返信を受信する。すなわち、受信側は送信され
たデータを固定の受信周波数で受信し、受信したデータ
をそのまま受信周波数と同じ周波数で送信側に送信す
る。従って、受信周波数と送信周波数が異なっている間
は送信側のデータと受信側の返送データが異なってい
る。要するに、送信側は自己の送信したデータと受信側
からの返信データが一致するところで送信周波数と受信
周波数とが一致したことを認識し、実際のデータ送信を
開始する。更に、第３の方法としては、シリアルデータ
に対して送信クロックの周波数成分を含むような符号化
をおこなう場合がある。このときは受信側でシリアルデ
ータより周波数成分を抽出し、受信クロックを生成して
データ受信をおこなうものである。

【０００４】

【発明が解決しようとする課題】上述した従来のシリア
ル転送回路を用いた第１の方法の場合には、予め転送周
波数を定めなければならないので、不特定の情報処理シ
ステムのときは送信側と受信側とを接続することができ
ないという欠点がある。また、従来のシリアル転送回路
を用いた第２の方法の場合には、転送周波数が受信側の
受信周波数に制限されてしまうため、転送速度を送信側
の情報処理システムに適した転送速度にすることができ
ず、更に送信周波数を受信周波数に合わせて変更できな
い情報処理システムにおいては、送信側と受信側との間
を接続することさえ不可能となる。従って、送信側は送
信周波数を変更する手段を持たなければならず、経済的
に負担になるという欠点がある。更に、第３の方法の場
合は送信データの符号化回路や受信データの復号化回路
および受信データに基ずくクロック抽出回路等が必要で
あり、構成ハードウェアが複雑になるという欠点があ
る。

【０００５】本発明の目的は、かかる送信データに基ず
き送信周波数を解析し、送信周波数と同じ受信周波数の
受信クロックを発生させることにある。

【０００６】

【課題を解決するための手段】本発明のシリアル転送回
路は、受信するシリアルデータの第１乃至第３のレベル
変化点を検出するエッジ検出回路と、前記第１のレベル
変化および前記第２のレベル変化の時間間隔並びに前記
第２のレベル変化および前記第３のレベル変化の時間間
隔をシステムクロックに基ずき計数するカウンタと、前
記カウンタで計数した２つの前記時間間隔を加工して格
納する第１および第２のレジスタと、前記エッジ検出回
路の出力により前記第１および第２のレジスタの内容を
比較し且つ一致したときに一致信号を出力する比較回路
と、前記比較回路の比較結果が一致しないときに前記カ
ウンタと前記第１，第２のレジスタを前記比較結果が一
致するまで動作させる制御手段と、前記第１もしくは第
２のレジスタの内容に基ずき受信クロックを発生させる
クロック発生手段とを有し、前記受信シリアルデータの
転送周波数と同じ周波数の受信クロックを生成して構成
される。

【０００７】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を説明するための
シリアル転送回路におけるクロック発生回路のブロック
図である。図１に示すように、本実施例は８ビットのシ
リアルデータにスタートビットを付加する非同期通信方
式に適用したものである。かかるシリアルデータの送信
中に雑音等が伝送線路に影響を与えると、受信側に入力
されるシリアルデータは本来の信号ではない異なった信
号（以下、誤りデータと呼ぶ）になることがある。本実
施例はこの誤りデータによる誤動作を避けるために、シ
リアルデータのデータビットの間隔を２度計測し、その
２つの結果を比較することにあり、一致すると、誤りデ
ータが含まれていなかったものとし、ボーレートジェネ
レータを動作させ、受信クロックを発生させる。

【０００８】まず、本実施例は外部情報処理システム
（図示省略）よりデータ入力端子１に入力されたシリア
ルデータＩＮのレベル変化を検出したときにエッジ検出
信号ａを出力するエッジ検出回路２と、シリアルデータ
ＩＮのスタートビットを検出したときにスタートビット
検出信号ｆを出力するスタートビット検出回路１０とを
有する。このエッジ検出回路２から出力されたエッジ検
出信号ａが“１”のときは、カウンタ３で現在のカウン
ト値を保持し、エッジ検出信号ａが“１”の後“０”に
なったときは計数値「０」よりシステムクロックｂを計
数する。また、シリアルデータＩＮの反転信号およびエ
ッジ検出信号ａはＡＮＤゲート４で論理積をとられ、ラ
ッチ信号ｃを出力する。このラッチ信号ｃが“１”の間
に第１のレジスタ５はカウンタ３の計数値を取り込み保
持する。一方、ＡＮＤゲート７は中央処理装置６から出
力される受信許可信号ｄの反転信号と、シリアルデータ
ＩＮおよびエッジ検出信号ａとを入力し、ラッチ信号ｅ
を出力する。このラッチ信号ｅが“１”の期間に第２の
レジスタ８はカウンタ３の計数値を取り込み保持する。
これらエッジ検出信号ａと、第１のレジスタ５の保持し
た値と、第２のレジスタ８の保持した値とが比較回路９
に入力される。この第１のレジスタ５の保持した値およ
び第２のレジスタ８の保持した値が一致すると、エッジ
検出信号ａがアクティブとなるタイミングで比較回路９
から一致信号ｈが出力される。更に、第２のレジスタ８
の値はシステムクロックｂでダウンカウントされ、この
カウント値が第２のレジスタ８の値の１／２になると、
ボーレート発生回路（ＢＲＧ）１１は受信クロックｇを
“０”にする。また、カウント値が「０」またはスター
トビット検出回路１０からのスタートビット検出信号ｆ
が“１”になると、ボーレート発生回路１１は受信クロ
ックｇを“１”にし、第２のレジスタ８の値から再びダ
ウンカウントする。一方、中央処理装置６は受信許可信
号ｄを出力し、一致信号ｈを割り込み信号として入力す
る。

【０００９】図２は図１に示すクロック発生回路の動作
を説明するための各種信号のタイミング図である。図２
に示すように、ここではシリアルデータの送信周期がシ
ステムクロックｂの１０クロック幅に相当する場合を例
にとる。尚、データが送信されていない期間のシリアル
データＩＮは“１”になっている。まず、送信側におい
て、最初のデータを“１０１０１０１０”とすると、実
際に受信されるシリアルデータＩＮは、スタートビット
がデータの先頭に付加された“０１０１０１０１０”と
なっている。しかも、この図２ではシリアルデータＩＮ
のスタートビット中に雑音等の影響で誤りデータが含ま
れている場合を示し、またシリアルデータＩＮがスター
トビットにより“０”になり、システムクロックｂでは
４クロック後に誤りデータが含まれ、スタートビットが
反転してシステムクロックｂの２クロック幅だけ“１”
となる（図２のから）場合を示している。中央処理
装置６は予め受信許可信号ｄを“０”に設定している。
この受信許可信号ｄが“０”であるため、受信許可信号
ｄを入力するスタートビット検出回路１０は非動作状態
になっている。

【００１０】次に、エッジ検出回路２は送信されたスタ
ートビットによりシリアルデータＩＮが“１”から
“０”に変化したことを検知し、エッジ検出信号ａをシ
ステムクロックｂの１クロック幅だけ“１”にする（図
２）。シリアルデータＩＮが“０”で且つエッジ検出
信号ａが“１”になると、ＡＮＤゲート４がアクティブ
になり、ラッチ信号ｃを１にするので、第１のレジスタ
５にカウンタ３の計数値をセットする。しかし、カウン
タ３は、この時点ではカウントしていないので、第１の
レジスタ５にはカウンタ３の初期値がセットされる。こ
のカウンタ３においては、エッジ検出信号ａが“１”か
ら“０”に変化したことで初期値を“０”とし、システ
ムクロックｂに対する計数を開始する。

【００１１】次に、シリアルデータＩＮのスタートビッ
トはシステムクロックｂの４クロック後、誤りデータに
より一部が“１”になると、エッジ検出回路２はエッジ
検出信号ａを出力する。このエッジ検出信号ａが
“１”、シリアルデータＩＮが“１”であるので、今度
はＡＮＤゲート７がアクティブになる（図２の参
照）。この時点でのカウンタ３のカウント値は「３」と
なっているので、ＡＮＤゲート７が出力するラッチ信号
ｅにより第２のレジスタ８は「３」がセットされる。ま
た、システムクロックｂの１クロック幅後、エッジ検出
信号ａが“０”になると、カウンタ３は再び「０」より
カウントを始める。

【００１２】次に、比較回路９はエッジ検出信号ａによ
り第１のレジスタ５および第２のレジスタ８の内容を比
較する。しかるに、第１のレジスタ５の内容はカウンタ
３の初期値が記憶されているので、比較回路９は一致信
号ｈを出力しない。一方、システムクロックｂで２クロ
ック後にシリアルデータＩＮが“０”に戻ると、再びエ
ッジ検出信号ａがアクティブになる。このとき、カウン
タ３の計数値は「１」となっている（図２の参照）す
なわち、シリアルデータＩＮが“０”となり、エッジ検
出信号ａが“１”になると、ＡＮＤゲート４がアクティ
ブとなる。このＡＮＤゲート４が出力するラッチ信号ｃ
により、第１のレジスタ５には、カウンタ３の計数値
「１」がセットされる。このエッジ検出信号ａがアクテ
ィブとなると同時に、比較回路９は第１のレジスタ５お
よび第２のレジスタ８の保持された値を比較するが、こ
の時点ではシリアルデータＩＮに含まれる誤りデータに
よってレジスタの値がセットされている。これら第１の
レジスタ５および第２のレジスタ８に保持された値は、
偶然に発生する誤りデータによって規定されるが、両者
が一致する確率は小さく、誤りデータにより比較回路９
が一致信号ｈを出力する可能性は小さい。この例では、
第１のレジスタ５に保持された値は「３」であり、第２
のレジスタ８に保持された値は「１」であるので、一致
信号ｈは出力されない。カウンタ３はエッジ検出信号ａ
が出力された後、計数値「０」から再びカウントを始め
る。これら第１および第２のレジスタ５，８に保持され
た値が一致した場合は、でたらめなデータが受信されて
しまうが、パリティ等の通信プロトコルによりエラー検
出することで誤りを検出することができる。

【００１３】次に、シリアルデータＩＮがスタートビッ
トの次のデータビットで「１」になると（図２の）、
エッジ検出回路２はエッジ検出信号ａを再び出力する。
この時点でカウンタ３の値は「３」となっている。シリ
アルデータＩＮが“１”になると、再びエッジ検出信号
ａを出力するので、ＡＮＤゲート７がアクティブとな
り、ラッチ信号ｅを出力する。このラッチ信号ｅがアク
ティブになると、第２のレジスタ８には、カウンタ３の
値「３」がセットされる。この時、第１のレジスタ５は
「１」がセットされているので、比較回路９から出力さ
れる一致信号ｈはアクティブとならない。さらに、エッ
ジ検出信号ａが“０”になると、カウンタ３の計数値は
「０」にリセットされ、再びカウントの動作を行う。

【００１４】次に、システムクロックｂの１０クロック
後、シリアルデータＩＮが“０”になると（図２の
）、エッジ検出信号ａがアクティブになる。このシリ
アルデータＩＮが“０”となり、エッジ検出信号ａが
“１”になると、ＡＮＤゲート４がアクティブとなるの
で、ラッチ信号ｃが“１”となる。この時、カウンタ３
の値は「９」となっている。従って、ラッチ信号ｃが
“１”になるので、第１のレジスタ５には、カウンタ３
の計数値「９」がセットされる。一方、第２のレジスタ
８は「３」がセットされているので、比較回路９より出
力される一致信号ｈはアクティブとならない。

【００１５】次に、カウンタ３はエッジ検出信号ａが
“０”になると、再びカウントを「０」より開始する。
再び、システムクロックｂの１０クロック後、シリアル
データＩＮが“１”になると（図２の）、エッジ検出
回路２によりエッジ検出信号ａが発生する。この時のカ
ウンタ３の計数値は「９」となっている。しかるに、エ
ッジ検出信号ａが“１”、シリアルデータＩＮが“１”
であるので、ＡＮＤゲート７がアクティブとなり、ラッ
チ信号ｅがシステムクロックｄの１クロック幅だけ
“１”となる。このラッチ信号ｅはカウンタ３の計数値
「９」を、第２のレジスタ８にセットする。従って、エ
ッジ検出信号ａにより、比較回路９は第１のレジスタ５
の保持した値「９」と、第２のレジスタ８の保持した値
「９」とを比較し、各々の保持した値が一致したことに
より一致信号ｈを初めてアクティブにする。

【００１６】一方、中央処理装置６は一致信号ｈがアク
ティブになると、受信許可信号ｄを“１”にする。この
受信許可信号ｄを“１”にすると、以降のシリアルデー
タＩＮにレベル変化が生じても、ＡＮＤゲート７によっ
てラッチ信号ｅを発生しないので、第２のレジスタ８の
値は変化しない。この第２のレジスタ８の値をボーレー
ト発生回路１１でカウントすることにより、シリアルデ
ータＩＮの送信周波数と同じ周波数の受信クロックｇを
発生することができる。

【００１７】次に、シリアルデータＩＮと受信クロック
ｇとの位相合わせについて説明する。送信側は受信側が
送信周波数を検出するための“１０１０１０１０１Ｂ”
のデータを出力した後、スタートビットを付加した通常
のデータ転送をおこなう。しかる後、受信許可信号ｄが
“１”になると、スタートビット検出回路１０が動作
し、スタートビットを検出すると、スタートビット検出
信号ｆを出力する。このスタートビット検出信号ｆによ
り、ＢＲＧ１１をリセットする。その後、ＢＲＧ１１は
再びカウント動作を開始し、受信クロックｇを発生す
る。この動作により受信クロックｇは送信されたシリア
ルデータＩＮと位相が一致し、この受信クロックｇを使
用することによりデータ受信が可能になる。

【００１８】次に、別の送信周波数のシリアルデータに
対する受信クロックの発生について説明する。一連の受
信動作が終了したことを中央処理装置６が判断した場
合、受信許可信号ｄを再び“０”にすれば、シリアルデ
ータＩＮのレベル変化によりラッチ信号ｅが再び“１”
になることが可能な状態となる。従って、別の周波数で
送信されたスタートビットによるレベル変化を検出する
と、新しい周波数に対応した値が第２のレジスタ８にセ
ットされ、新しい受信クロックｇを発生することができ
る。

【００１９】要するに、本実施例においては、受信クロ
ックｇがシステムクロックｄの１０クロック幅となる場
合を説明したが、クロック幅に制約されることなく実現
できることは言うまでもない。すなわち、カウンタ３，
第１のレジスタ４，第２のレジスタ８およびＢＲＧ１１
のビット幅が広ければ広いほど、またシステムクロック
ｄのクロック周波数が高ければ高いほど、生成可能な受
信クロックｇの範囲が広くなるのはあきらかである。

【００２０】図３は本発明の他の実施例を説明するため
のシリアル転送回路におけるクロック発生回路のブロッ
ク図である。図３に示すように、本実施例はシリアルデ
ータと受信クロックの位相合わせをデジタル・フェーズ
・ロックド・ループ（以下、ＤＰＬＬと呼ぶ）を用いて
行うものであり、ＢＲＧの出力クロックをＤＰＬＬの入
力クロックとするものである。このＤＰＬＬを使用する
ことにより、位相合わせのためのスタートビットを送信
しない通信方式に適用することができる。本実施例は外
部情報処理システム（図示せず）より入力されたシリア
ルデータＩＮのレベル変化を検出してエッジ検出信号ａ
を出力するエッジ検出回路２と、エッジ検出信号ａが
“１”のとき現在のカウント値を保持し、エッジ検出信
号ａが“１”の後“０”になると、計数値「０」よりシ
ステムクロックｂを計数するカウンタ３と、シリアルデ
ータＩＮの反転信号およびエッジ検出信号ａを入力して
ラッチ信号ｃを出力するＡＮＤゲート４と、ラッチ信号
ｃが“１”の期間にカウンタ３の計数値を取り込み保持
する第１のレジスタ５と、中央処理装置６より出力され
る受信許可信号ｄの反転信号とシリアルデータＩＮおよ
びエッジ検出信号ａを入力してラッチ信号ｅを出力する
ＡＮＤゲート７と、ラッチ信号ｅが“１”の期間にカウ
ンタ３の計数値を取り込み保持する第２のレジスタ８
と、エッジ検出信号ａと第１のレジスタ５の保持した値
および第２のレジスタ８の保持した値を入力し且つ第１
のレジスタ５の保持した値と第２のレジスタ８の保持し
た値が一致したときにエッジ検出信号ａがアクティブに
なるタイミングで一致信号ｈを出力する比較回路９と、
第２のレジスタ８の値の下位５ビットを無視した値（第
２のレジスタ８の１／３２の値）をシステムクロックｂ
でダウンカウントし、そのカウント値が第２のレジスタ
８の値の１／６４となると受信クロックｇを“０”にす
る一方、カウント値が「０」になると受信クロックｇを
“１”にし、第２のレジスタ８の値から再びダウンカウ
ントするボーレートジェネレータ（ＢＲＧ）１１ａと、
受信クロックｇとシリアルデータＩＮを入力してＤＰＬ
Ｌクロックｊを発生するＤＰＬＬ１２と、一致信号ｈを
割り込み信号として入力し受信許可信号ｄを出力する中
央処理装置６とを備えている。以下、本実施例が前述し
た一実施例と比較して異なる部分を中心にして説明す
る。

【００２１】まず、送信側は最初に“１０１０１０１
０”のデータを送信する。受信側では、シリアルデータ
ＩＮのレベル変化を検出すると、カウンタ３がシステム
クロックｂを計数し、しかる後比較回路９が一致信号ｈ
を出力する。このとき、ＢＲＧ１１ａは第２のレジスタ
８の下位５ビットを無視して計数の１／３２の値の計数
を始める。従って、ＢＲＧ１１ａはシリアルデータＩＮ
の送信周波数の３２倍の周波数の受信クロックｇを発生
する。また、ＤＰＬＬ１２は受信クロックｇを計数し、
ＤＰＬＬクロックｊとシリアルデータＩＮの位相差が小
さくなるように、ＤＰＬＬクロックｊを発生する。

【００２２】本実施例では、このＤＰＬＬクロックｊを
シリアルデータＩＮの受信クロックとして使用する。例
えば、ＤＰＬＬクロックｊとシリアルデータＩＮの位相
が一致していれば、ＤＰＬＬ１２は受信クロックｇを３
２クロックカウントしてＤＰＬＬクロックｊを発生す
る。また、ＤＰＬＬクロックｊをシリアルデータＩＮと
比較して位相が遅れていれば、ＤＰＬＬ１２は受信クロ
ックｇを３１クロックカウントして位相の進んだＤＰＬ
Ｌクロックｊを発生する。

【００２３】要するに、本実施例におけるクロック発生
回路の受信クロック出力をＤＰＬＬ１２のカウントクロ
ックして使用することにより、シリアルデータＩＮと周
波数および位相の合った受信クロックが得られる。

【００２４】

【発明の効果】以上説明したように、本発明のシリアル
転送回路は、受信シリアルデータから受信クロックを生
成できるので、 予め転送周波数を定める必要がなく、不特定の情報処
理システムと接続可能であり、更に送信側の情報処理シ
ステムは任意の周波数で送信できるため、送信側の情報
処理システムに適した任意の転送周波数のシリアルデー
タの送信をおこなうことができる。

【００２５】送信側は受信周波数に送信周波数を合わ
せるため、送信周波数を変更するための複雑な処理が不
要である。

【００２６】送信データを符号化する必要がないの
で、送信データの符号化回路、受信データの復号化回
路、受信データからのクロック抽出回路が不要になり、
経済的な負担が少ない。

【００２７】特定の転送周波数を使用しないので、第
三者による通信の傍受が困難となる。という効果があ
る。また本発明はデータビットの間隔を２度計測するの
で、受信クロックを決定するにあたり、雑音等の誤りデ
ータによる影響を受けにくいという効果もある。

【図面の簡単な説明】

【図１】本発明の一実施例を説明するためのシリアル転
送回路におけるクロック発生回路のブロック図である。

【図２】図１に示すクロック発生回路の動作を説明する
ための各種信号等のタイミング図である。

【図３】本発明の他の実施例を説明するためのシリアル
転送回路におけるクロック発生回路のブロック図であ
る。

【符号の説明】

１ データ入力端子 ２ エッジ検出回路 ３ カウンタ ４，７ ＡＮＤゲート ５，８ レジスタ ６ 中央処理装置 ９ 比較回路 １０ スタートビット検出回路 １１ ボーレート発生回路 １２ デジタル・フェーズ・ロックド・ループ（ＤＰ
ＬＬ）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 受信するシリアルデータの第１乃至第３
   のレベル変化点を検出するエッジ検出回路と、前記第１
   のレベル変化および前記第２のレベル変化の時間間隔並
   びに前記第２のレベル変化および前記第３のレベル変化
   の時間間隔をシステムクロックに基ずき計数するカウン
   タと、前記カウンタで計数した２つの前記時間間隔を加
   工して格納する第１および第２のレジスタと、前記エッ
   ジ検出回路の出力により前記第１および第２のレジスタ
   の内容を比較し且つ一致したときに一致信号を出力する
   比較回路と、前記比較回路の比較結果が一致しないとき
   に前記カウンタと前記第１，第２のレジスタを前記比較
   結果が一致するまで動作させる制御手段と、前記第１も
   しくは第２のレジスタの内容に基ずき受信クロックを発
   生させるクロック発生手段とを有し、前記受信シリアル
   データの転送周波数と同じ周波数の受信クロックを生成
   することを特徴とするシリアル転送回路。
2. 【請求項２】 前記クロック発生手段は、ボーレート発
   生回路もしくはデジタル・フェーズ・ロックド・ループ
   回路を用いた請求項１記載のシリアル転送回路。