JPH04357730A - シリアル伝送の同期化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【産業上の利用分野】本発明は、伝送装置の送信信号を
正常に受信するために、受信側において受信クロックの
位相を修正するシリアル伝送の同期化装置に関する。

【０００２】

【従来の技術】一般に、シリアル伝送方式には、同期式
と非同期式がある。同期式は、送信側より送られてくる
クロック情報を受信クロックとして、受信信号をサンプ
リングする方式である。非同期式は、受信側で作られる
受信クロックを用いて受信データをサンプリングする方
式である。

【０００３】この非同期式においては、ジッタにより受
信信号の位相が多少ずれても、正常にサンプリングでき
るように、できる限り受信データの中央に受信クロック
がくるように受信クロックの位相修正をする必要がある
。この位相修正の手段として、従来から、ＤＰＬＬ（デ
ジタル・フェーズロック・ループ）を使用した手段が用
いられている。

【０００４】図３に、上記したこの種の従来例を示す。

【０００５】図中、復調器１は、送信側から遅れてくる
信号を復調し、受信信号としてサンプリング回路２と変
化点検出回路３に送る。変化点検出回路３は、受信信号
の変化点を検出する毎に、位相比較回路４へ信号を出力
する。位相比較回路４は、この信号をもとに、受信クロ
ックの位相が進んでいるか遅れているかを判定する。

【０００６】ところで、位相の進み遅れの判定は多様で
あるが、ここでは、図４（Ａ）に示す如く、受信データ
のビットの変わり目から本来のビット長の１／２のとこ
ろに受信クロックａが出力される場合は、位相差は零と
する。また、図４（Ｂ）に示す如く、受信データがジッ
タによりビット長が変化した場合、本来のビット長の１
／２のところの受信クロックａは位相差を零とするが、
図示破線の受信クロックｂの場合には位相は進み、受信
クロックｃの場合に位相は遅れと判定する。同様に、図
４（Ｃ）に示す如く、受信データがジッタにより変化し
た場合、本来のビット長の１／２のところの受信クロッ
クａの位相差は零とするが、図示破線の受信クロックｂ
の場合に位相は進み、受信クロックｃの場合に位相は遅
れと判定する。

【０００７】受信クロック作成回路５は、例えば図５に
示す如く、３２回（０〜３１まで）の基本クロックパル
スをカウントしてパルス３１のとき１個の受信クロック
をｔ２，ｔ４時点に出力し、リセットして再びこの動作
を繰り返す。この場合、ｔ２，ｔ４時点の受信クロック
は、１ビット長のの中央で出力され、受信信号の変化点
（ｔ１，ｔ３，ｔ５の各時点）では、パルス１５とパル
ス１６の中間となるようにしている。

【０００８】位相比較回路４は、受信クロック作成回路
５のカウントパルスがパルス１５とパルス１６の中間の
とき変化点検出回路３より変化点の信号を入力したとき
位相差を零と判定する。つまり、図５に示す如く、受信
信号の変化点（ｔ１，ｔ３，ｔ４）のとき受信クロック
作成回路５のカウント数が１６回と１７回の中間にあれ
ば、位相比較回路４は位相差を零とする。

【０００９】次に、例えば、図６に示す如く、ｔ１時点
で位相差が零と判定され、ｔ２時点で受信クロックを出
力したが、本来ｔ３時点で受信信号の変化点となる受信
信号が伸びた場合には、次の判定をして受信クロックの
補正をする。

【００１０】位相比較回路４は、パルス１５とパルス１
６との中間のｔ３時点を経過しても、変化点検出回路３
から受信信号の変化点の信号を入力しないため位相が進
んでいると判定して、位相進み信号を受信クロック作成
回路５へ出力する。この場合、受信クロック作成回路５
は、カウンタをパルス１６で停止させ、ｔ４時点でパル
ス１６を初期値として再びカウントを開始する。その後
、受信クロック作成回路５のｔ５時点でパルス３１とな
り、ｔ６時点で受信信号を出力する。つまり、本来の変
化点（ｔ３時点）から１７パルス、前回のｔ２時点の受
信信号から３３パルスをカウントして受信信号を出力す
る。従って、補正されない場合の本来の受信信号（図示
破線のパルス）を出力するｔ５時点より１パルス遅らせ
る。なお、ｔ７時点は本来の変化点信号を出力される時
点を示す。

【００１１】一方、図７に示す如く、ｔ１時点からｔ２
時点まで位相差が零であったが受信信号が縮んだ場合に
は次の判定をして補正をする。

【００１２】位相比較回路４は、ｔ３時点のパルス１２
のとき、変化点検出回路３から受信信号を変化点を入力
するため位相が遅れていると判定する。即ち、パルス１
５とパルス１６との中間点の以前に変化点を入力すると
位相がおくれていると判定する。この場合、位相比較回
路４はパルス１５（ｔ４時点で本来の変化点）のときカ
ウントを停止する。そして初期値パルス１７として、再
びパルス３１までカウントしてｔ６時点で受信クロック
を出力する。即ち、前回の受信クロック（ｔ２時点）か
ら３１パルスで受信クロック（ｔ６時点）を出力し、本
来の受信クロックの出力するｔ７時点（図示破線のパル
ス）より１パルス前に補正され受信クロックが出力され
る。なお、ｔ８は本来の変化点信号が出力される時点を
示す。

【００１３】サンプリング回路２は、受信クロック作成
回路５から出力される受信クロックによる受信信号をサ
ンプリングし、そのサンプリングデータを出力する。

【００１４】

【発明が解決しようとする課題】しかしながら、上記し
た従来の同期化装置には次の問題がある。

【００１５】上記した同期化装置は、シリアル伝送の受
信側で、常に受信のクロックをＤＰＬＬ（デジタル・フ
ェースロック・ループ）により微調整しながら送信側と
同期を保つものである。ところが、伝送回路の切り替わ
り等により受信信号の位相が大きくずれた場合、その位
相のずれに速やかに追従することができず、また、同期
はずれを起こす可能性があるという問題がある。

【００１６】そこで、本発明は、受信信号の位相が大き
く変化しても同期はずれを起こさず、早い引込み時間で
同期状態に入ることができるシリアル伝送の同期化装置
を提供することを目的とする。

【００１７】［発明の構成］

【課題を解決するための手段】本発明は、受信信号の変
化点を検出する変化点検出回路と、基本クロックパルス
を所定の初期値からカウントして所定のカウントアップ
値で受信クロックを出力するカウンタを有する受信クロ
ック作成回路と、前記変化点検出回路の検出した変化点
の時点の前記受信クロック作成回路のカウント値から受
信信号と受信クロックとの位相の進みまたは遅れの信号
を検出する位相比較回路で構成され、この位相比較回路
による位相の進みまたは遅れの信号により前記受信クロ
ック作成回路のカウンタのカウント値を再設定し、受信
信号と受信クロックの位相差を修正するデジタル・フェ
ーズロック・ループを有するシリアル伝送装置の同期化
装置において、前記変化点検出回路の変化点から次の受
信信号の出力する時点までの基本クロックをカウントし
て時間を計測し、この計測された時間が予め定めた条件
のとき信号を出力するタイマ回路と、このタイマ回路の
出力する信号をカウントし、カウント値が所定の基準値
以上のとき信号を次の変化点まで出力する計数回路と、
この計数回路の信号と前記変化点検出回路の変化点の信
号を入力してＡＮＤ条件が成立するとき信号を出力する
ＡＮＤ回路と、このＡＮＤ回路の出力する信号により受
信信号と受信クロックの位相差を零に修正するために前
記受信クロック回路のカウンタのカウント値を再設定す
る再設定手段とを設けるようにしたものである。

【００１８】

【作用】上記構成により、受信信号の位相ずれがジッタ
の範囲内のときデジタル・フェースロック・ループの作
用により位相のずれを修正する。さらに、位相ずれがジ
ッタの範囲を大きく越えたときはその位相のずれに応じ
て受信クロック回路のカウンタのカウントを再設定する
。従って、受信信号の位相ずれが大幅になっても同期は
ずれを起こすことがなく、速やかに位相ずれを修正する
ことができる。

【００１９】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００２０】図１は、本発明の一実施例を示すシリアル
伝送の同期化装置のブロック構成図である。図４と異な
る点は、タイマ回路６、計数回路７およびＡＮＤ回路８
を新たに追加した点である。

【００２１】タイマ回路６は、変化点検出回路３からの
信号によりリセットされ、基本クロックを１パルスづつ
カウントし、さらに所定の条件のパルスカウントのとき
に受信クロックを入力すると、計数回路７に信号を出力
する。

【００２２】計数回路７は、タイマ回路６からの信号に
より１パルスづつカウントし、所定のカウント値のとき
所定時間、ＡＮＤ回路８へ信号を出力する。

【００２３】ＡＮＤ回路８は、変化点検出回路３からの
信号と計数回路７からの信号を入力し、ＡＮＤ条件が成
立した場合に受信クロック作成回路５へ信号を出力する
。

【００２４】次に、本実施例の作用を図２を参照して説
明する。なお、本実施例ではＤＰＬＬの分解能を１／３
２とする。

【００２５】先ず、ｔ１時点からｔ３時点までの回路切
替え前では、図５で説明したと同様に、受信クロックの
位相差が零である。従って、ｔ２時点のビットの中央で
受信クロックを出力する。

【００２６】即ち、位相比較回路４は、ｔ１時点ではパ
ルス１５とパルス１６の中間で変化点の信号を入力する
ため受信クロックの位相差を零として受信クロック作成
回路５へ位相進みまたは位相遅れ信号を出力しない。従
って、受信クロック作成回路５は、ｔ２時点でパルス３
１となり受信クロックを出力する。この場合、仮に図６
または図７で説明した如く、位相比較回路４が受信クロ
ックの位相の進みまたは遅れをしたとき受信クロック作
成回路５へ位相進みまたは位相遅れ信号を出力し、通常
のＤＰＬＬの動作をする。

【００２７】また、タイマ回路６はｔ１時点で変化点検
出回路３の変化点の信号を入力してパルス０から基本ク
ロックを１つづつカウントする。そして、ｔ３時点で次
の変化点の信号を入力するとリセットされ、再び基本ク
ロックをカウントする動作を繰り返す。この場合には、
後に述べる条件が成立しないためタイマ回路６から信号
が出力されない。

【００２８】ここで、ｔ３時点で回線の切替えがされて
、図示するように１ビットの長さが大幅に縮小された場
合には次の動作をする。タイマ回路６は、次の条件式（
１）が成立するか否かの判定する。

【００２９】

【数１】｜α−１５｜≧β…………（１）

【００３０】
ここで、　　α：受信クロックを出力時点のタイマ回路
６のカウント値 β：基準値β＝１０

【００３１】上記条件式（１）が成立するか否かはｔ２
時点においても判定されるが、このときには成立しない
。その後、ｔ５時点で、タイマ回路６が受信クロックを
入力したときには、基準値β＝１０とすればα＝４カウ
ントで上記条件式（１）が成立する。この結果、タイマ
回路６は、計数回路７に信号を出力する。

【００３２】計数回路７は上記タイマ回路６の出力する
信号を入力してカウントし、このカウント値が所定値（
γ）以上のときＡＮＤ回路８へ出力する。本実施例では
便宜上、上記所定値γ＝１としている。従って、計数回
路７は、ｔ６時点で信号をＡＮＤ回路８に出力する一方
、この信号をｔ７時点で変化点の信号が入力されるまで
信号を維持する。

【００３３】その後、ｔ７時点でＡＮＤ回路８へ変化点
信号が入力すると、計数回路７の信号によりＡＮＤ条件
が成立し、この信号が受信クロック作成回路５へ入力さ
れる。これにより、受信クロック作成回路５は、カウン
トを停止して強制的に初期値パルス１６としてカウント
を開始する。そして、３１パルス、つまり１６カウント
したときのｔ９時点で受信クロックを出力する。このよ
うにして、ｔ９時点で受信クロックが１ビット長の中央
で出力され位相差が零となり補正される。

【００３４】ところで、基準値βはβ／３２が伝送路の
ひずみとモデムのひずみの和よりも多少大きくなるよう
にする。例えば、モデムのひずみを１５％、伝送路のひ
ずみを１０％とした場合次の式（２）による。

【００３５】

【数２】 　　　　　　　　β＝１０＞｛（１５＋１０）／１００
｝＊３２…………（２）

【００３６】この理由は、受信
信号がジッタにより位相ずれを起こす範囲ならば、従来
のＤＰＬＬの処理のみを継続するためである。

【００３７】以上のように受信信号の位相が大きくずれ
たとき、即ち、｜α−１５｜≧βになったとき、計数回
路７のカウントはタイマ回路６からの信号により、１加
算される。計数回路７のカウントの値が所定値（γ）以
上になったとき、信号を出力しＡＮＤ回路８を通して次
の信号の変化点で受信クロック作成回路５のカウンタを
強制的に初期値（本実施例では１６）にプリセットする
。カウンタは、初期値からカウンタを続けカウントの値
がパルス３１になると、受信クロックを出力する。

【００３８】なお、計数回路７を備えたのは、伝送路上
のノイズ等により本来の信号の変化点以外の時点で変化
点を検出してしまった場合、直ちに受信クロック作成回
路５のカウンタをプリセットしてしまうことを防ぐため
のものである。また、計数回路７のカウンタのリセット
条件は、受信信号の位相が｜α−１５｜＜βとなったと
きと、カウント値の値が一定値（γ）以上になり受信ク
ロック作成回路５のカウンタをプリセットしたときであ
る。

【００３９】

【発明の効果】以上説明したように本発明によれば、受
信信号の位相ずれがジッタの範囲内ならば、従来のデジ
タル・フェーズロック・ループによる処理をする。位相
ずれがジッタの範囲を超えて大きくずれた場合は、その
位相差を零にするように受信信号に同期して受信クロッ
クを発生する。従って、同期はずれを起こさず、かつ、
従来よりも早く同期状態に入ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すシリアル伝送の同期化
装置のブロック構成図である。

【図２】同装置の作用を示すタイムチャートである。

【図３】従来例を示すシリアル伝送の同期化装置のブロ
ック構成図である。

【図４】受信信号と受信クロックの位相の遅れおよび進
みを示す説明図である。

【図５】従来例を示すシリアル伝送の同期化装置の作用
を示すタイムチャートである。

【図６】従来のシリアル伝送の同期化装置の受信信号が
伸びた場合の作用を示すタイムチャートである。

【図７】従来のシリアル伝送の同期化装置の受信信号が
縮んだ場合の作用を示すタイムチャートである。

【符号の説明】

１　　　　復調器 ２　　　　サンプリング回路 ３　　　　変化点検出回路 ４　　　　位相比較回路 ５　　　　受信クロック作成回路 ６　　　　タイマ回路 ７　　　　計数回路 ８　　　　ＡＮＤ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　受信信号の変化点を検出する変化点検
   出回路と、基本クロックパルスを所定の初期値からカウ
   ントして所定のカウントアップ値で受信クロックを出力
   するカウンタを有する受信クロック作成回路と、前記変
   化点検出回路の検出した変化点の時点の前記受信クロッ
   ク作成回路のカウント値から受信信号と受信クロックと
   の位相の進みまたは遅れの信号を検出する位相比較回路
   で構成され、この位相比較回路による位相の進みまたは
   遅れの信号により前記受信クロック作成回路のカウンタ
   のカウント値を再設定し、受信信号と受信クロックの位
   相差を修正するデジタル・フェーズロック・ループを有
   するシリアル伝送の同期化装置において、前記変化点検
   出回路の変化点から次の受信信号の出力する時点までの
   基本クロックをカウントして時間を計測し、この計測さ
   れた時間が予め定めた条件のとき信号を出力するタイマ
   回路と、このタイマ回路の出力する信号をカウントし、
   このカウント値が所定の基準値以上のとき信号を次の変
   化点まで出力する計数回路と、この計数回路の信号と前
   記変化点検出回路の変化点の信号を入力してＡＮＤ条件
   が成立するとき信号を出力するＡＮＤ回路と、このＡＮ
   Ｄ回路の出力する信号により受信信号と受信クロックの
   位相差を零に修正するために前記受信クロック作成回路
   のカウンタのカウントを再設定する再設定手段とを備え
   たことを特徴とするシリアル伝送の同期化装置。