JPH024172B2 - - Google Patents

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JPH024172B2
JPH024172B2 JP55010870A JP1087080A JPH024172B2 JP H024172 B2 JPH024172 B2 JP H024172B2 JP 55010870 A JP55010870 A JP 55010870A JP 1087080 A JP1087080 A JP 1087080A JP H024172 B2 JPH024172 B2 JP H024172B2
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JP
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clock
gate
circuit
local clock
bistable trigger
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Boodoo Jannpieeru
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Telecommunications Radioelectriques et Telephoniques SA TRT
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Telecommunications Radioelectriques et Telephoniques SA TRT
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Description

【発明の詳細な説明】 本発明は局部クロツクを外部クロツクと急速に
再同期させる回路であつて、その同期すべき局部
クロツクの発生器は、基準クロツク信号の周波数
を分周器で分周して局部クロツクを発生すると共
に、その分周比を局部クロツクと外部クロツクの
特性外部変換点の位相差を検出する位相比較器に
より制御することにより外部クロツクと同期した
局部クロツクを発生する位相ロツクループを具え
ている再同期回路に関するものである。
斯る回路は例えばゲート伝送系の受信機に使用
され、受信データ信号から形成された外部データ
クロツクと同期する局部クロツクを得るのに用い
られる。この場合、各データ伝送の開始時に、信
号検出回路が受信機の入力端子にデータ信号が到
来したことを検出した瞬時からできるだけ速く局
部クロツクと外部クロツクとの同期が得られるよ
うにすることが重要である。しかし、何の手段も
溝じないと、上述の位相ロツクループではこの再
同期に時間がかかる。
データ伝送系の受信機の同期すべきクロツク周
波数は低く、例えば2400Hzである。この周波数の
局部クロツクは一般に水晶発振器により発生され
た基準周波数を分周して得られる。位相比較器で
検出された位相差は位相ロツクループによつて同
期すべきクロツクの遅いリズムで補正される。各
補正ステツプ（正又は負）は両クロツク間の精密
な同期を維持するために小さくし、高周波数基準
信号の１周期又は数周期とする。しかし、このよ
うにすると、各伝送の開始時に同期すべき両クロ
ツク間には任意の位相関係が存在し、大きな位相
差が存在するときは同期が得られるまでに極めて
長い時間が必要になる。
同期を迅速に得る既知の手段は、局部クロツク
を発生する分周器を構成するカウンタを外部クロ
ツク信号の第１特性変換点が生ずる瞬時に零にリ
セツトするものである。このリセツト動作により
局部クロツクの特性変換点が発生し、両クロツク
はこの瞬時に同期され、その後は位相ロツクルー
プの常規動作により両クロツクが同期状態に維持
される。
しかし、この高速同期方法は全ての場合に使用
できるものではない。例えば、位相ロツクループ
として機能し、且つ特に分周器として作動するカ
ウンタを具える市販の集積回路では、このカウン
タを零にリセツトする入力端子を具えていないの
でこの方法は使用できない。
本発明の目的は、分周カウンタに特別の入力端
子を必要とせず、特に集積回路により実現された
位相ロツクループを使用し得る高速再同期手段を
提供せんとするにあり、本発明再同期回路におい
ては、基準クロツクパルスをゲートを介して位相
ロツクループに供給し、且つこのゲートを同期が
失われとき生ずる再同期信号の出現後の同期すべ
き局部クロツクの特性変換点により遮断し、次い
で外部クロツクの特定変換点により導通させる装
置を設たけたことを特徴とする。
図面につき本発明を説明する。
第１図に示す本発明再同期回路は、局部クロツ
クＨを外部クロツクHeと高速に再同期するもの
である。外部クロツクHeと同期する局部クロツ
クＨを得る既知の回路はデジタル位相ロツクルー
プを用い、その入力端子２は水晶発振器３により
発生された同期すべきクロツクの周波数より高周
波数の基準クロツクHrを直接受信する。この基
準クロツクHrの周波数は位相ロツクループ１内
の可変分周器４に供給され、この分周器はループ
１の出力端子５に局部クロツクＨを供給する。位
相ロツクループ１は位相比較器６を具え、この比
較器は局部クロツクＨのリズムで局部クロツク信
号Ｈと端子７に供給される外部クロツク信号He
の特性変換点間の位相差を検出する。この位相検
出器は例えばこの位相差の極性のみを指示す。
分周器４の分周比は通常Ｎで、これにより外部
クロツクHeの公称周波数に等しい又は極めて近
似する局部クロツク周波数Ｈを得ることができ
る。位相比較器６は局部クロツク信号の変換点の
位相が外部クロツクHeの変換点より進んでいる
ことを検出すると、この比較器６は＋で示すライ
ンから分周器４にその分周周比をＮからＮ＋ｋに
変える制御パルスを供給して検出位相進みを低減
させる。位相遅れが検出されると、位相比較器６
は−で示すラインから分周器４にその分周比をＮ
からＮ−ｋに変える制御パルスを供給して検出位
相遅れを低減させる。分周器４は例えば固定モジ
ユロＮカウンタを有し、上述の制御パルスがない
場合にはＮに等しい分周比を発生する２進カウン
タとする。分周比Ｎ＋ｋ及びＮ−ｋはこれら制御
パルスによつてこの２進カウンタの入力端子にお
ける基準クロツクHrの周波数のｋ個のパルスを
抑圧又は加算することにより得られる。これがた
め、局部クロツク信号Ｈの変換点は検出位相差を
kTのステツプ（Ｔは基準クロツクHrの周期）で
補正することにより外部クロツクHeの変換点と
同期される。動作中両クロツクＨ及びHe間の精
密な同期状態を維持するにはステツプkTはクロ
ツクＨ及びHeの同期に対し小さくする必要があ
る。しかし、このようにすると同期すべき両クロ
ツク間の位相差が大きいときに同期達成時間が極
めて長くなる。
この場合に局部クロツクＨと外部クロツクHe
との高速再同期を得る既知の手段は、分周器４を
構成する２進カウンタを再同期制御信号の発生後
に現われる外部クロツクの第１特性変換点の発生
瞬時に正確にリセツトするものである。カウンタ
を零にリセツトすると局部クロツクＨの特性変換
点は外部クロツクHeと同相になる。その後は上
述したように位相ロツクループによつて精密な同
期状態を維持することができる。しかし、この方
法は常に適用し得るわけではなく、例えば市販の
集積回路で位相ロツクループ１の機能を達成する
場合にはそれに可変分周器４を零にリセツトし得
る入力端子が設けられていないので、適用不可能
である。
本発明は、両クロツクを迅速に再同期する他の
手段であつて、これによれば上記の欠点を除去し
得る手段を提供するものである。
本発明においては、基準クロツクHrの周波数
を位相ロツクループ１の入力端子２にゲート回路
８を介して供給すると共に、このゲートを端子９
に再同期制御信号が発生した後に発生する局部ク
ロツクＨの特性変換点により非導通にし、次いで
外部クロツクHeの特性変換点により導通させる
装置を設ける。
第１図の実施例では、Ｄ型双安定トリガ回路１
０を用い、その出力端子をゲート回路８の入力
端子に接続してこのゲートを導通又は非導通にす
る。この双安定トリガ回路１０はそのＤ入力端子
にゲート１１の出力端子から受信されるパルスに
よりＱ＝１状態にセツトされる。変換点検出器１
２は同期すべき局部クロツク信号Ｈの各特性変換
点毎にパルスを発生するが、これらパルスはゲー
ト１１によつて、双安定トリガ回路１３がＱ＝１
状態になるまで双安定トリガ回路１０のＤ入力端
子に供給されない。この双安定トリガ回路１３の
Ｑ＝１状態は再同期制御信号SRのパルスがその
Ｄ入力端子に発生するときに得られる。双安定ト
リガ回路１０がＱ＝１状態のとき、このトリガ回
路はその入力端子RAZにゲート１４の出力端子
から受信されるパルスによつて零にリセツトされ
る。変換点検出器１５は外部クロツク信号Heの
各特性変換点毎にパルスを発生するが、これらパ
ルスは双安定回路１０がＱ＝１状態になるまでゲ
ート１４により双安定回路１０に供給されない。
ゲート１４によつて供給されるパルスは双安定ト
リガ回路１３にも供給されてこれを零にリセツト
する。
上述の再同期回路の動作を第２図の波形図に示
す。第２ａ図はゲート８を経て伝送され分周器４
でカウントされる基準クロツク信号Hrのパルス
を示し、ゲート８で抑圧され分周器４でカウント
されないパルスは消却してある。図の明瞭のため
に、Hrの全てのパルスを図示していないので、
これらパルスは比較的低い周波数のようにみえる
が実際はこれより著しく高い周波数である。図の
開始点では、双安定トリガ回路１０及び１３はＱ
＝０状態にあり、（第２ｆ及び２ｃ図）、カウンタ
４はゲート８により伝送されるクロツクHrのパ
ルスをカウントしている。第２ｂ図は端子９に現
われる再同期制御信号のパルスSRを示す。この
パルスSRの立下がり縁により双安定トリガ回路
１３がＱ＝１状態に変化される（第２ｃ図）。基
準クロツクHrのパルスINは分周器４のカウント
サイクルの最終パルスである。このパルスINはこ
の分周器４を自動的に零にリセツトし、これによ
り同期すべき局部クロツク信号Ｈの特性変換点
THが発生する（第２ｄ図）。この変換点THにより
変換点検出器１２の出力端子に短かいDHT（第２
ｅ図）が発生し、このパルスはこのとき導通して
いるゲート１１を経て双安定トリガ回路１０のＤ
入力端子に伝送され、このパルスDTHの立下が
り縁により双安定トリガ回路１０がＱ＝１状態に
変化される（第２ｆ図）。これに応答してゲート
８は基準クロツクHrのパルスの伝送を停止し、
分周器４は零状態のままとなる。次いで外部クロ
ツク信号He（第２ｇ図）の特定変換点THEが現わ
れたとき、変換点検出器１５の出力端子に短かい
パルスDTHe（第２ｈ図）が発生し、このパルス
はこのとき導通しているゲート１４を経て双安定
トリガ回路１０及び１３の入力端子RAZに伝送
され、このパルスDTHeの立下がり縁によりこれ
ら双安定トリガ回路が零にリセツトされる。この
ときゲート８は基準クロツクHrを分周器４に再
び伝送開始する。分周器４はI1からINまでのＮ個
のパルスをカウントし、パルスINのときに局部ク
ロツク信号Ｈの新しい特性変換点T′Hを発生し、
この変換点T′Hは、局部クロツクＨと外部クロツ
クHeが略々同一の周波数を有するので、外部ク
ロツク信号Heの特性変換点T′Heと略々同時に発
生する。双安定トリガ回路１３は零にリセツトさ
れているので、局部クロツクＨの変換点T′H及び
その後の変換点は検出器１２により検出されず、
ゲート８は導通したままとなり、その後は位相ロ
ツクループ１が両クロツクの特性変換点間の僅か
な位相差を補正する。なんらかの理由で両クロツ
ク間の同期が失われたときは、端子９に再同期信
号を供給することにより高速再同期を行なうこと
ができる。
【図面の簡単な説明】
第１図は本発明再同期回路の一実施例の回路、
第２図は該回路内に生ずる各部の信号波形図であ
る。 １……位相ロツクループ、２……基準クロツク
入力端子、３……水晶発振器、４……可変分周
器、５……クロツク出力端子、６……位相比較
器、７……外部クロツク入力端子、８……ゲート
回路、９……再同期制御信号入力端子、１０……
（第１）双安定トリガ回路、１１……ゲート、１
２……（第１）変換点検出器、１３……（第２）
双安定トリガ回路、１４……ゲート、１５……
（第２）変換点検出器、Ｈ……同期すべきクロツ
ク、Hr……基準クロツク、He……外部クロツ
ク、SR……再同期制御信号。

Claims (1)

  1. 【特許請求の範囲】 １ 局部クロツクを外部クロツクと急速に再同期
    させる回路であつて、その同期すべき局部クロツ
    クの発生器は、基準クロツク信号の周波数を分周
    器で分周して局部クロツクを発生すると共に、そ
    の分周比を局部クロツクと外部クロツクの特性変
    換点間の位相差を検出する位相比較器により制御
    することにより外部クロツクと同期した局部クロ
    ツクを発生する位相ロツクループを具えている再
    同期回路において、前記基準クロツク信号を前記
    位相ロツクループにゲートを介して供給し、且つ
    このゲートを同期が失われたとき生ずる再同期制
    御信号の出現後に現れる局部クロツクの特性変換
    点により遮断し、次いで外部クロツクの特性変換
    点によりこのゲートを導通させる装置を設けたこ
    とを特徴とする高速再同期回路。 ２ 特許請求の範囲１記載の回路において、該回
    路は、前記ゲートを遮断又は導通させる第１双安
    定トリガ回路と再同期制御信号を記憶する第２双
    安定トリガ回路と、局部クロツクの特性変換点に
    一致するパルスを発生する第１変換点検出器と、
    この第１変換点検出器の出力パルスを第２双安定
    トリガ回路が再同期制御信号を受信するまでは第
    １双安定トリガ回路に供給しないで第１双安定ト
    リガ回路が前記ゲートの遮断を制御しないように
    する装置と、外部クロツクの特性変換点に一致す
    るパルスを発生する第２変換点検出器と、この第
    ２変換点検出器の出力パルスを第１及び第２双安
    定トリガ回路に伝送して第１及び第２双安定トリ
    ガ回路を零にリセツトする装置とを具えたことを
    特徴とする高速再同期回路。
JP1087080A 1979-02-05 1980-02-02 High speed resynchronization circuit Granted JPS55105718A (en)

Applications Claiming Priority (1)

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FR7902902A FR2448257A1 (fr) 1979-02-05 1979-02-05 Dispositif de resynchronisation rapide d'une horloge

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Publication Number Publication Date
JPS55105718A JPS55105718A (en) 1980-08-13
JPH024172B2 true JPH024172B2 (ja) 1990-01-26

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ID=9221609

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US (1) US4309662A (ja)
EP (1) EP0015014B1 (ja)
JP (1) JPS55105718A (ja)
CA (1) CA1137567A (ja)
DE (1) DE3062653D1 (ja)
FR (1) FR2448257A1 (ja)

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