JPH02218221A - ディジタル位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は入力信号に位相同期したクロックを作成する
ディジタル位相同期回路に関するものである。

［従来の技術］ 第３図は、例えば畑・古用著ｒＰＬＬ−ＩＣの使い方」
　（産報出版株式会社、１９７６年１１月２０日発行）
、第１４７頁に示された従来のディジタル位相同期回路
を示すブロック図であり、図中、１は入力端子８から位
相情報が入力信号として入力し、後述する可変分周回路
６からの位相比較タイミング信号と比較して２値量子化
した位相比較結果を出力する位相比較回路、２はこの位
相比較結果を入力して位相制御信号を出力する、双方向
カウンタを含む例えばランダムウオークフィルタから成
るシーケンシャルループフィルタ（以下、ＳＬＦと略す
）、６は前記位相制御信号を入力し、発振器７からの高
速クロックの分周比を可変して前記位相情報に位相同期
をとったクロックを出力端子９から出力する可変分周回
路である。

次に動作について説明する。位相比較回路１には入力端
子８から位相情報が入力信号として入力し、この位相比
較回路１はこれに応じて該位相情報と、可変分周回路６
が出力する位相比較タイミング信号とを比較して、該位
相情報が″進み″か、″遅れ″かを判定した２値量子化
した位相比較結果を出力する。そしてＳ　Ｌ　Ｆ　２は
この位相比較結果から位相制御の有無とその方向とを表
した位相制御信号を出力する。また可変分周回路６はこ
の位相制御信号を入力して発振器７からの高速クロック
の分周比を、″進み″位相制御の場合は基準分周比より
ｒ−ＩＪＬ、″遅れ″位相制御の場合はｒ＋ＩＪして前
記位相情報に位相同期をとったクロックを出力端子９へ
出力し、同時に位相比較タイミング信号を位相比較回路
１に送出する。

芸で、前記５ＬＦ２としては、カウント値が＋Ｎ″から
−Ｎ″まで変化する双方向カウンタを備え、前記位相比
較回路１からの位相比較結果が″進み″の場合は前記カ
ウント値を「＋１」し、″遅れ“の場合はｒ−ＩＪＬ、
その結果、該カウント値が＋Ｎ″になると″進み″位相
制御を起動したのち“０″にリセットし、他方、前記カ
ウント値が−Ｎ″になった場合、″遅れ″位相制御を起
動してＯ″にリセットする前記ランダムウオークフィル
タが用いられているものである。

第４図には５ＬＦ２としてＮ＝１のランダムウオークフ
ィルタを用いた場合の入力端子８への位相情報と、出力
端子９からのクロックの位相との時間変化を示した。な
お基準分周比ば１０とし、該位相情報ならびに該クロッ
クの位相は発振器７を１０分周した位相を基準としてお
り、図中の直線が前記位相情報の位相、点・が前記クロ
ックの位相であり、直線の傾きの大きさが周波数オフセ
ットに相当する。この場合、第４図（ａ）は周波数オフ
セットが小さいために位相同期がとれているが、第４図
（ｂ）は周波数オフセットが大きいため位相同期がとれ
ない。

〔発明が解決しようとする課題〕

従来のディジクル位相同期回路は以上のように構成され
ているので、ランダムウオークフィルタ等の５ＬＦ２を
用いた場合、前もって決定した基準分周比により分周さ
れて作成される周波数と、前記位相情報との周波数オフ
セットが大きい場合、位相同期の確立が困難になる課題
があった。

この発明は上記のような課題を解消するためになされた
もので、入力する位相情報の周波数と、前もって決定し
た基準分周比にしたがって分周作成される周波数とのオ
フセットが大きい場合であっても、確実番こ位相同期を
確立できるディジタル位相同期回路を得ることを目的と
する。

〔課題を解決するための手段〕

この発明に係るディジタル位相同期回路は、入力する位
相情報に対する位相比較結果に基づき、適切な基準分周
比及び分周比を決定するための分周比調整回路、強制シ
フト発生回路及び分周比決定回路を設けることにより、
前記基準分周比に対し位相制御を行うようにしたもので
ある。

〔イ乍用〕

この発明におけるディジタル位相同期回路は、前記位相
比較結果から適切な基準分周比を決定するため、位相情
報の周波数と、基準分周比に従って分周されて作成され
るクロックの周波数との差を一定量以下にでき、広い位
相同期範囲を確保することができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。尚、
第１図において第３図と同一、または相当部分には同一
符号を倒して重複説明を省略する。同図において、３は
位相比較結果と位相制御信号とを入力して基準分周比に
対する分周比調整信号を出力する分周比調整回路、４は
位相比較結果と分周比調整信号とを入力して強制位相シ
フト信号を出力する強制シフト発生回路、５は位相制御
信号と強制位相シフト信号とを入力して分周比を決定出
力する分周比決定回路である。

次に動作を説明する。位相比較回路」は入力する位相情
報と位相比較タイミング信号とを比較して位相比較結果
を出力し、Ｓ　Ｌ　Ｆ　２、分周比調整回路３、強制シ
フト発生回路４に供給する。そしてＳ　Ｌ　Ｆ　２はこ
れに応じて位相制御信号を出力し、分周比調整回路３及
び分周比決定回路５に供給する。その結果、分周比調整
回路３は、前記位相比較結果と位相制御信号とから、基
準分周比と位相情報との周波数オフセットが大きいとき
にはその基準分周比な調整する分周比調整信号を出力し
、強制シフト発生回路４及び分周比決定回路５に供給す
る。そして強制シフト発生回路４は、前記位相比較結果
と分周比調整信号とから、位相情報と位相比較タイミン
グ信号との位相差を補正するための強制位相シフト信号
を出力し、分周比決定回路５に供給する。そこで分周比
決定回路５は、分周比調整信号から基準分周比な決定す
ると共に、位相制御信号及び強制位相シフト信号から分
周比を決定する。したがって可変分周回路６はこの調整
決定された分周比にしたがって発振器７からの高速クロ
ックを分周し、クロックを出力端子９に出力すると共に
、位相比較タイミング信号を位相比較回路１に出力する
。

第２図には第４図の従来例と同一条件で本発明における
ディジタル位相同期回路の動作を示している。しかして
第２図（ａ）では第４図（ａ）と同一の動作をしている
が、第２図（ｂ）では時刻（Ｃ）において基準分周比が
適切でないと判定し、その基準分周比を１つ減少させる
分周比調整信号を出力し、基準分周比を９″とし、かつ
位相差補正のため２クロック分の強制位相シフトを発生
させている。以上の操作によって第２図（ｂ）の条件で
も時刻（ｃ）以降位相同期が確立している。

〔発明の効果〕

以上のように、この発明によれば、ディジタル位相同期
回路を、位相比較回路が出力する位相比較結果に基づき
、分周比調整回路、強制シフト発生回路及び分周比決定
回路を設けて適切な基準分周比を決定するように構成し
たので、広範囲の位相情報の周波数に対し、確実に位相
同期を確立できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるディジタル位相同期
回路のブロック図、第２図は動作をグラフにより説明す
る説明図、第３図は従来のディジタル位相同期回路のブ
ロック図、第４図はその動作をグラフにより説明する説
明図である。 １は位相比較回路、２はシーケンシャルループフィルタ
、３は分周比調整回路、４は強制シフト発生回路、５は
分周比決定回路、６は可変分周回路、７は発振器。 尚、図中、同一符号は同一、または相当部分を示す。 特許出願人　　三菱電機株式会社 第 図 Ａが泪田虹紹差 １ｋ」り夕１酊ヒヒ 基欅相酊し 第 図 （ａ）

Claims (1)

【特許請求の範囲】
1. 入力する位相情報の位相差の進み、または遅れを表わす
   位相比較結果を出力する位相比較回路と、この位相比較
   結果に基づき位相制御の有無及びその方向とを表わす位
   相制御信号を出力するシーケンシャルループフィルタと
   、前記位相比較結果及び位相制御信号とに基づき基準分
   周比に対する分周比調整信号を出力する分周比調整回路
   と、前記位相比較結果及び分周比調整信号とに基づき前
   記位相情報に対する位相差を補正するための強制位相シ
   フト信号を出力する強制シフト発生回路と、前記分周比
   調整信号に基づき基準分周比を決定すると共に、前記位
   相制御信号及び強制位相シフト信号に基づき分周比を決
   定する分周比決定回路と、前記決定された分周比にした
   がって前記高速クロックを分周してクロックを出力する
   可変分周回路と、前記可変分周回路へ高速クロックを供
   給する発振器とを備えたディジタル位相同期回路。