JPH0851359A - デジタル位相比較器 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 構成が簡単であり、クロック成分に欠落の存
在するビット列の位相と基準クロックの位相を正しく比
較でき、位相比較特性が鋸波型特性であり、位相検出出
力が入力信号のデューティに依存しない。 【構成】 ＲＳ型フリップフロップ１０２は、クロック
の欠落があるデジタル信号１０５と、基準デジタルクロ
ック信号１０６との位相比較を行い、両信号の位相差に
対応するデューティを有する検出信号１０８を生成す
る。Ｄ型フリップフロップ１０３は、基準デジタルクロ
ック１０６の１周期毎に検出信号１０８を監視し、クロ
ック欠落によりＲＳ型フリップフロップ１０２のリセッ
ト動作が欠落したとき、１クロック幅の補正信号１０７
を発生する。クロックの欠落が生じたとき、参照信号１
０９のデューティは、検出信号１０８のデューティの変
化から１クロック分遅れて同じ量だけ変化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相比較器に関し、よ
り特定的には、クロック成分を含むデジタル信号と時間
基準となるデジタルクロック信号との位相比較を行う位
相比較器に関する。

【０００２】

【従来の技術】周知のように、位相比較器は、ＰＬＬ
（フェーズ・ロックド・ループ）を構成する上で不可欠
な要素である。従来の位相比較器を用いたＰＬＬの構成
例を図５に示す。

【０００３】図５において、本ＰＬＬでは、リセット・
セット型フリップフロップ（以下、ＲＳ−ＦＦと記述す
る）４０３を、２つのデジタル信号の位相差を比較する
デジタル位相比較器として用いている。ＲＳ−ＦＦ４０
３には、そのリセット入力端に基準発振器４０１からの
信号が入力され、そのセット入力端に電圧制御発振器４
０２からの信号が入力されている。なお、ＲＳ−ＦＦ４
０３には、入力データのローレベルからハイレベルへの
変化点（すなわち立ち上がりエッジ）で動作する立ち上
がりエッジトリガ型ＲＳ−ＦＦを用いている。

【０００４】上記ＲＳ−ＦＦ４０３の入出力波形を図６
に、その入出力特性を図７に示す。これら図６および図
７に示すように、ＲＳ−ＦＦ４０３の出力信号のデュー
ティτは、入力する２信号の位相差に対応して変化し、
位相差２πの周期で繰り返す鋸波型の特性を示す。ＰＬ
Ｌの設計に際しては、この様な鋸波型の比較特性を持つ
位相比較器は設計の容易さとＰＬＬ特性の良さに於いて
優れていることが知られている（例えば、畑雅恭、古川
計介著、産報出版“ＰＬＬ−ＩＣの使い方”参照）。

【０００５】ＲＳ−ＦＦ４０３は、その出力Ｑがチャー
ジポンプ４０４のＤＯＷＮ入力端に入力され、その反転
出力／Ｑがチャージポンプ４０４のＵＰ入力端に入力さ
れる。チャージポンプ４０４は、各々ＵＰ／ＤＯＷＮ入
力端がハイレベルの間、出力電圧の昇圧／降圧動作を行
う。チャージポンプ４０４の出力は、ローパスフィルタ
４０５を通して、電圧制御発振器４０２にフィードバッ
クされる。なお、フィードバックの方向は、ＲＳ−ＦＦ
４０３の両出力のデューティ差を小さくする方向に設定
されている。このフィードバック動作の結果、ＲＳ−Ｆ
Ｆ４０３の両出力のデューティ差は０へと収束し、その
ため両出力のデューティーはそれぞれ５０％となる。Ｒ
Ｓ−ＦＦ４０３の出力デューティが５０％となるのは、
図７から分かるように、入力が互いにπの位相差のとき
であり、結果として電圧制御発振器４０２は基準発振器
４０１に位相差πを持った状態で位相同期する。

【０００６】ところで、ＰＬＬの重要な用途の１つとし
て、クロック成分の多重されたデジタルデータ列から、
当該クロック成分を分離再生する用途がある。この場
合、取り扱われるデジタルデータ列にクロック成分が常
に決まった周期で多重されているとは限らず、一般に欠
落が存在する。例えば、ＮＲＺ符号化されたデータにお
いては、０と１のレベルが交番する場合ならばレベルの
変化点は完全に周期的となり、これをクロック成分とし
て扱うことができるが、不規則に０または１が連続する
パターンを含む場合は、レベルの変化点は完全に周期的
とはならず、クロック成分に欠落が生じる。

【０００７】

【発明が解決しようとする課題】図５に示すようなＲＳ
−ＦＦ４０３による位相比較器を用いたＰＬＬでは、基
準発振器４０１に代えてクロック欠落が存在するデジタ
ルデータ列を入力した場合、クロック成分の欠落により
リセット入力が欠落し、実際の位相差に関わらず出力デ
ューティが１００％となり、正常な位相比較が行えなく
なる。そのため、クロックを再生する用途には適さな
い。

【０００８】そこで、クロック成分に欠落が存在するデ
ジタルデータ列に対しても、位相同期を行い、完全なク
ロックを再生し得るＰＬＬ技術が強く要望され、従来か
ら多くの発明がなされている。

【０００９】上記のように、クロック成分に欠落が存在
するデジタルデータ列に対しても、完全なクロックを再
生し得るＰＬＬとしては、Ｄ型フリップフロップ（以
下、Ｄ−ＦＦと記述する）または排他的論理和（ＥＸ−
ＯＲ）を位相比較器として用いたＰＬＬがある。

【００１０】しかしながら、Ｄ−ＦＦを用いた位相比較
器は、位相比較特性として位相差０を中心とし、その前
後で１または０となる階段状の特性を持っているため、
このような位相比較器をＰＬＬに適用した場合は、特性
の良いＰＬＬを設計することが困難である。

【００１１】また、ＥＸ−ＯＲを用いた位相比較器にお
いては、上記のような欠点はないが、出力信号が入力デ
ジタル信号のデューティへの依存性を持っているため、
予め入力するデジタル信号を処理してデューティを制御
しなければならないという欠点を有している。さらに、
ＮＲＺ符号化されたデータのように、論理レベルが１ま
たは０に偏ることのあるデータ列を入力データ列とする
する場合は、ＥＸ−ＯＲに入力する前に当該データ列の
論理レベルの偏りを均等化する処理を行わなければなら
ないという欠点も有している。

【００１２】それゆえに、本発明の目的は、クロック欠
落が存在しても常に正しい位相比較が行え、かつ鋸波型
の位相検出特性を持ち、しかも位相検出出力が入力する
デジタル信号のデューティに依存しない位相比較器を提
供することである。

【００１３】

【課題を解決するための手段】請求項１に係る発明は、
クロック成分を含むデジタル信号と時間基準となるデジ
タルクロック信号との位相比較を行う位相比較器であっ
て、デジタル信号およびデジタルクロック信号を入力
し、当該デジタル信号と当該デジタルクロック信号との
位相差に対応したデューティを有する検出信号を出力す
るＲＳ型フリップフロップ、検出信号およびデジタルク
ロック信号を入力し、当該検出信号を当該デジタルクロ
ック周期毎に監視することにより、デジタル信号にクロ
ック欠落部分が発生したときに、当該クロック欠落部分
に対応するクロック幅の補正信号を出力するＤ型フリッ
プフロップ、および補正信号に応答してデジタルクロッ
ク信号をゲート制御することにより、当該補正信号が与
えられていない期間中は当該デジタルクロック信号をそ
のまま参照信号として出力し、当該補正信号が与えらて
いる期間中は当該デジタルクロック信号のレベルをクロ
ック欠落部分における検出信号のレベルに固定化した信
号を参照信号として出力するゲート回路を備えている。

【００１４】請求項２に係る発明は、請求項１の発明に
おいて、検出信号の直流成分と、参照信号の直流成分と
の差を演算する演算手段をさらに備えている。

【００１５】請求項３に係る発明は、請求項１または２
の発明において、ＲＳ型フリップフロップに入力される
デジタルクロック信号のデューティを調整するためのデ
ューティ調整手段をさらに備えている。

【００１６】請求項４に係る発明は、請求項１または２
の発明において、ＲＳ型フリップフロップに入力される
デジタルクロック信号は、そのデューティが５０％に選
ばれていることを特徴とする。

【００１７】

【作用】本発明のデジタル位相比較器においては、デジ
タル信号にクロック欠落が存在しないときは、ＲＳ型フ
リップフロップは、従来のＲＳフリップフロップ型位相
比較器と同様の位相比較結果を検出信号として出力し、
ゲート回路から得られる参照信号は、デジタルクロック
信号そのものである。そのため、参照信号を基準とし、
検出信号と比較することで位相差に対応した出力が得ら
れる。比較方法は、例えば請求項２の発明のように、検
出信号と参照信号との直流成分の差を演算することによ
り行なう。

【００１８】一方、デジタル信号においてクロック成分
が欠落したときは、検出信号は、当該クロック欠落部分
に対応する所定クロックの間、所定の論理レベルとな
り、参照信号は当該所定クロックの間、検出信号と同じ
レベルに固定化される。この所定クロックの間は、検出
信号、参照信号ともに同じレベルとなるので、位相比較
結果には影響を与えない。すなわち、本発明のデジタル
位相比較器は、クロック欠落が存在するビット列をデジ
タル信号入力に用いても、エッジの存在する場合のみ正
しい位相比較を行い、存在しない場合は位相比較を停止
することとなる。従って、クロック成分に欠落の存在す
るデジタル信号に対しても正しく位相比較を行い、出力
はＲＳ型フリップフロップの特性に基づいて決まる鋸波
型の位相検出特性を持ち、さらにエッジの位相を検出す
るため出力は入力デジタル信号のデューティに無依存と
なる。

【００１９】なお、参照信号のデューティはデジタルク
ロック信号のデューティにのみ依存している。そこで、
請求項３の発明のように、デューティ調整器によって、
位相比較器に供給するデジタルクロック信号のデューテ
ィを変えることにより、参照信号のデューティを変える
ことができる。参照信号は、位相比較結果を得る際の基
準であるので、参照信号のデューティを変えることによ
り、位相比較の基準となる位相差を任意に変えることが
できる。

【００２０】逆に、請求項４の発明のように、デジタル
クロック信号のデューティを５０％に固定化すれば、デ
ジタル信号とデジタルクロック信号を互いにπの位相差
で位相同期させることができる。

【００２１】

【実施例】

（第１の実施例）図１は、本発明の第１の実施例に係る
デジタル位相比較器の構成を示すブロック図である。図
１において、当該位相比較器１０１は、ＲＳ−ＦＦ１０
２と、Ｄ−ＦＦ１０３と、ＯＲゲート１０４とを備えて
いる。ＲＳ−ＦＦ１０２は、そのリセット入力端にデジ
タル信号１０５が入力され、そのセット入力端にデジタ
ルクロック信号１０６が入力される。Ｄ−ＦＦ１０３
は、そのデータ端子にＲＳ−ＦＦ１０２の出力信号すな
わち検出信号１０８が入力され、そのクロック端子にデ
ジタルクロック信号１０６が入力される。ＯＲゲート１
０４は、その一方入力端にＤ−ＦＦ１０３の出力信号す
なわち補正信号１０７が入力され、その他方入力端にデ
ジタルクロック信号１０６が入力される。ＯＲゲート１
０４の出力信号は、参照信号１０９として出力される。
なお、ＲＳ−ＦＦ１０２は、セット入力が立ち上がりエ
ッジトリガ、リセット入力が立ち上がり／立ち下がり両
エッジトリガであるとする。また、Ｄ−ＦＦ１０３は、
クロック入力が立ち上がりエッジトリガであるとする。

【００２２】図２は、図１に示す位相比較器における主
要信号のタイミングチャートである。なお、デジタル信
号１０５は、ＮＲＺ符号化されたデータ列であり、これ
からクロック成分を分離再生するものとする。以下、こ
の図２を参照して、図１に示す位相比較器の動作を説明
する。

【００２３】始めに、デジタル信号１０５にクロック欠
落が存在しない期間αでは、ＲＳ−ＦＦ１０２は、従来
のＲＳ−ＦＦ型位相比較器と同様に、デジタル信号１０
５の両エッジとデジタルクロック信号１０６の立ち上が
りエッジの位相差に応じたデューティの検出信号１０８
を発生する。このとき、Ｄ−ＦＦ１０３のサンプリング
時（デジタルクロック信号１０６の立ち上がりエッジ）
において、ＲＳ−ＦＦ１０２の出力は必ずリセット状態
であり、補正信号１０７はローレベルとなる。なぜなら
ば、検出信号１０８は、デジタルクロック信号１０６の
立ち上がりエッジでセットされてハイレベルとなるが、
ＲＳ−ＦＦ１０２の応答遅延により、当該検出信号１０
８の立ち上がりは、必ずデジタルクロック信号１０６の
立ち上がりよりも少し遅れるからである。従って、ＯＲ
ゲート１０４からは、参照信号１０９として、デジタル
クロック信号１０６そのものが出力される。

【００２４】次に、デジタル信号１０５に１エッジ分の
クロック欠落が存在する期間βでは、検出信号１０８
は、位相差に関係なく１クロックの間ハイレベルとな
る。Ｄ−ＦＦ１０３は、γの時点でこれをサンプリング
する。その結果、補正信号１０７は、期間βから１クロ
ック遅れた期間δの１クロック間だけハイレベルとな
る。従って、参照信号１０９もδ期間の間だけハイレベ
ルに固定される。このため、クロック欠落により検出信
号１０８のデューティが大きくなったと同じ量だけ、参
照信号１０９のデューティも大きくなる。

【００２５】上記のようにして得られた検出信号１０８
および参照信号１０９は、そのままチャージポンプに入
力するか、または各々の直流成分を比較するか、または
検出信号１０８を１クロック遅らせて参照信号１０９と
比較するか等の処理を行うことにより、容易に位相検出
信号として用いることができる。

【００２６】（第２の実施例）図３は、本発明の第２の
実施例に係るデジタル位相比較器を用いたＰＬＬの構成
を示すブロック図である。図３において、位相比較器２
０１は、第１の実施例の位相比較器１０１（図１参照）
におけるＲＳ−ＦＦ１０２、Ｄ−ＦＦ１０３、ＯＲゲー
ト１０４に加えて、デューティ調整器２０５が付加され
ている。当該デューティ調整器２０５は、ＲＳ−ＦＦ１
０２のセット入力端の前段に設けられている。ＲＳ−Ｆ
Ｆ１０２から出力される検出信号２０７は、チャージポ
ンプ２０２のＤＯＷＮ入力端に与えられる。ＯＲゲート
１０４から出力される参照信号２０６は、チャージポン
プ２０２のＵＰ入力端に与えられる。チャージポンプ２
０２の出力は、ローパスフィルタ２０３を介して、電圧
制御発振器２０４に入力される。電圧制御発振器２０４
の出力は、デューティ調整器２０５に与えられる。な
お、位相同期すべきデジタル信号２０８は、ＲＳ−ＦＦ
１０２のリセット入力端に入力されるものとする。

【００２７】なお、好ましくは、電圧制御発振器２０４
の発振周波数を分離すべきクロック信号の周波数の整数
倍に選び、当該電圧制御発振器２０４の発振出力をデュ
ーティ調整器２０５で分周することにより、ＲＳ−ＦＦ
１０２のセット入力のデューティを変化させるように構
成される。

【００２８】次に、上記第２の実施例の動作を説明す
る。まず、デジタル信号２０８のクロック成分に欠落が
存在しない期間は、第１の実施例と同様に、参照信号２
０６として、クロック信号そのものが得られる。また、
検出信号２０７としては、鋸波特性の位相比較出力が得
られる。これら参照信号２０６および検出信号２０７を
チャージポンプ２０２に入力し、従来例のＰＬＬと同様
に、チャージポンプ２０２の両入力のデューティを等し
くする方向へのフィードバック制御が行われる。その結
果、従来例のＰＬＬと同様に、位相同期が行なわれる。
なお、デューティ調整器２０５によりＲＳ−ＦＦ１０２
のセット入力のデューティを調整することにより、同期
状態での位相差（デジタル信号２０８に重畳されたクロ
ック成分と電圧制御発振器２０４の出力信号との位相
差）を調整することができる。

【００２９】次に、デジタル信号２０８のクロック成分
に欠落が存在したときは、検出信号２０７には位相差と
関係なくハイレベルが出力され、１クロック遅れて参照
信号２０２にも同じ期間だけハイレベルが出力される。
このため、チャージポンプ２０２のＵＰ入力とＤＯＷＮ
入力とのデューティ変化は等しく、ある程度の期間をロ
ーパスフィルタ２０３で積分した後の出力に変化は無
い。その結果、電圧制御発振器２０４の発振周波数およ
び位相は不変に保たれる。

【００３０】上記のようにしてクロック成分の欠落に関
わらず、電圧制御発振器２０４の出力信号の位相をデジ
タル信号２０８の位相に正確に同期させることができ
る。

【００３１】なお、上記第１および第２の実施例では、
フリップフロップの出力は正論理のみを用いているが、
必要に応じて負論理を用いても同様な機能を有する位相
比較器を構成できることは言うまでもない。負論理を用
いることにより、位相比較器で用いているＯＲゲートを
ＡＮＤゲートに変換することや、入力極性の異なるチャ
ージポンプと適応させることなどが可能である。

【００３２】（第３の実施例）図４は、本発明の第３の
実施例に係るデジタル位相比較器を用いたデータ識別器
の構成を示すブロック図である。図４において、位相比
較器３０１を用いてＰＬＬを構成し、これによりデジタ
ル信号３０６に多重されているクロック成分を抽出す
る。この抽出されたクロック成分に基づいて、識別器３
０７（Ｄ−ＦＦ等で構成されている）でデジタル信号３
０６を正しいタイミングで識別することにより、データ
識別器が構成される。

【００３３】位相比較器３０１は、第１の実施例で示し
た位相比較器１０１の構成に、ローパスフィルタ３０
２、オペアンプ３０３を加えて構成されている。第１の
実施例と同様の動作を経て生成された参照信号３０８お
よび検出信号３０９は、各々ローパスフィルタ３０２に
より、それぞれの直流成分が抽出される。これら直流成
分は、各々の信号のデューティに比例するため、これを
オペアンプ３０３で比較して、差出力を出力することに
より、両入力信号の位相差に比例した比較信号３１０が
得られる。当該比較信号３１０を、従来例のＰＬＬと同
様に、デューティ差を縮小させる方向にフィードバック
することにより、クロック欠落に関わらず、電圧制御発
振器３０５の発振位相をデジタル信号３０６の位相に正
しく同期させることができる。

【００３４】さらに、上記第３の実施例では、電圧制御
発振器３０５として、出力のデューティが５０％である
ものを使用している。この場合、位相同期時の電圧制御
発振器３０５の出力信号とデジタル信号３０６の位相差
は、πとなる。従って、電圧制御発振器３０５からの信
号をクロックとして、識別器３０７でデジタル信号３０
６の識別（データの取り込み）を行うことにより、最適
の位相でデータの識別を行うことができる。

【００３５】（上記各実施例のまとめ）以上説明した各
実施例の原理を改めて説明すると、ＲＳ−ＦＦ１０２
は、従来のＲＳ−ＦＦ型位相比較器と同様の動作を行
い、デジタル信号とデジタルクロック信号との位相差に
応じたデューティの検出信号を発生する。この検出信号
が、本発明のデジタル位相比較器の第１の出力となる。

【００３６】入力デジタル信号にクロックの欠落が生じ
た場合、これをＲＳ−ＦＦ１０２の出力をデジタルクロ
ック周期毎に監視しているＤ−ＦＦ１０３が検出し、当
該クロック欠落部分に対応するクロック幅の補正信号を
発生する。そして、ゲート回路により、補正信号とデジ
タルクロック信号とのＯＲまたはＡＮＤを取ることで、
参照信号を生成する。この参照信号が本発明のデジタル
位相比較器の第２の出力となる。

【００３７】上記第１および第２の出力を、参照信号の
デューティを基準とし、検出信号のデューティの比較を
行なうことで、ＰＬＬでフィードバックに用いるための
位相比較信号を容易に得ることが出来る。比較方法は、
例えば第３の実施例（図４参照）に示すように、第１お
よび第２の出力の直流成分を比較することにより行な
う。

【００３８】ここで、デジタル信号にクロック欠落が存
在しないときは、ＲＳ−ＦＦ１０２は、従来のＲＳ−Ｆ
Ｆ型位相比較器と同様の位相比較結果を検出信号として
出力し、参照信号はデジタルクロック信号そのものであ
る。従って、参照信号を基準とし、検出信号と比較する
ことで位相差に対応した出力が得られる。さらに、本発
明では、ＲＳ−ＦＦを位相比較に用いているため、位相
比較特性は鋸波型となり、良好な位相比較結果が得られ
る。

【００３９】一方、クロック成分が欠落したときは、検
出信号は、当該クロック欠落部分に対応する所定クロッ
クの間、所定のレベルとなり、参照信号は当該所定クロ
ックの間、検出信号と同じレベルに固定化される。ここ
で、所定のレベルとは、デジタル信号がＲＳ−ＦＦ１０
２のセット入力へ入力される構成では０レベル、リセッ
ト入力へ入力される構成では１レベルである。この所定
クロックの間は、検出信号、参照信号ともに同じレベル
となるので位相比較結果には影響を与えない。その結
果、クロック欠落が存在するビット列をデジタル信号入
力に用いても、エッジの存在する場合のみ正しい位相比
較を行い、存在しない場合は位相比較を停止することと
なる。

【００４０】上記のような作用により、本発明のデジタ
ル位相比較器では、クロック成分に欠落の存在するデジ
タル信号に対しても正しく位相比較を行い、出力はＲＳ
−ＦＦ１０２の特性に基づいて決まる鋸波型の位相検出
特性を持ち、さらにエッジの位相を検出するため出力は
入力デジタル信号のデューティに無依存となる。

【００４１】なお、参照信号のデューティはデジタルク
ロック信号のデューティにのみ依存している。そこで、
第２の実施例（図３参照）のように、位相比較器に供給
するデジタルクロック信号のデューティを変えることに
より、参照信号のデューティを変えることができる。参
照信号は、位相比較結果を得る際の基準であるので、参
照信号のデューティを変えることにより、位相比較の基
準となる位相差を任意に変えることができる。逆に、第
３の実施例（図４参照）のように、デジタルクロック信
号のデューティを５０％に固定化すれば、デジタル信号
とデジタルクロック信号を互いにπの位相差で位相同期
させることができる。

【００４２】

【発明の効果】請求項１の発明によれば、構成が簡単で
あり、クロック欠落の存在するビット列の位相と基準ク
ロックの位相を正しく比較でき、位相比較特性はＰＬＬ
構成に適した鋸波型特性であり、位相検出出力は入力信
号のデューティに依存しない等、種々の優れた特徴を持
つデジタル位相比較器が得られる。そのため、特性のよ
いクロック再生用ＰＬＬを容易に構成でき、またＩＣ化
にも適する。

【００４３】請求項３の発明によれば、デューティ調整
器によって、位相比較器に供給するデジタルクロック信
号のデューティを変えるようにしているので、参照信号
のデューティを自由に変えることができる。参照信号
は、位相比較結果を得る際の基準であるので、参照信号
のデューティを変えることにより、位相比較の基準とな
る位相差を任意に変えることが可能となる。

【００４４】請求項４の発明によれば、デジタルクロッ
ク信号のデューティを５０％に固定化するようにしてい
るので、デジタル信号とデジタルクロック信号を互いに
πの位相差で位相同期させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るデジタル位相比較
器の構成を示すブロック図である。

【図２】第１の実施例に係るデジタル位相比較器の要部
の信号を示すタイミングチャートである。

【図３】本発明の第２の実施例に係るデジタル位相比較
器を用いたＰＬＬの構成を示すブロック図である。

【図４】本発明の第３のデジタル位相比較器を用いたデ
ータ識別器の構成を示すブロック図である。

【図５】従来のＰＬＬの構成の一例を示すブロック図で
ある。

【図６】図５に示すＲＳ−ＦＦの入出力信号のタイミン
グチャートである。

【図７】ＲＳ−ＦＦの入出力特性を示す図である。

【符号の説明】

１０１，２０１，３０１…位相比較器 １０２…ＲＳ型フリップフロップ １０３…Ｄ型フリップフロップ １０４…ＯＲゲート ２０２…チャージポンプ ２０３，３０４…ローパスフィルタ ２０４，３０５…電圧制御発振器 ２０５デューティ調整器 ３０２…ローパスフィルタ ３０３…オペアンプ ３０７…識別器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 クロック成分を含むデジタル信号と時間
   基準となるデジタルクロック信号との位相比較を行う位
   相比較器であって、 前記デジタル信号および前記デジタルクロック信号を入
   力し、当該デジタル信号と当該デジタルクロック信号と
   の位相差に対応したデューティを有する検出信号を出力
   するＲＳ型フリップフロップ、 前記検出信号および前記デジタルクロック信号を入力
   し、当該検出信号を当該デジタルクロック周期毎に監視
   することにより、前記デジタル信号にクロック欠落部分
   が発生したときに、当該クロック欠落部分に対応するク
   ロック幅の補正信号を出力するＤ型フリップフロップ、
   および前記補正信号に応答して前記デジタルクロック信
   号をゲート制御することにより、当該補正信号が与えら
   れていない期間中は当該デジタルクロック信号をそのま
   ま参照信号として出力し、当該補正信号が与えらている
   期間中は当該デジタルクロック信号のレベルを前記クロ
   ック欠落部分における前記検出信号のレベルに固定化し
   た信号を参照信号として出力するゲート回路を備える、
   デジタル位相比較器。
2. 【請求項２】 前記検出信号の直流成分と、前記参照信
   号の直流成分との差を演算する演算手段をさらに備え
   る、請求項１に記載の位相比較器。
3. 【請求項３】 前記ＲＳ型フリップフロップに入力され
   る前記デジタルクロック信号のデューティを調整するた
   めのデューティ調整手段をさらに備える、請求項１また
   は２に記載のデジタル位相比較器。
4. 【請求項４】 前記ＲＳ型フリップフロップに入力され
   る前記デジタルクロック信号は、そのデューティが５０
   ％に選ばれていることを特徴とする、請求項１または２
   に記載のデジタル位相比較器。