JPH11154861A - 同期回路 - Google Patents
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- JPH11154861A JPH11154861A JP9318235A JP31823597A JPH11154861A JP H11154861 A JPH11154861 A JP H11154861A JP 9318235 A JP9318235 A JP 9318235A JP 31823597 A JP31823597 A JP 31823597A JP H11154861 A JPH11154861 A JP H11154861A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【課題】 テレビ、ビデオ信号など同期信号に同期した
クロックを再生する同期回路を順序回路で構成する場合
に、同期信号に重畳された直流分の変動の影響及び疑似
同期信号の影響を抑える 【解決手段】 同期信号の立ち下がりエッジと立ち上が
りエッジの両方で位相誤差を求め、２点の位相誤差を演
算処理した結果をＰＬＬにフィードバックすることによ
り同期信号のエッジに重畳した直流分の変動の影響を受
けにくくする。また、同期信号期間の動作クロックを計
数した結果により位相誤差信号を更新するか以前の値を
保持するかを選択することによって疑似同期信号の影響
を抑えることができる。
クロックを再生する同期回路を順序回路で構成する場合
に、同期信号に重畳された直流分の変動の影響及び疑似
同期信号の影響を抑える 【解決手段】 同期信号の立ち下がりエッジと立ち上が
りエッジの両方で位相誤差を求め、２点の位相誤差を演
算処理した結果をＰＬＬにフィードバックすることによ
り同期信号のエッジに重畳した直流分の変動の影響を受
けにくくする。また、同期信号期間の動作クロックを計
数した結果により位相誤差信号を更新するか以前の値を
保持するかを選択することによって疑似同期信号の影響
を抑えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、テレビ、ビデオ信
号等、同期信号に同期したクロックを発生させる同期回
路に関する。
号等、同期信号に同期したクロックを発生させる同期回
路に関する。
【０００２】
【従来の技術】テレビ信号のクロック再生に用いられる
従来の同期回路は図５に示すように、同期分離された水
平同期（以下、Ｈ−ｓｙｎｃという）信号と電圧制御発
振器（以下、ＶＣＯという）２の出力信号とを入力する
掛け算回路で構成された位相誤差検出器１と、位相誤差
検出器１の出力電流を平滑化するコンデンサ３と、平滑
化コンデンサ３によって電圧に変換された位相誤差信号
によって発振周波数が制御されるＶＣＯ２とから構成さ
れている。
従来の同期回路は図５に示すように、同期分離された水
平同期（以下、Ｈ−ｓｙｎｃという）信号と電圧制御発
振器（以下、ＶＣＯという）２の出力信号とを入力する
掛け算回路で構成された位相誤差検出器１と、位相誤差
検出器１の出力電流を平滑化するコンデンサ３と、平滑
化コンデンサ３によって電圧に変換された位相誤差信号
によって発振周波数が制御されるＶＣＯ２とから構成さ
れている。
【０００３】まず、動作の概要を説明する。位相誤差検
出器１の出力側には、水平同期信号がアクティヴな期間
のみＶＣＯ２からの出力波形の極性に応じて掃き出し電
流若しくはもしくは吸い込み電流が流れる。この電流を
コンデンサ３で平滑化することにより、Ｈ−ｓｙｎｃ期
間の中央位相とＶＣＯ２の発振波形のエッジとの位相差
に比例した電位差が得られ、これがＶＣＯ２の制御信号
となる。
出器１の出力側には、水平同期信号がアクティヴな期間
のみＶＣＯ２からの出力波形の極性に応じて掃き出し電
流若しくはもしくは吸い込み電流が流れる。この電流を
コンデンサ３で平滑化することにより、Ｈ−ｓｙｎｃ期
間の中央位相とＶＣＯ２の発振波形のエッジとの位相差
に比例した電位差が得られ、これがＶＣＯ２の制御信号
となる。
【０００４】ＶＣＯ２の出力波形のエッジがＨ−ｓｙｎ
ｃ期間の中央位相より先にある場合、位相誤差検出器１
の出力側では、掃き出し電荷よりも吸い込み電荷の方が
多くなり、ＶＣＯ２の制御電圧が低下することでＶＣＯ
２の発振周波数を低下させようとする、すなわちＶＣＯ
２の出力波形の位相を遅らせようとする。
ｃ期間の中央位相より先にある場合、位相誤差検出器１
の出力側では、掃き出し電荷よりも吸い込み電荷の方が
多くなり、ＶＣＯ２の制御電圧が低下することでＶＣＯ
２の発振周波数を低下させようとする、すなわちＶＣＯ
２の出力波形の位相を遅らせようとする。
【０００５】反対にＶＣＯ２の出力波形のエッジがＨ−
ｓｙｎｃ期間の中央位相より後にある場合には、位相誤
差検出器１の出力側では、掃き出し電荷の方が吸い込み
電荷より多くなり、ＶＣＯ２の制御電圧が上昇すること
でＶＣＯ２の出力波形の位相を進めようとする。こうし
て位相ロックループ（以下、ＰＬＬという）が構成さ
れ、水平同期信号に同期したクロックが得られる。
ｓｙｎｃ期間の中央位相より後にある場合には、位相誤
差検出器１の出力側では、掃き出し電荷の方が吸い込み
電荷より多くなり、ＶＣＯ２の制御電圧が上昇すること
でＶＣＯ２の出力波形の位相を進めようとする。こうし
て位相ロックループ（以下、ＰＬＬという）が構成さ
れ、水平同期信号に同期したクロックが得られる。
【０００６】次に位相誤差検出器の詳細な動作につい
て、回路接続を示す図５と、回路各点の電位及び電流を
示す図６をそれぞれ用いて説明する。
て、回路接続を示す図５と、回路各点の電位及び電流を
示す図６をそれぞれ用いて説明する。
【０００７】図５に示すように位相誤差検出器１のＲＥ
Ｆ端子に同期分離回路から正論理の水平同期信号（Ｈ−
ｓｙｎｃ）が入力される場合、ＲＥＦ端子にベースが接
続されたＮＰＮトランジスタＱ１は、Ｈ−ｓｙｎｃ期間
のみコレクタ電流Ｉアンペアが流れ、Ｈ−ｓｙｎｃ以外
の期間はカットオフする。
Ｆ端子に同期分離回路から正論理の水平同期信号（Ｈ−
ｓｙｎｃ）が入力される場合、ＲＥＦ端子にベースが接
続されたＮＰＮトランジスタＱ１は、Ｈ−ｓｙｎｃ期間
のみコレクタ電流Ｉアンペアが流れ、Ｈ−ｓｙｎｃ以外
の期間はカットオフする。
【０００８】Ｈ−ｓｙｎｃ期間でかつＶＣＯ２の出力が
Ｌｏｗの期間のみｉ1＝Ｉアンペアとなり、それ以外の
期間はｉ1＝０アンペアとなる。同様にＨ−ｓｙｎｃ期
間でかつＶＣＯ２の出力がＨｉｇｈの期間のみｉ2＝Ｉ
アンペアとなり、それ以外の期間はｉ2＝０アンペアと
なる。
Ｌｏｗの期間のみｉ1＝Ｉアンペアとなり、それ以外の
期間はｉ1＝０アンペアとなる。同様にＨ−ｓｙｎｃ期
間でかつＶＣＯ２の出力がＨｉｇｈの期間のみｉ2＝Ｉ
アンペアとなり、それ以外の期間はｉ2＝０アンペアと
なる。
【０００９】つまり、位相誤差検出器１の出力電流ｉou
tはＨ−ｓｙｎｃ期間でかつＶＣＯ２の出力がＬｏｗの
期間にのみ掃き出し方向でＩアンペアの電流が流れ、Ｈ
−ｓｙｎｃ期間でかつＶＣＯ２の出力がＨｉｇｈの期間
は吸い込み方項にＩアンペアの電流が流れ、Ｈ−ｓｙｎ
ｃ以外の期間は電流が流れないことになる。
tはＨ−ｓｙｎｃ期間でかつＶＣＯ２の出力がＬｏｗの
期間にのみ掃き出し方向でＩアンペアの電流が流れ、Ｈ
−ｓｙｎｃ期間でかつＶＣＯ２の出力がＨｉｇｈの期間
は吸い込み方項にＩアンペアの電流が流れ、Ｈ−ｓｙｎ
ｃ以外の期間は電流が流れないことになる。
【００１０】この出力電流ｉoutをコンデンサ３に供給
すると、図６のＶctrlに示す充放電カーブを描き、ＶＣ
Ｏ２の出力信号のエッジとＨ−ｓｙｎｃ期間の中央位相
との位相差に比例した電位差ΔＶを得る。以上を数式で
表現すると、下記（１）式となる。
すると、図６のＶctrlに示す充放電カーブを描き、ＶＣ
Ｏ２の出力信号のエッジとＨ−ｓｙｎｃ期間の中央位相
との位相差に比例した電位差ΔＶを得る。以上を数式で
表現すると、下記（１）式となる。
【００１１】
【式１】 ΔＶ＝｛Ｉ×ｔ1−Ｉ×（Ｔ−ｔ1）｝／Ｃ＝｛２１×ｔ1−Ｉ×Ｔ｝／Ｃ ｔ2＝ｔ1−Ｔ／２ ∴ΔＶ＝２Ｉ／Ｃ×ｔ2 …（１） 但し、 ΔＶ…ＶＣＯ２の制御信号Ｖctrlの変化分。 Ｉ …Ｈ−ｓｙｎｃ期間のトランジスタＱ１のコレクタ
電流。 Ｔ …Ｈ−ｓｙｎｃ期間 ｔ1 …Ｈ−ｓｙｎｃ先頭エッジからＶＣＯ２の出力信号
のエッジまでの遅延（位相差）。 ｔ2 …Ｈ−ｓｙｎｃ期間の中央位相からＶＣＯ２の出力
信号のエッジまでの遅延（位相差）。 Ｃ …平滑化コンデンサ３の容量。 位相誤差検出器１の動作条件より、ｔ1＜Ｔ、−Ｔ／２
＜ｔ2＜Ｔ／２
電流。 Ｔ …Ｈ−ｓｙｎｃ期間 ｔ1 …Ｈ−ｓｙｎｃ先頭エッジからＶＣＯ２の出力信号
のエッジまでの遅延（位相差）。 ｔ2 …Ｈ−ｓｙｎｃ期間の中央位相からＶＣＯ２の出力
信号のエッジまでの遅延（位相差）。 Ｃ …平滑化コンデンサ３の容量。 位相誤差検出器１の動作条件より、ｔ1＜Ｔ、−Ｔ／２
＜ｔ2＜Ｔ／２
【００１２】ＶＣＯ２は制御信号Ｖctrlによって発振周
波数が制御され、Ｈ−ｓｙｎｃ期間の中央位相がＶＣＯ
２の出力信号のエッジ位相よりも進んでいる場合（ｔ2
＞０）、ΔＶは正となり、Ｖctrlは上昇してＶＣＯ２の
出力信号のエッジ位相を進めようとする。
波数が制御され、Ｈ−ｓｙｎｃ期間の中央位相がＶＣＯ
２の出力信号のエッジ位相よりも進んでいる場合（ｔ2
＞０）、ΔＶは正となり、Ｖctrlは上昇してＶＣＯ２の
出力信号のエッジ位相を進めようとする。
【００１３】反対にＨ−ｓｙｎｃ期間の中央位相がＶＣ
Ｏ２の出力信号のエッジ位相よりも遅れている場合（ｔ
2＜０）、ΔＶは負となり、Ｖctrlは低下してＶＣＯ２
の出力信号のエッジ位相を遅らせようとする。
Ｏ２の出力信号のエッジ位相よりも遅れている場合（ｔ
2＜０）、ΔＶは負となり、Ｖctrlは低下してＶＣＯ２
の出力信号のエッジ位相を遅らせようとする。
【００１４】以上の動作によって定常状態では、ｔ2≒
０秒、すなわちΔＶ≒０ボルトとなり、ＶＣＯ２は、水
平同期信号に位相が合った状態で発振することとなる。
０秒、すなわちΔＶ≒０ボルトとなり、ＶＣＯ２は、水
平同期信号に位相が合った状態で発振することとなる。
【００１５】
【発明が解決しようとする課題】しかしながら図５に示
す従来例の位相誤差検出器１は、アナログ方式の掛け算
回路を用いて基準信号と水平同期信号との位相誤差を求
めているため、水平同期信号幅以内の位相誤差に対して
は、位相誤差に比例した誤差信号が出力されるが、水平
同期信号幅を越える位相誤差に対しては、誤差信号が飽
和して一定値となってしまう。
す従来例の位相誤差検出器１は、アナログ方式の掛け算
回路を用いて基準信号と水平同期信号との位相誤差を求
めているため、水平同期信号幅以内の位相誤差に対して
は、位相誤差に比例した誤差信号が出力されるが、水平
同期信号幅を越える位相誤差に対しては、誤差信号が飽
和して一定値となってしまう。
【００１６】つまり、水平同期信号幅を越えた位相誤差
が入力された場合のループ利得は０となり、位相誤差が
自発的に水平同期信号幅以内に収まるまでは、同期引込
み動作が行われないことになる。この結果、電源投入後
の非同期状態から位相ロックがかかるまで、もしくはロ
ックした状態から何らかの乱入によってロックが外れた
場合に再びロックがかかるまでの期間の応答特性が悪化
するという問題があった。
が入力された場合のループ利得は０となり、位相誤差が
自発的に水平同期信号幅以内に収まるまでは、同期引込
み動作が行われないことになる。この結果、電源投入後
の非同期状態から位相ロックがかかるまで、もしくはロ
ックした状態から何らかの乱入によってロックが外れた
場合に再びロックがかかるまでの期間の応答特性が悪化
するという問題があった。
【００１７】また、位相誤差検出器１の出力側に接続さ
れる平滑化回路は、集積回路の外部で抵抗素子及びコン
デンサ素子によって実現されるため、位相誤差検出器１
と平滑化回路（平滑化コンデンサ３）とで温度特性や製
造ばらつきが異なり、ＰＬＬループ利得に温度特性やば
らつきが生じるという問題もあった。
れる平滑化回路は、集積回路の外部で抵抗素子及びコン
デンサ素子によって実現されるため、位相誤差検出器１
と平滑化回路（平滑化コンデンサ３）とで温度特性や製
造ばらつきが異なり、ＰＬＬループ利得に温度特性やば
らつきが生じるという問題もあった。
【００１８】本発明の目的は、テレビ、ビデオ信号など
同期信号に同期したクロックを再生する同期回路を順序
回路で構成する場合に、同期信号に重畳された直流分の
変動の影響及び疑似同期信号の影響を抑制した同期回路
を提供することにある。
同期信号に同期したクロックを再生する同期回路を順序
回路で構成する場合に、同期信号に重畳された直流分の
変動の影響及び疑似同期信号の影響を抑制した同期回路
を提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る同期回路は、順序回路によるディジタ
ル信号処理で実現され、基準信号の立ち下がりエッジと
立ち上がりエッジそれぞれのタイミングにおける基準信
号の中央位相での位相誤差検出を行うようにしたもので
ある。
め、本発明に係る同期回路は、順序回路によるディジタ
ル信号処理で実現され、基準信号の立ち下がりエッジと
立ち上がりエッジそれぞれのタイミングにおける基準信
号の中央位相での位相誤差検出を行うようにしたもので
ある。
【００２０】また、本発明に係る同期回路は、順序回路
によるディジタル信号処理で実現され、基準信号の立ち
下がりエッジと立ち上がりエッジそれぞれのタイミング
におけるディスクリート・タイム・オシレータ（Ｄｉｓ
ｃｒｅｔｅ Ｔｉｍｅ Ｏｓｃｉｌａｔｏｒ）の２つの
カウント値によって基準信号の中央位相での位相誤差検
出を行うものである。
によるディジタル信号処理で実現され、基準信号の立ち
下がりエッジと立ち上がりエッジそれぞれのタイミング
におけるディスクリート・タイム・オシレータ（Ｄｉｓ
ｃｒｅｔｅ Ｔｉｍｅ Ｏｓｃｉｌａｔｏｒ）の２つの
カウント値によって基準信号の中央位相での位相誤差検
出を行うものである。
【００２１】また、同期信号の立ち下がりエッジと立ち
上がりエッジの両方で位相誤差を求め、２点の位相誤差
を演算処理した結果を位相ロックループ（ＰＬＬ）にフ
ィードバックすることにより同期信号のエッジに重畳し
た直流分の変動の影響を受けにくくしたものである。
上がりエッジの両方で位相誤差を求め、２点の位相誤差
を演算処理した結果を位相ロックループ（ＰＬＬ）にフ
ィードバックすることにより同期信号のエッジに重畳し
た直流分の変動の影響を受けにくくしたものである。
【００２２】また、同期信号期間の動作クロックを計数
した結果により位相誤差信号を更新するか以前の値を保
持するかを選択することによって疑似同期信号の影響を
抑えるものである。
した結果により位相誤差信号を更新するか以前の値を保
持するかを選択することによって疑似同期信号の影響を
抑えるものである。
【００２３】また、本発明に係る同期回路は、ディジタ
ル信号処理によって実現する位相ロックループ（ＰＬ
Ｌ）を用いた同期回路であって、ループフィルタの出力
を制御入力とするディスクリート・タイム・オシレータ
（Ｄｉｓｃｒｅｔｅ Ｔｉｍｅ Ｏｓｃｉｌａｔｏｒ）
と、第１のしきい値を挾んでデータが交番する基準信号
と前記ディスクリート・タイム・オシレータの出力デー
タとが入力される位相誤差検出器と、前記位相誤差検出
器の出力データが入力されるループフィルタとを有し、
前記ディスクリート・タイム・オシレータは、オーバー
フロー時のキャリーを無視することによりデータが一巡
するカウンタによって構成され、前記位相誤差検出器
は、基準信号が第１のしきい値を横切る立ち上がり及び
立ち下がりの変化点（エッジ）のうち第１の極性のエッ
ジのタイミングにおける前記ディスクリート・タイム・
オシレータのカウント値を第１の位相誤差量とし、前記
第１の極性とは逆極性となる第２の極性のエッジのタイ
ミングにおける前記ディスクリート・タイム・オシレー
タのカウント値を第２の位相誤差量とし、第１と第２の
２つの位相誤差量から演算した結果を位相誤差信号とし
て検出するものである。
ル信号処理によって実現する位相ロックループ（ＰＬ
Ｌ）を用いた同期回路であって、ループフィルタの出力
を制御入力とするディスクリート・タイム・オシレータ
（Ｄｉｓｃｒｅｔｅ Ｔｉｍｅ Ｏｓｃｉｌａｔｏｒ）
と、第１のしきい値を挾んでデータが交番する基準信号
と前記ディスクリート・タイム・オシレータの出力デー
タとが入力される位相誤差検出器と、前記位相誤差検出
器の出力データが入力されるループフィルタとを有し、
前記ディスクリート・タイム・オシレータは、オーバー
フロー時のキャリーを無視することによりデータが一巡
するカウンタによって構成され、前記位相誤差検出器
は、基準信号が第１のしきい値を横切る立ち上がり及び
立ち下がりの変化点（エッジ）のうち第１の極性のエッ
ジのタイミングにおける前記ディスクリート・タイム・
オシレータのカウント値を第１の位相誤差量とし、前記
第１の極性とは逆極性となる第２の極性のエッジのタイ
ミングにおける前記ディスクリート・タイム・オシレー
タのカウント値を第２の位相誤差量とし、第１と第２の
２つの位相誤差量から演算した結果を位相誤差信号とし
て検出するものである。
【００２４】また動作クロックの変化点で駆動される順
序回路で構成され、標本化された基準信号が入力される
同期回路であって、前記位相誤差検出器は、基準信号の
第１の極性のエッジにおいて基準信号の値が前記第１の
しきい値を挾む関係にある第１の動作クロックタイミン
グと第２の動作クロックタイミングそれぞれでの基準信
号値の差分１と、前記第１の動作クロックタイミングで
の基準信号値と前記第１のしきい値との差分２とを求
め、前記差分２を差分１で除算したタイミング補正率３
に前記第１から第２の動作クロックタイミング間の位相
誤差検出器のカウント値の増加分を乗算したタイミング
補正量４を求め、前記第１の動作クロックタイミングで
の位相誤差検出器のカウント値５に前記タイミング補正
量４を加算することにより基準信号の第１の極性のエッ
ジが第１のしきい値と一致するタイミングにおける位相
誤差検出器のカウント値６を推定し、同様に基準信号の
第２の極性のエッジが第１のしきい値と一致するタイミ
ングにおける位相誤差検出器のカウント値７を推定し、
前記位相誤差検出器のカウント値６と７とをそれぞれ第
１と第２の位相誤差量とするものである。
序回路で構成され、標本化された基準信号が入力される
同期回路であって、前記位相誤差検出器は、基準信号の
第１の極性のエッジにおいて基準信号の値が前記第１の
しきい値を挾む関係にある第１の動作クロックタイミン
グと第２の動作クロックタイミングそれぞれでの基準信
号値の差分１と、前記第１の動作クロックタイミングで
の基準信号値と前記第１のしきい値との差分２とを求
め、前記差分２を差分１で除算したタイミング補正率３
に前記第１から第２の動作クロックタイミング間の位相
誤差検出器のカウント値の増加分を乗算したタイミング
補正量４を求め、前記第１の動作クロックタイミングで
の位相誤差検出器のカウント値５に前記タイミング補正
量４を加算することにより基準信号の第１の極性のエッ
ジが第１のしきい値と一致するタイミングにおける位相
誤差検出器のカウント値６を推定し、同様に基準信号の
第２の極性のエッジが第１のしきい値と一致するタイミ
ングにおける位相誤差検出器のカウント値７を推定し、
前記位相誤差検出器のカウント値６と７とをそれぞれ第
１と第２の位相誤差量とするものである。
【００２５】また前記基準信号の第１の極性のエッジか
ら第２の極性のエッジまでの動作クロックを計数し、こ
の計数値によって位相誤差信号出力を更新もしくは任意
の出力に切り換える手段を有するものである。
ら第２の極性のエッジまでの動作クロックを計数し、こ
の計数値によって位相誤差信号出力を更新もしくは任意
の出力に切り換える手段を有するものである。
【００２６】本発明によれば、順序回路によるディジタ
ル信号処理で実現され、基準信号の立ち下がりエッジと
立ち上がりエッジそれぞれのタイミングにおけるディス
クリート・タイム・オシレータ（Ｄｉｓｃｒｅｔｅ Ｔ
ｉｍｅ Ｏｓｃｉｌａｔｏｒ）の２つのカウント値によ
って基準信号の中央位相での位相誤差検出を行うもので
あって、同期信号（基準信号）の立ち下がりエッジと立
ち上がりエッジの両方で位相誤差を求め、２点の位相誤
差を演算処理した結果を位相ロックループ（ＰＬＬ）に
フィードバックすることにより同期信号のエッジに重畳
した直流分の変動の影響を受けにくくする。また、同期
信号期間の動作クロックを計数した結果により位相誤差
信号を更新するか以前の値を保持するかを選択すること
によって疑似同期信号の影響を抑える。
ル信号処理で実現され、基準信号の立ち下がりエッジと
立ち上がりエッジそれぞれのタイミングにおけるディス
クリート・タイム・オシレータ（Ｄｉｓｃｒｅｔｅ Ｔ
ｉｍｅ Ｏｓｃｉｌａｔｏｒ）の２つのカウント値によ
って基準信号の中央位相での位相誤差検出を行うもので
あって、同期信号（基準信号）の立ち下がりエッジと立
ち上がりエッジの両方で位相誤差を求め、２点の位相誤
差を演算処理した結果を位相ロックループ（ＰＬＬ）に
フィードバックすることにより同期信号のエッジに重畳
した直流分の変動の影響を受けにくくする。また、同期
信号期間の動作クロックを計数した結果により位相誤差
信号を更新するか以前の値を保持するかを選択すること
によって疑似同期信号の影響を抑える。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２８】（実施形態１）図１は、本発明の実施形態
１に係る同期回路を示す構成図である。
１に係る同期回路を示す構成図である。
【００２９】図において、本発明に係る同期回路は基本
的構成として、順序回路によるディジタル信号処理で実
現され、基準信号の立ち下がりエッジと立ち上がりエッ
ジそれぞれのタイミングにおける基準信号の中央位相で
の位相誤差検出を行うもの、具体的には基準信号の立ち
下がりエッジと立ち上がりエッジそれぞれのタイミング
におけるディスクリート・タイム・オシレータ（Ｄｉｓ
ｃｒｅｔｅ ＴｉｍｅＯｓｃｉｌａｔｏｒ）の２つのカ
ウント値によって基準信号の中央位相での位相誤差検出
を行うものであり、同期信号（基準信号）の立ち下がり
エッジと立ち上がりエッジの両方で位相誤差を求め、２
点の位相誤差を演算処理した結果を位相ロックループ
（ＰＬＬ）にフィードバックすることにより同期信号の
エッジに重畳した直流分の変動の影響を受けにくくし、
また同期信号期間の動作クロックを計数した結果により
位相誤差信号を更新するか以前の値を保持するかを選択
することによって疑似同期信号の影響を抑制するように
したことを特徴とするものである。
的構成として、順序回路によるディジタル信号処理で実
現され、基準信号の立ち下がりエッジと立ち上がりエッ
ジそれぞれのタイミングにおける基準信号の中央位相で
の位相誤差検出を行うもの、具体的には基準信号の立ち
下がりエッジと立ち上がりエッジそれぞれのタイミング
におけるディスクリート・タイム・オシレータ（Ｄｉｓ
ｃｒｅｔｅ ＴｉｍｅＯｓｃｉｌａｔｏｒ）の２つのカ
ウント値によって基準信号の中央位相での位相誤差検出
を行うものであり、同期信号（基準信号）の立ち下がり
エッジと立ち上がりエッジの両方で位相誤差を求め、２
点の位相誤差を演算処理した結果を位相ロックループ
（ＰＬＬ）にフィードバックすることにより同期信号の
エッジに重畳した直流分の変動の影響を受けにくくし、
また同期信号期間の動作クロックを計数した結果により
位相誤差信号を更新するか以前の値を保持するかを選択
することによって疑似同期信号の影響を抑制するように
したことを特徴とするものである。
【００３０】次に本発明の基本的構成を具体化した例を
実施形態１として説明する。図１に示すように本発明の
実施形態１に係る同期回路は、ディジタル信号処理によ
って実現する順序回路として位相ロックループ（以下、
ＰＬＬという）を用いたものであり、ディスクリート・
タイム・オシレータ（Ｄｉｓｃｒｅｔｅ ＴｉｍｅＯｓ
ｃｉｌａｔｏｒ：以下、ＤＴＯという）１２と、位相誤
差検出器１１と、ループフィルタ１３とを有している。
実施形態１として説明する。図１に示すように本発明の
実施形態１に係る同期回路は、ディジタル信号処理によ
って実現する順序回路として位相ロックループ（以下、
ＰＬＬという）を用いたものであり、ディスクリート・
タイム・オシレータ（Ｄｉｓｃｒｅｔｅ ＴｉｍｅＯｓ
ｃｉｌａｔｏｒ：以下、ＤＴＯという）１２と、位相誤
差検出器１１と、ループフィルタ１３とを有している。
【００３１】ＤＴＯ１２は、ループフィルタ１３からの
出力信号を入力として制御動作が行なわれるようになっ
ている。
出力信号を入力として制御動作が行なわれるようになっ
ている。
【００３２】位相誤差検出器１１は、第１のしきい値を
挾んでデータが交番する基準信号とＤＴＯ１２からの出
力信号とを入力とし、基準信号が第１のしきい値を横切
る立ち上がり及び立ち下がりの変化点（以下、エッジと
いう）のうち第１の極性のエッジのタイミングにおける
ＤＴＯ１２のカウント値を第１の位相誤差量とし、第１
の極性とは逆極性となる第２の極性のエッジのタイミン
グにおけるＤＴＯ１２のカウント値を第２の位相誤差量
とし、第１と第２の位相誤差量から演算した結果を位相
誤差信号とし、これをループフィルタ１３に出力するよ
うようになっている。
挾んでデータが交番する基準信号とＤＴＯ１２からの出
力信号とを入力とし、基準信号が第１のしきい値を横切
る立ち上がり及び立ち下がりの変化点（以下、エッジと
いう）のうち第１の極性のエッジのタイミングにおける
ＤＴＯ１２のカウント値を第１の位相誤差量とし、第１
の極性とは逆極性となる第２の極性のエッジのタイミン
グにおけるＤＴＯ１２のカウント値を第２の位相誤差量
とし、第１と第２の位相誤差量から演算した結果を位相
誤差信号とし、これをループフィルタ１３に出力するよ
うようになっている。
【００３３】位相誤差検出器１１からの出力信号は、ル
ープフィルタ１３により利得調節と積分処理とが行なわ
れて電圧制御発振器に該当するＤＴＯ１２に制御信号と
して入力され、ＤＴＯ１２からの出力信号と基準信号と
は位相誤差検出器１１に入力される。
ープフィルタ１３により利得調節と積分処理とが行なわ
れて電圧制御発振器に該当するＤＴＯ１２に制御信号と
して入力され、ＤＴＯ１２からの出力信号と基準信号と
は位相誤差検出器１１に入力される。
【００３４】ＤＴＯ１２は、動作クロック毎与えられた
増分値Ｈｉｎｃ’ずつカウントアップするカウンタであ
って、オーバーフロー時のキャリーを無視することでカ
ウント値が一巡し再び最小コード側からカウントアップ
を続ける。これによりカウント値は連続する鋸歯波形を
標本化したものと等価になる。増分値Ｈｉｎｃ’を変化
させることにより、鋸歯波形の傾きが変化し、鋸歯波形
の１周期が発振周期となる。
増分値Ｈｉｎｃ’ずつカウントアップするカウンタであ
って、オーバーフロー時のキャリーを無視することでカ
ウント値が一巡し再び最小コード側からカウントアップ
を続ける。これによりカウント値は連続する鋸歯波形を
標本化したものと等価になる。増分値Ｈｉｎｃ’を変化
させることにより、鋸歯波形の傾きが変化し、鋸歯波形
の１周期が発振周期となる。
【００３５】ＤＴＯ１２がｎ＋１ビットのカウンタの場
合、そのカウント値は−２nから＋２n−１に対応し、鋸
歯波形の傾斜の中央ではカウント値は０になる。図４に
ＤＴＯ１２の出力データの概要を示している。
合、そのカウント値は−２nから＋２n−１に対応し、鋸
歯波形の傾斜の中央ではカウント値は０になる。図４に
ＤＴＯ１２の出力データの概要を示している。
【００３６】位相誤差検出器１１は、基準信号の基準と
する位相（以下、基準位相という）でＤＴＯ１２のカウ
ント値を取得する手段を有しており、このカウント値を
位相誤差信号として出力するようになっている。したが
って、基準信号の基準位相がＤＴＯ１２の中央位相、す
なわちＤＴＯ１２のカウント値が０となるタイミングよ
りも早ければ負極性、反対に基準信号の基準位相がＤＴ
Ｏ１２の中央位相よりも遅ければ正極性であり、その位
相差に比例した位相誤差信号が得られることになる。こ
の位相誤差信号をＦＩＲ型もしくはＩＩＲ型のループフ
ィルタ１３に通過させて平滑化し利得の調節を加えた
後、ＤＴＯ１２の増分値から補正値として減算器６にて
減算する。
する位相（以下、基準位相という）でＤＴＯ１２のカウ
ント値を取得する手段を有しており、このカウント値を
位相誤差信号として出力するようになっている。したが
って、基準信号の基準位相がＤＴＯ１２の中央位相、す
なわちＤＴＯ１２のカウント値が０となるタイミングよ
りも早ければ負極性、反対に基準信号の基準位相がＤＴ
Ｏ１２の中央位相よりも遅ければ正極性であり、その位
相差に比例した位相誤差信号が得られることになる。こ
の位相誤差信号をＦＩＲ型もしくはＩＩＲ型のループフ
ィルタ１３に通過させて平滑化し利得の調節を加えた
後、ＤＴＯ１２の増分値から補正値として減算器６にて
減算する。
【００３７】つまり、ＤＴＯ１２の中央位相が基準信号
の基準位相より先にある場合、Ｈｉｎｃから正極性の補
正値が減算され、ＤＴＯ１２の鋸歯波形の傾きが減少
し、鋸歯波形の周波数を低下させようとする。すなわ
ち、ＤＴＯ１２の鋸歯波形の位相を遅らせようとする。
の基準位相より先にある場合、Ｈｉｎｃから正極性の補
正値が減算され、ＤＴＯ１２の鋸歯波形の傾きが減少
し、鋸歯波形の周波数を低下させようとする。すなわ
ち、ＤＴＯ１２の鋸歯波形の位相を遅らせようとする。
【００３８】反対にＤＴＯ１２の中央位相が基準信号の
基準位相より後にある場合には、Ｈｉｎｃから負極性の
補正値が減算され、ＤＴＯ１２の鋸歯波形の傾きが増加
し、鋸歯波形の周波数を上昇させようとする。すなわ
ち、ＤＴＯ１２の鋸歯波形の位相を進めようとする。
基準位相より後にある場合には、Ｈｉｎｃから負極性の
補正値が減算され、ＤＴＯ１２の鋸歯波形の傾きが増加
し、鋸歯波形の周波数を上昇させようとする。すなわ
ち、ＤＴＯ１２の鋸歯波形の位相を進めようとする。
【００３９】以上の動作によって定常状態では、ＤＴＯ
１２の鋸歯波形の中央位相と基準信号の基準位相とがほ
ぼ一致することになる。
１２の鋸歯波形の中央位相と基準信号の基準位相とがほ
ぼ一致することになる。
【００４０】（実施形態２）本発明の実施形態２は、動
作クロックの変化点で駆動される順序回路で構成され、
標本化された基準信号が入力される同期回路を構成した
ものである。
作クロックの変化点で駆動される順序回路で構成され、
標本化された基準信号が入力される同期回路を構成した
ものである。
【００４１】本発明の実施形態２に用いた位相誤差検出
器１１は、基準信号の第１の極性のエッジにおいて基準
信号の値が前記第１のしきい値を挾む関係にある第１の
動作クロックタイミングと第２の動作クロックタイミン
グそれぞれでの基準信号値の差分１と、前記第１の動作
クロックタイミングでの基準信号値と前記第１のしきい
値との差分２とを求め、前記差分２を差分１で除算した
タイミング補正率３に前記第１から第２の動作クロック
タイミング間のＤＴＯカウント値の増加分を乗算したタ
イミング補正量４を求め、前記第１の動作クロックタイ
ミングでのＤＴＯカウント値５に前記タイミング補正量
４を加算することで基準信号の第１の極性のエッジが第
１のしきい値と一致するタイミングにおけるＤＴＯカウ
ント値６を推定し、同様に基準信号の第２の極性のエッ
ジが第１のしきい値と一致するタイミングにおけるＤＴ
Ｏカウント値７を推定し、前記ＤＴＯカウント値６と７
とをそれぞれ第１と第２の位相誤差量としてループフィ
ルタ１３に出力するようになっている。
器１１は、基準信号の第１の極性のエッジにおいて基準
信号の値が前記第１のしきい値を挾む関係にある第１の
動作クロックタイミングと第２の動作クロックタイミン
グそれぞれでの基準信号値の差分１と、前記第１の動作
クロックタイミングでの基準信号値と前記第１のしきい
値との差分２とを求め、前記差分２を差分１で除算した
タイミング補正率３に前記第１から第２の動作クロック
タイミング間のＤＴＯカウント値の増加分を乗算したタ
イミング補正量４を求め、前記第１の動作クロックタイ
ミングでのＤＴＯカウント値５に前記タイミング補正量
４を加算することで基準信号の第１の極性のエッジが第
１のしきい値と一致するタイミングにおけるＤＴＯカウ
ント値６を推定し、同様に基準信号の第２の極性のエッ
ジが第１のしきい値と一致するタイミングにおけるＤＴ
Ｏカウント値７を推定し、前記ＤＴＯカウント値６と７
とをそれぞれ第１と第２の位相誤差量としてループフィ
ルタ１３に出力するようになっている。
【００４２】本発明の実施形態２に用いた位相誤差検出
器１１は、立ち下がりエッジ処理部１１ａと立ち上がり
エッジ処理部１１ｂとを有している。
器１１は、立ち下がりエッジ処理部１１ａと立ち上がり
エッジ処理部１１ｂとを有している。
【００４３】また立ち下がりエッジ処理部１１ａと立ち
上がりエッジ処理部１１ｂとは、入力信号が異なるのみ
であって、同じように構成されており、Ｄフリップフロ
ップａと、減算器ｂと、切替器ｃと、加算器ｄと、（−
１）倍回路ｅと、エッジ判定部ｇと、除算部ｈとを有し
ている。３ａ、３ｂ、４ａ、４ｂは立ち下がりエッジ処
理部１１ａと立ち上がりエッジ処理部１１ｂのそれぞれ
入力端、３ｃ、３ｄ、３ｅ、４ｃ、４ｄ、４ｅは立ち下
がりエッジ処理部１１ａと立ち上がりエッジ処理部１１
ｂのそれぞれ出力端である。またｆは１／２倍回路であ
る。
上がりエッジ処理部１１ｂとは、入力信号が異なるのみ
であって、同じように構成されており、Ｄフリップフロ
ップａと、減算器ｂと、切替器ｃと、加算器ｄと、（−
１）倍回路ｅと、エッジ判定部ｇと、除算部ｈとを有し
ている。３ａ、３ｂ、４ａ、４ｂは立ち下がりエッジ処
理部１１ａと立ち上がりエッジ処理部１１ｂのそれぞれ
入力端、３ｃ、３ｄ、３ｅ、４ｃ、４ｄ、４ｅは立ち下
がりエッジ処理部１１ａと立ち上がりエッジ処理部１１
ｂのそれぞれ出力端である。またｆは１／２倍回路であ
る。
【００４４】次に位相誤差検出器１１の詳細について説
明する。図２に位相誤差検出器１１の各部波形の対応を
示す。
明する。図２に位相誤差検出器１１の各部波形の対応を
示す。
【００４５】まず、立ち下がりエッジ処理部１１ａで
は、エッジ判定部ｇによりエッジ判定しきい値Ｈrefの
エッジを判定し、基準信号の立ち下がりエッジがエッジ
判定しきい値Ｈrefを越えた直後の動作クロックタイミ
ングにおける基準信号の値Ｄmとその直前の動作クロッ
クタイミングにおける基準信号の値Ｄm-1との差分１を
フリップフロップ回路ａと減算器ｂとの組合せにより求
める。同時にＤmとＨrefとの差分２を減算器ｂにより求
め、除算部ｈにより前記差分２（図１のＡ）を差分１
（図１のＢ）で除算することにより、動作クロック周期
内のしきい値タイミングの補正率１が求まる。
は、エッジ判定部ｇによりエッジ判定しきい値Ｈrefの
エッジを判定し、基準信号の立ち下がりエッジがエッジ
判定しきい値Ｈrefを越えた直後の動作クロックタイミ
ングにおける基準信号の値Ｄmとその直前の動作クロッ
クタイミングにおける基準信号の値Ｄm-1との差分１を
フリップフロップ回路ａと減算器ｂとの組合せにより求
める。同時にＤmとＨrefとの差分２を減算器ｂにより求
め、除算部ｈにより前記差分２（図１のＡ）を差分１
（図１のＢ）で除算することにより、動作クロック周期
内のしきい値タイミングの補正率１が求まる。
【００４６】この補正率１に１動作クロックあたりのＤ
ＴＯ１２のカウント値の増分Ｈｉｎｃ’を（−１）倍回
路ｅにより乗算してＤＴＯ１２のカウント値に換算した
しきい値タイミング補正量Ｈ1が求まり、基準信号の立
ち下がりエッジがＨrefを越えた直後の動作クロックタ
イミングにおけるＤＴＯ１２のカウント値ＤＴＯ1と前
記補正量Ｈ1とを加算器ｄで加算することにより、基準
信号の立ち下がりエッジがＨrefを横切るタイミングに
おけるＤＴＯ１２のカウント値（ＤＴＯ1−Ｈ1）を求め
る。
ＴＯ１２のカウント値の増分Ｈｉｎｃ’を（−１）倍回
路ｅにより乗算してＤＴＯ１２のカウント値に換算した
しきい値タイミング補正量Ｈ1が求まり、基準信号の立
ち下がりエッジがＨrefを越えた直後の動作クロックタ
イミングにおけるＤＴＯ１２のカウント値ＤＴＯ1と前
記補正量Ｈ1とを加算器ｄで加算することにより、基準
信号の立ち下がりエッジがＨrefを横切るタイミングに
おけるＤＴＯ１２のカウント値（ＤＴＯ1−Ｈ1）を求め
る。
【００４７】同様の処理を立ち上がりエッジ処理部１１
ｂにより行ない、基準信号の立ち上がりエッジがＨref
を横切るタイミングにおけるＤＴＯ１２のカウント値
（ＤＴＯ2−Ｈ2）を求める。
ｂにより行ない、基準信号の立ち上がりエッジがＨref
を横切るタイミングにおけるＤＴＯ１２のカウント値
（ＤＴＯ2−Ｈ2）を求める。
【００４８】加算器ｄ及び１／２倍回路ｆを用い、前記
で求めた基準信号の立ち下がりと立ち上がりの両エッジ
タイミングにおけるＤＴＯ１２のカウント値の加算平均
により基準信号の立ち下がりと立ち上がりの両エッジの
中央位相（基準位相）におけるＤＴＯ１２のカウント値
ｘが求められ、このｘがループフィルタ１３に供給され
る位相誤差信号になる。
で求めた基準信号の立ち下がりと立ち上がりの両エッジ
タイミングにおけるＤＴＯ１２のカウント値の加算平均
により基準信号の立ち下がりと立ち上がりの両エッジの
中央位相（基準位相）におけるＤＴＯ１２のカウント値
ｘが求められ、このｘがループフィルタ１３に供給され
る位相誤差信号になる。
【００４９】以上を式で表現すると、以下の（２）式と
なる。
なる。
【００５０】
【式２】 ｘ＝｛（ＤＴＯ1−Ｈ1）＋（ＤＴＯ2−Ｈ2）｝／２ …（２） Ｈ1＝Ｈｉｎｃ’×（Ｄm−Ｈref）／（Ｄm−Ｄm-1） Ｈ2＝Ｈｉｎｃ’×（Ｄn−Ｈref）／（Ｄn−Ｄn-1） 但し、ｘ …基準信号の立ち下がりと立ち上がりの両エ
ッジ中央位相におけるＤＴＯカウント値。 ＤＴＯ1 …基準信号の立ち下がりエッジがしきい値を下
回る最初の動作クロックタイミングでのＤＴＯ１２のカ
ウント値。 ＤＴＯ2 …基準信号の立ち下がりエッジがしきい値を上
回る最初の動作クロックタイミングでのＤＴＯ１２のカ
ウント値。 Ｈ1 …立ち下がりエッジ位置補正量のＤＴＯ１２のカ
ウント値への換算値。 Ｈ2 …立ち上がりエッジ位置補正量のＤＴＯカウント
値への換算値。 Ｈref …基準信号のエッジ判定しきい値。 Ｈｉｎｃ’…ＤＴＯの増分値。 Ｄm …ＤＴＯ１のタイミングにおける基準信号の値。 Ｄn-1 …ＤＴＯ１の一つ前の動作クロックタイミングに
おける基準信号の値。 Ｄn …ＤＴＯ２のタイミングにおける基準信号の値。 Ｄn-1 …ＤＴＯ２の一つ前の動作クロックタイミングに
おける基準信号の値。
ッジ中央位相におけるＤＴＯカウント値。 ＤＴＯ1 …基準信号の立ち下がりエッジがしきい値を下
回る最初の動作クロックタイミングでのＤＴＯ１２のカ
ウント値。 ＤＴＯ2 …基準信号の立ち下がりエッジがしきい値を上
回る最初の動作クロックタイミングでのＤＴＯ１２のカ
ウント値。 Ｈ1 …立ち下がりエッジ位置補正量のＤＴＯ１２のカ
ウント値への換算値。 Ｈ2 …立ち上がりエッジ位置補正量のＤＴＯカウント
値への換算値。 Ｈref …基準信号のエッジ判定しきい値。 Ｈｉｎｃ’…ＤＴＯの増分値。 Ｄm …ＤＴＯ１のタイミングにおける基準信号の値。 Ｄn-1 …ＤＴＯ１の一つ前の動作クロックタイミングに
おける基準信号の値。 Ｄn …ＤＴＯ２のタイミングにおける基準信号の値。 Ｄn-1 …ＤＴＯ２の一つ前の動作クロックタイミングに
おける基準信号の値。
【００５１】（実施形態３）図３は、本発明の実施形態
３を示す構成図である。
３を示す構成図である。
【００５２】図３に示す本発明の実施形態３は、基準信
号の第１の極性のエッジから第２の極性のエッジまでの
動作クロックを計数し、この計数値によって位相誤差信
号出力を更新もしくは任意の出力に切り換える手段を有
するものである。
号の第１の極性のエッジから第２の極性のエッジまでの
動作クロックを計数し、この計数値によって位相誤差信
号出力を更新もしくは任意の出力に切り換える手段を有
するものである。
【００５３】本発明の実施形態３は具体的には、図１の
位相誤差検出器１１に加えて、カウンタ１１ｃと、位相
誤差信号切替器１１ｄと、Ｄフリップフロップａと、切
替器ｃとを付加したものである。
位相誤差検出器１１に加えて、カウンタ１１ｃと、位相
誤差信号切替器１１ｄと、Ｄフリップフロップａと、切
替器ｃとを付加したものである。
【００５４】カウンタ１１ｃは、基準信号の立ち下がり
エッジがエッジ判定しきい値Ｈrefを越えた直後の動作
クロックタイミングでカウントアップを開始する。位相
誤差信号切替器１１ｄは、基準信号の立ち上がりエッジ
においてカウンタ１１ｃのカウント値がウインドウデー
タＷ1よりも大きく、かつＷ2よりも小さい場合には位相
誤差出力を更新可能とするが、それ以外の場合は以前の
状態を保持するように機能する。
エッジがエッジ判定しきい値Ｈrefを越えた直後の動作
クロックタイミングでカウントアップを開始する。位相
誤差信号切替器１１ｄは、基準信号の立ち上がりエッジ
においてカウンタ１１ｃのカウント値がウインドウデー
タＷ1よりも大きく、かつＷ2よりも小さい場合には位相
誤差出力を更新可能とするが、それ以外の場合は以前の
状態を保持するように機能する。
【００５５】本発明の実施形態３によれば、ウインドウ
データＷ1、Ｗ2を適当な値に設定することにより、ノイ
ズ等の疑似同期信号による誤動作を防止することができ
るという利点を有している。
データＷ1、Ｗ2を適当な値に設定することにより、ノイ
ズ等の疑似同期信号による誤動作を防止することができ
るという利点を有している。
【００５６】
【発明の効果】以上説明したように本発明によれば、水
平同期信号幅を越えた位相誤差に対しても誤差信号出力
が飽和せず位相誤差に対して比例した誤差信号を出力す
ることが可能となるため、水平同期信号幅を越えた位相
誤差が入力された場合でもループ利得は変化せず、同期
引き込み動作を継続して行わせることができる。この結
果、電源投入後の非同期状態から位相クロックがかかる
まで、もしくはロックした状態から何らかの外乱によっ
てロックが外れた場合に再びロックがかかるまでの応答
特性の悪化を防止することができる。
平同期信号幅を越えた位相誤差に対しても誤差信号出力
が飽和せず位相誤差に対して比例した誤差信号を出力す
ることが可能となるため、水平同期信号幅を越えた位相
誤差が入力された場合でもループ利得は変化せず、同期
引き込み動作を継続して行わせることができる。この結
果、電源投入後の非同期状態から位相クロックがかかる
まで、もしくはロックした状態から何らかの外乱によっ
てロックが外れた場合に再びロックがかかるまでの応答
特性の悪化を防止することができる。
【００５７】また、水平同期信号幅をカウントして同期
信号の真偽判定をすることにより、疑似同期信号による
誤動作を防止することができる。
信号の真偽判定をすることにより、疑似同期信号による
誤動作を防止することができる。
【００５８】更に、ディジタル処理によりクロック再生
回路における温度特性や製造ばらつきを排除することが
できること、及び従来例と同様に基準信号の中央位相に
対する位相誤差検出を行うことにより、基準信号波形に
重畳された直流成分の変動に対して影響を受けにくくす
ることができる。
回路における温度特性や製造ばらつきを排除することが
できること、及び従来例と同様に基準信号の中央位相に
対する位相誤差検出を行うことにより、基準信号波形に
重畳された直流成分の変動に対して影響を受けにくくす
ることができる。
【図１】本発明の実施形態１を示す構成図である。
【図２】本発明の実施形態１の動作を説明する波形図で
ある。
ある。
【図３】本発明の実施形態２を示す構成図である。
【図４】ＤＴＯ出力データの例を示す図である。
【図５】従来例を示す構成図である。
【図６】従来例の各部の波形を示す図である。
１１ 位相誤差検出器 １１ａ 立ち下がりエッジ処理部 １１ｂ 立ち上がりエッジ処理部 １２ ディスクリート・タイム・オシレータ（ＤＴＯ） １３ ループフィルタ ａ フリップフロップ ｂ 減算器 ｃ 切替器 ｄ 加算器 ｅ （−１）倍回路 ｆ １／２倍回路
Claims (7)
- 【請求項１】 順序回路によるディジタル信号処理で実
現され、基準信号の立ち下がりエッジと立ち上がりエッ
ジそれぞれのタイミングにおける基準信号の中央位相で
の位相誤差検出を行うものであることを特徴とする同期
回路。 - 【請求項２】 順序回路によるディジタル信号処理で実
現され、基準信号の立ち下がりエッジと立ち上がりエッ
ジそれぞれのタイミングにおけるディスクリート・タイ
ム・オシレータ（Ｄｉｓｃｒｅｔｅ Ｔｉｍｅ Ｏｓｃ
ｉｌａｔｏｒ）の２つのカウント値によって基準信号の
中央位相での位相誤差検出を行うものであることを特徴
とする同期回路。 - 【請求項３】 同期信号の立ち下がりエッジと立ち上が
りエッジの両方で位相誤差を求め、２点の位相誤差を演
算処理した結果を位相ロックループ（ＰＬＬ）にフィー
ドバックすることにより同期信号のエッジに重畳した直
流分の変動の影響を受けにくくしたものであることを特
徴とする請求項２に記載の同期回路。 - 【請求項４】 同期信号期間の動作クロックを計数した
結果により位相誤差信号を更新するか以前の値を保持す
るかを選択することによって疑似同期信号の影響を抑制
するものであることを特徴とする請求項１に記載の同期
回路。 - 【請求項５】 ディジタル信号処理によって実現する位
相ロックループ（ＰＬＬ）を用いた同期回路であって、 ループフィルタの出力を制御入力とするディスクリート
・タイム・オシレータ（Ｄｉｓｃｒｅｔｅ Ｔｉｍｅ
Ｏｓｃｉｌａｔｏｒ）と、 第１のしきい値を挾んでデータが交番する基準信号と前
記ディスクリート・タイム・オシレータの出力データと
が入力される位相誤差検出器と、 前記位相誤差検出器の出力データが入力されるループフ
ィルタとを有し、 前記ディスクリート・タイム・オシレータは、オーバー
フロー時のキャリーを無視することによりデータが一巡
するカウンタによって構成され、 前記位相誤差検出器は、基準信号が第１のしきい値を横
切る立ち上がり及び立ち下がりの変化点（エッジ）のう
ち第１の極性のエッジのタイミングにおけるディスクリ
ート・タイム・オシレータのカウント値を第１の位相誤
差量とし、前記第１の極性とは逆極性となる第２の極性
のエッジのタイミングにおけるディスクリート・タイム
・オシレータのカウント値を第２の位相誤差量とし、第
１と第２の２つの位相誤差量から演算した結果を位相誤
差信号として検出するものであることを特徴とする同期
回路。 - 【請求項６】 動作クロックの変化点で駆動される順序
回路で構成され、標本化された基準信号が入力される同
期回路であって、 前記位相誤差検出器は、基準信号の第１の極性のエッジ
において基準信号の値が前記第１のしきい値を挾む関係
にある第１の動作クロックタイミングと第２の動作クロ
ックタイミングそれぞれでの基準信号値の差分１と、前
記第１の動作クロックタイミングでの基準信号値と前記
第１のしきい値との差分２とを求め、前記差分２を差分
１で除算したタイミング補正率３に前記第１から第２の
動作クロックタイミング間の位相誤差検出器のカウント
値の増加分を乗算したタイミング補正量４を求め、前記
第１の動作クロックタイミングでの位相誤差検出器のカ
ウント値５に前記タイミング補正量４を加算することに
より基準信号の第１の極性のエッジが第１のしきい値と
一致するタイミングにおける位相誤差検出器のカウント
値６を推定し、同様に基準信号の第２の極性のエッジが
第１のしきい値と一致するタイミングにおける位相誤差
検出器のカウント値７を推定し、前記位相誤差検出器の
カウント値６と７とをそれぞれ第１と第２の位相誤差量
とするものであることを特徴とする請求項４に記載の同
期回路。 - 【請求項７】 前記基準信号の第１の極性のエッジから
第２の極性のエッジまでの動作クロックを計数し、この
計数値によって位相誤差信号出力を更新もしくは任意の
出力に切り換える手段を有することを特徴とする請求項
４叉は５に記載の同期回路。
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