CN1218332A - 有在参考信号的中心检测相位误差的电路的同步电路 - Google Patents

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Abstract

在用序列电路构造的同步电路中,用于再生一个和诸如电视信号的同步信号同步的时钟信号,通过在同步信号的上升沿和下降沿获得相位误差,来降低加在同步信号的边沿上的d.c.分量的变化的影响,对相位误差算术运算,并将结果反馈到PLL。通过根据在同步信号期间的操作时钟计数结果来更新相位误差信号或保持前一个值,来限制伪同步信号的影响。

Description

有在参考信号的中心检测 相位误差的电路的同步电路
本发明涉及同步电路，具体涉及有用于在参考信号的中心处检测相位误差的电路的同步电路。
图5表示传统的同步电路，用于再生电视信号的一个同步信号。如图5所示，传统的同步电路包括一个相位误差检测器1，一个压控振荡器2和一个滤波电容器3。相位误差检测器1由一个乘法器电路构成，乘法器电路被提供有和电视信号同步分离开的水平同步信号(此后称H-同步信号)和一个VCO2输出信号。滤波电容器3对相位误差检测器1的输出电流滤波，而VCO2以通过滤波电容器3将相位误差检测器1的输出电流变换成电压获得的误差信号所控制的频率振荡。
描述传统的同步电路的操作，根据VCO2在H-同步信号处于激活状态的时间周期内的输出的极性，放电电流或充电电流流到相位误差检测器1的输出侧。通过滤波电容器3对这个电流滤波，获得一个和H-同步周期的中心与VCO2输出波形边沿之间的相位差成正比的电位差，作为VCO的控制信号。
当VCO2的输出波形的边沿在H-同步周期中心之前时，在相位误差检测器1的输出侧充电电荷变得大于放电电荷，使得VCO2的控制电压被降低，从而降低VCO2的振荡频率，并因此延迟VCO2的输出波形的相位。
相反当VCO2的输出波形的边沿在H-同步信号周期的中心之后时，在相位误差检测器1的输出侧放电电流变得大于充电电流，使得VCO2的控制电压被增加，并因此提前VCO2的输出波形的相位。以这种方式形成锁相环路(PLL)，获得时钟信号和H-同步信号的同步。
现在，将参考图5详细描述相位误差检测器的操作，图5表示电路连接图6表示在电路的相应点处的电压和电流。
当图6所示的正逻辑H-同步被从同步信号分离器电路输入到图5所示的相位误差检测器1的REF端时，其基极被连接到REF端的晶体管Q1的集电极电流I仅在H-同步周期流入，在除H-同步周期之外的其它周期集电极电流被切断。
当在H-同步周期VCO2的输出是低状态时，流经晶体管Q2的电流il变成I安培，否则i1=0。同样当在H-同步周期VCO2的输出是高状态时，流经晶体管Q3的电流i2变成I安培，否则i2=0。
也就是，在放电方向，只有在H-同步周期内VCO2输出处于低状态时，相位误差检测器1的输出电流iout才变为I安培，而在充电方向，当在H-周期内VCO2输出处于高状态时，相位误差检测器1的输出电流iout才变为I安培，在除此之外的其它周期没有电流流过。
当相位误差检测器1的输出电流iout被提供给电容器3时，充电/放电曲线就变得如图6的Vctrl所描述的，而电位差ΔV正比于VCO2输出信号边沿和H-同步周期中心之间的相位差。可以由以下等式(1)表示：
ΔV={I×t1-I×(T-t1)}/C={21×t1-I×T}/C
t2=t1-T/2
∴ΔV=2I/C×t2…(1)其中ΔV---VCO2的控制信号Vctrl的变化
I----在H-同步周期中晶体管Q1的集电极电流
T----H-同步周期
t1---从H-同步周期的前沿到VCO2的输出信号的前沿的延迟(相位差)
t2---从H-同步周期的中心到VCO2的输出信号的前沿的延迟(相位差)
C----滤波电容器3的电容和来自相位误差检测器的1的操作状态，t1＜T,-T/2＜t2＜T/2。
当H-同步周期的中心相位提前于VCO2的输出信号的前沿相位时(t2＞0)，由控制信号Vctrl控制VCO2的振荡频率，ΔV变正以提高控制信号Vctrl从而提前VCO2的输出信号的前沿相位。
因此，在普通状态下，t2=0秒，即ΔV=0伏，VCO2和H-同步信号同步振荡。
然而由于图5所示的相位误差检测器1通过使用模拟乘法器电路获得参考信号和H-同步信号之间的相位误差，对于相位误差超过H-同步信号的周期，相位误差信号变成衡为极限信号1或0，尽管在相位误差信号处于H-同步信号周期之内时误差信号变得正比于相位误差。
也就是在超出H-同步信号周期的相位误差被输入时，环路增益变为0，不再进行同步操作，直到相位误差变得处于H-同步信号周期之内时为止。结果，在从电源被打开之后的异步状态到相位被锁定的时间之间，或者从相位由于外部原因被解除锁定到相位被重新锁定的时间之间，环路的响应特性被降低。
另外，由于被连接到相位误差检测器1的输出侧的滤波电路是由集成电路之外的电阻部件和电容部件实现的，所以相位误差检测器1的温度特性可能不同于滤波电路(滤波电容器3)，相位误差检测器1的制造变化也不同于滤波电路，使得温度特性和变化会被引入PLL环路增益之中。
本发明的一个目的是提供一个同步电路，由用于再生和电视信号和录象信号的同步信号所同步的时钟信号的序列电路构成，其中加在同步信号上的d.c.分量的变化的影响和伪同步信号的影响受到限制。
为了实现上述目的，根据本发明的同步电路包括一个由数字信号处理实现，并通过使用参考信号的上升沿和下降沿在参考信号的中心处检测一个误差的序列电路。
根据本发明的第一方面，同步电路包括一个通过对参考信号进行数字信号处理实现，并在参考信号的上升沿和下降沿在参考信号的中心处，根据离散时间振荡器(DTO)的两个计数值检测一个相位误差的序列电路。
通过在同步信号的上升沿和下降沿获得相位误差，以及在同步信号的上升沿和下降沿将相位误差的算术运算结果反馈到锁相环路，来降低加在同步信号的边沿上的d.c.分量的变化产生的影响。
另外通过根据同步信号期间的操作时钟计数值，更新相位误差信号或者保持一个先前值，来限制伪同步信号的影响。
根据本发明的第二个方面，使用由数字信号处理实现的锁相环路的同步电路，包括：
一个离散时间振荡器，根据环路滤波器的输出作为一个控制输入；
一个相位误差检测器，响应一个参考信号和离散时间振荡器的输出数据，参考信号有两个交替电平，两个交替电平之间有一个第一阈值；和
一个环路滤波器，响应相位误差检测器的输出数据。
离散时间振荡器由一个计数器构成，其计数要用一个完整的循环，在溢出时不进位；和
相位误差检测器根据对应于离散时间计数器，在参考信号在一个方向上经过第一阈值的上升和下降变化点之间的第一极性点处的一个计数值的第一相位误差量，检测相位误差信号，而第二相位误差量对应于，离散时间振荡器在参考信号在一个相反方向上经过第一阈值的第二极性点处的一个计数。
根据本发明的第三个方面，同步电路由一个序列电路构成并响应参考信号的样值，序列电路被在操作时钟信号的变化点处驱动，其中相位误差检测器获得第一差值和第二差值，第一差值是在第一阈值的相对两侧的第一操作时钟时间和第二操作时钟时间的第一极性的参考信号的边沿值之间的差值，第二差值是在第一操作时钟时间和第一阈值的参考信号值之间的差值，用第二差值除以第一差值，以获得第一时间校正率，将如此获得的第一时间校正率乘以一个相位误差检测器在第一操作时钟时间和第二操作时钟之间的计数值的增量，以获得一个第一时间校正量，将第一时间校正量和相位误差检测器在第一操作时钟时间的第一计数值相加，以估算一个相位误差检测器在参考信号的第一极性的边沿和第一阈值一致时的第二计数值，同样估算一个相位误差检测器在参考信号的第二极性的边沿和第一阈值一致时的第三计数值，并提供相位误差检测器的第二和第三计数值分别作为第一和第二相位误差量。
同步电路，进而包括设备，用于计算从参考信号的第一极性的边沿到第二极性的边沿的时间之间的操作时钟，并根据计数值更新相位误差信号输出或切换到一个任意的输出。
根据本发明的第三方面，同步电路包括一个通过数字化信号处理实现，并在参考信号的中心处，根据离散时间振荡器(DTO)在参考信号的上升沿和下降沿处的两个计数值，检查一个相位误差的序列电路，其中通过在同步信号(参考)的上升沿和下降沿都获得相位误差，以及在两个点对相位误差进行算术运算，并在同步信号的两个点将相位误差的运算结果反馈到锁相环路，来降低加在同步信号的边沿上的d.c.分量的变化产生的影响。进而通过根据在同步信号周期期间运算时钟的计数结果，更新相位误差信号或保持先前值，来限制伪同步信号的影响。
通过以下结合附图对本发明的详细描述，本发明以上和其它目的，特征和益处将更加显而易见，其中
图1是表示本发明第一实施例的框图；
图2表示说明图1所示实施例的操作的信号波形；
图3是表示本发明第二实施例的电路框图；
图4表示离散时间振荡器的输出数据的一个例子；
图5是传统的同步电路的电路图；和
图6是表示说明图5所示的传统的同步电路的操作的信号波形。
图1是表示根据本发明的第一个实施例的同步电路的电路框图。
在图1中，本发明的同步电路基本上由一个序列电路的数字信号处理来实现，并在参考信号的中心处，根据离散时间振荡器(DTO)在参考信号的上升沿和下降沿处的两个计数值检查一个相位误差，同步信号的特征是，通过在同步信号(参考)的上升沿和下降沿都获得相位误差，以及在两个点对相位误差进行算术运算，并在同步信号的两个点将相位误差的算术运算结果反馈到锁相环路，来降低加在同步信号的边沿上的d.c.分量的变化产生的影响，而通过根据在同步信号周期期间运算时钟的计数结果，更新相位误差信号或保持先前值，来限制伪同步信号的影响。
如图1所示，同步电路包括一个锁相环路(PLL)作为序列电路，它由离散时间振荡器12，相位误差检测器11和环路滤波器13执行的数字信号处理来实现。
DTO12根据来自环路滤波器13的输出信号执行控制操作。
相位误差检测器11被提供一个参考信号和DTO 12的输出信号，参考信号有两个值或电平，第一阈值或电平处于它们之间，在对应于在上升沿和下降沿之中，在参考信号的第一极性中的变化点时间对第一相位误差量进行算术运算，参考信号在此处在一个方向经过阈值，而第二相位误差量对应于，DTO12在参考信号在一个相反方向上经过第一阈值的第二极性点的时间沿处的一个计数值，以获得一个相位误差信号，并将其输出到环路滤波器13。
相位误差检测器11的输出信号的增益受到控制并被环路滤波器集成，并提供给对应于压控振荡器的DTO12，作为一个控制信号。DTO12的输出和参考信号被提供给相位误差检测器11。
DTO12是一个每个操作时钟被递增Hinc’的计数器，并且不断地从最小的计数开始计数而在溢出时不进位。因此DTO12的计数值变得等于通过对连续锯齿波采样而获得的值。通过改变增量Hinc’，锯齿波的倾斜被改变，而锯齿波的一个周期变为振荡周期。
当DTO 12是(n+1)比特计数器时，计数器的计数值对应于-2n到2n-1的取值范围，而在锯齿波的斜度的中心处的计数值变为0。图4表示DTO12的输出数据。
相位误差检测器11包括设备，用于在参考信号的参考相位中获得DTO12的计数值，并且获取设备的输出是相位误差信号。因此，当参考信号的参考相位提前于DTO 12的中心相位时，也就是DTO12的计数值变为0的时间，参考相位是一个负极性，当参考信号的参考相位滞后于中心相位时，即DTO12的计数值为0的时间，参考相位为正极性，获得正比于相位差的相位误差信号。在这个相位误差信号被FIR或IIR型的环路滤波器13滤波并且其增益被调整后，减法器从DTO12的增量值中减去相位误差作为校正值。
也就是，当DTO12的中心相位超前于参考信号的参考相位时，计数值Hinc被减去一个正校正值，使得DTO12的锯齿波的倾斜度降低，以降低锯齿波的频率，即延迟DTO12的锯齿波的相位。
相反，当DTO12的中心相位在参考信号的参考相位之后时，计数值Hinc被减去一个负的校正值，使得DTO12的锯齿波的倾斜度增加，以提高锯齿波的频率，即提前DTO12的锯齿波的相位。
因此，在普通状态下，DTO12的锯齿波形的中心相位和参考信号的参考相位基本一致。
现在将再参考图1描述相位误差检测器11。
如前所述，本发明的相位误差检测器11包括下降沿处理部分11a和上升沿处理部分11b。下降沿处理部分11a和上升沿处理部分11b每个都包括根据操作时钟时间的上升沿和下降沿操作的D触发器，减法器b，开关c，加法器d，(-1)乘法器电路e，和边沿确定部分g和除法器h。参考符号3a和3b描述了下降沿处理部分11a,3c,3d,3e的输入端和下降沿处理部分11a,4a,4b的输入端和上升沿处理部分11b,4c,4e和4d的输入端，以及下降沿处理部分11b的输出端。相位误差检测器11还包括加法器d和(1/2)乘法器电路f。下降沿处理部分11a的边沿确定部分g检测参考信号的一个下降沿，而上升沿处理部分11b的边沿确定部分g检测参考信号的一个上升沿。
下面将参考图2的信号波形描述相位误差检测器11的操作。
首先，下降沿处理部分11a的边沿确定部分g检测边沿确定阈值Href的一个边沿，和紧随在参考信号的下降沿超出边沿确定阈值Href后的操作时钟处的参考信号值Dm之间的第一差值，也就是由图2中的0所表示的操作时钟的上升沿，在紧邻参考信号下降沿超过边沿确定阈值Href之前的操作时钟时间，通过触发器a和减法器b获得参考信号的值Dm-1。通过减法器b获得Dm和Href之间的第二差值。除法器h将第二差值(图1的B)除以第一差值(图1的A)，以获得在操作时钟期间内阈值时间的一个校正率。
(-1)乘法器e在一个操作时钟时间将校正率乘以DTO12的计数值的增量Hinc’，以获得一个被转换为DTO12的计数值的阈值时间校正量。在紧随参考信号的上升沿超过Href之后的操作时钟时间，加法器d将一个计数值DTO1加到校正量H1上，以在参考信号的下降沿经过Href的时间获得DTO12的一个计数值(DTO1-H2)。
以在参考信号的上升沿经过Href的时间，由上升沿处理部分11进行同样的处理，以获得DTO 12的一个计数值(DTO2-H2)。
通过由加法器d和(1/2)乘法器电路f对DTO12的如此获得的计数值求平均，来获得在参考信号上升沿和下降沿之间的中心相位处的DTO 12的计数值X，计数值X变成将被提供给环路滤波器13的相位误差信号。
由以下等式(2)表示：
x={(DTO1-H)+(DTO2-H2)}/2…(2)
H1=Hinc′×(Dm-Href)/(Dm-Dm-1)
H2=Hinc′×(Dn-Href)/(Dn-Dn-1)其中X--在参考信号的上升沿和下降沿之间的中心相位处的DTO 12的计数值，
DTO1--在紧随参考信号的下降沿变得比阈值低的第一操作时钟时间，DTO 12的计数值，
DTO2--在参考信号的下降沿变得比阈值高的第一操作时钟时间，DTO 12的计数值，
H1--被转换成DTO12的计数值的下降沿位值的校正量，
H2--被转换成DTO12的计数值的上升沿位值的校正量，
Href--参考信号的边沿确定阈值，
Hinc--DTO12的增量，
Dm--在DTO1的-个时间的参考信号值，
Dm-1--在紧随DTO1之前的一个时间的参考信号值，
Dn--在DTO2的一个时间的参考信号值，
Dn-1--在紧随DTO2之前的一个时间的参考信号值，
图3表示根据本发明第二个实施例的同步电路的结构。
图3所示的同步电路包括设备，用于在从参考信号的第一极性的边沿到其第二极性的边沿的时间期间计数操作时钟数，并且根据计数值更新相位误差信号输出或切换到任何一个输出。
图3所示的同步电路除了图1所示的相同部件外，包括一个相位误差检测器11，一个计数器11c，一个相位误差信号开关11d，一个D除法器a，和一个开关c，一个减法器b，和一个环路滤波器13。
计数器11c在紧随参考信号的下降沿超过边沿确定阈值Href的操作时钟时间开始计数。相位误差信号开关的功能是，当在参考信号的上升沿处，计数器11c的计数值大于一个窗口数据W1且小于一个窗口数据W2时，允许更新相位误差输出，否则保持当前状态。
根据本发明的第二个实施例，可以通过合理地设置窗口数据W1和W2，防止由于噪声等伪同步信号所引起的误操作。
如前所述，由于根据本发明，即使对于相位误差超出水平同步信号宽度，也可以输出一个正比于相位误差的误差信号，而不使误差输出信号达到极值，即使在输出超过水平同步信号宽度的相位误差时，环路增益也不改变，并且能够继续执行插入操作。结果，在从打开电源之后的同步状态到相位被锁定的时间期间，或者当由于某些外部干扰锁定相位被解锁时，从解锁时间到相位重新被锁定的时间期间，可以防止响应特性变坏。
另外，通过判断同步信号是否是一个真同步，通过测量水平同步信号宽度，可以防止由于伪同步信号引起的误操作。
另外，可以通过信号的数字处理来排除时钟再生电路中温度特性的变化或所制造的时钟再生电路的差异，并且可以通过象传统技术一样对参考信号的中心相位进行相位误差检测，来降低加在参考信号波形上的d.c分量的变化的影响。

Claims (9)

1．同步电路包括一个由数字化处理信号实现的序列电路，和用于在参考信号的上升沿和下降沿之间的参考信号的中心处检查一个相位误差的电路。
2．同步电路包括一个由数字处理信号实现的序列电路，和用于在参考信号的中心处，根据离散时间振荡器在参考信号的上升沿和下降沿的两个计数值检查一个相位误差的电路。
3．如权利要求2的同步电路，其特征在于，通过对同步信号的上升沿和下降沿的相位误差的算术运算，以及将算术运算结果反馈到锁相环路，来降低加在同步信号的边沿上的d.c.分量的变化产生的影响。
4．如权利要求1的同步电路，进一步包括一个电路，用于根据同步信号期间的操作时钟数更新相位误差信号或者保持一个先前值。
5．使用由数字化信号处理实现的锁相环路的同步电路，包括：
一个离散时间振荡器，被提供一个环路滤波器的输出作为一个控制输入；
一个相位误差检测器，被提供一个参考信号和所述离散时间振荡器的输出数据，参考信号有两个交替电平，两个交替电平之间有一个第一阈值；和
一个环路滤波器，被提供有所述相位误差检测器的输出数据，
其特征在于：
所述离散时间振荡器由一个计数器构成，其计数要用一个完整的循环，在溢出时不进位；和
所述相位误差检测器根据对应于所述离散时间计数器，在参考信号在一个方向上经过第一阈值的上升和下降变化点之间的第一极性点处的一个计数值的第一相位误差量，检测相位误差信号，而第二相位误差量对应于，离散时间振荡器在参考信号在一个相反方向上经过第一参考阈值的第二极性点处的一个计数。
6．如权利要求4的同步电路，其特征在于，所述同步电路由一个序列电路构成并响应参考信号的样值，序列电路被在操作时钟信号的变化点处驱动，并且所述相位误差检测器获得第一差值和第二差值，第一差值是在第一阈值的相对两侧的第一操作时钟时间和第二操作时钟时间的第一极性的参考信号的边沿值之间的差值，第二差值是在第一操作时钟时间和第一阈值的参考信号值之间的差值，用第二差值除以第一差值，以获得第一时间校正率，将如此获得的第一时间校正率乘以一个相位误差检测器在第一操作时钟时间和第二操作时钟之间的计数值的增量，以获得一个第一时间校正量，将第一时间校正量和所述相位误差检测器在第一操作时钟时间的第一计数值相加，以估算一个所述误差检测器在参考信号的第一极性的边沿和第一阈值一致时的第二计数值，同样估算一个所述相位误差检测器在参考信号的第二极性的边沿和第一阈值一致时的第三计数值，并提供所述相位误差检测器的第一和第二计数值分别作为第一和第二相位误差量。
7．如权利要求4的同步电路，进而包括设备，用于计数从参考信号的第一极性的边沿到第二极性的边沿的时间之间的操作时钟，并根据计数值更新相位误差信号输出或切换到一个任意的输出。
8．根据权利要求5的同步电路，进一步包括设备，用于计算从参考信号的第一极性的边沿到第二极性的边沿的时间之间的操作时钟，并根据计数值更新相位误差信号输出或切换到一个任意的输出。
9．同步电路包括一个响应输出脉冲和参考信号的电路，用于在参考信号的上升沿和下降沿之间的参考信号中心处检测一个相位误差，一个电路，用于从相位误差值和参考值之间的差值产生一个校正值，以及一个振荡器，用于根据校正值改变输出脉冲的相位。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107181486A (zh) * 2016-03-11 2017-09-19 株式会社索思未来 定时差测量
CN107196652A (zh) * 2017-05-23 2017-09-22 北京盛大信通科技有限公司 一种基于脉冲中心的同步锁相方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6389548B1 (en) * 1999-04-12 2002-05-14 Liam Bowles Pulse run-length measurement for HF data signal by dividing accumulated phase difference between first and second zero-crossings by single-cycle range using multiple cycle range sawtooth waveform
JP3404369B2 (ja) * 2000-09-26 2003-05-06 エヌイーシーマイクロシステム株式会社 Ｄｌｌ回路
KR20020078344A (ko) * 2001-04-09 2002-10-18 엘지전자 주식회사 동기 신호 추출 회로
EP1459447B1 (en) * 2001-11-30 2006-03-08 Koninklijke Philips Electronics N.V. Bit-detection arrangement and apparatus for reproducing information
US8306176B2 (en) * 2002-06-19 2012-11-06 Texas Instruments Incorporated Fine-grained gear-shifting of a digital phase-locked loop (PLL)
US7990224B2 (en) * 2007-04-27 2011-08-02 Atmel Corporation Dual reference phase tracking phase-locked loop
US10581421B2 (en) * 2017-11-06 2020-03-03 Qorvo Us, Inc. Phase detector

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4802009A (en) * 1987-07-13 1989-01-31 Rca Licensing Corporation Digitally controlled phase locked loop system
EP0544358B1 (en) * 1991-11-25 1995-08-16 Koninklijke Philips Electronics N.V. Phase locked loop with frequency deviation detector and decoder circuit comprising such a phase locked loop
US5727038A (en) * 1996-09-06 1998-03-10 Motorola, Inc. Phase locked loop using digital loop filter and digitally controlled oscillator

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107181486A (zh) * 2016-03-11 2017-09-19 株式会社索思未来 定时差测量
CN107196652A (zh) * 2017-05-23 2017-09-22 北京盛大信通科技有限公司 一种基于脉冲中心的同步锁相方法

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