CN1926765A - 锁定检测电路和锁定检测方法 - Google Patents

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木村修治
桥爪崇
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Abstract

[问题]提高锁存检测的精度。[解决手段]一种基于从PLL电路的相位比较器提供的相位差信号检测PLL电路是否处于锁定状态的锁定检测电路，该锁定检测电路包括输出控制信号的第一电路，当相位差信号指示没有产生相位差时该控制信号具有一个电平，当相位差信号指示产生相位差时该控制信号具有另一个电平；锁存该控制信号的第二电路；和在预定第二时间段内输出锁定检测信号的第三电路，当锁存控制信号指示对于预定第一时间段的一个电平时，该锁定检测信号指示该PLL电路处于锁定状态。

Description

锁定检测电路和锁定检测方法
相关参考
本申请请求2005年2月14日提交的国际专利申请PCT/JP2005/2157的优先权，其全部内容在这里引为参考。
技术领域
本发明涉及PLL的锁定检测电路和PLL的锁定检测方法。
背景技术
图6显示的传统锁定检测电路600的配置，该传统锁定检测电路600包括PLL电路(例如，参见日本专利申请公开号No.1994-112818)。
PLL电路具有参考频率分割器510、压控振荡器(以下称为VCO)520、比较频率分割器530、相位比较器540，电荷泵550和低通滤波器(以下称为LPF)560。
参考频率分割器510是频率分割器，其将在预定振荡电路中产生的振荡时钟信号的频率分割以便将参考信号fr提供给相位比较器540。在VCO 520中，根据施加的电压控制振荡频率。VCO 520的振荡输出fo通常用作为结合了PLL电路的电子装置的系统时钟系统。
比较频率分割器530是频率分割器，其将VCO 520的振荡输出fo的频率分割并将比较信号fv输出提供相位比较器540。比较频率分割器530的频率分割数量是根据VCO 520的振荡输出fo需要的振荡频率而设置的。
相位比较器540比较参考信号fr的相位和比较信号fv的相位。当参考信号fr的相位领先于比较信号fv的相位时，相位比较器540将对应于相位差的相位差信号Φr提供给电荷泵550。相反，当参考信号fr的相位落后于比较信号fv的相位时，相位比较器540将对应于相位差的相位差信号Φv提供给电荷泵550。
电荷泵550将具有对应于相位差信号Φr和相位差信号Φv的电平的电压信号CP提供给LPF 560。LPF 560将高频分量从电压信号CP中去除，并将通过将电压信号CP转换成DC电压而形成的DC电压Vr提供给VCO 520。结果，当对应于相位差信号Φr的DC电平Vr被提供时，VCO 520通过增加振荡频率起到提前比较信号fv的作用。相反，当对应于相位差信号Φv的DC电压Vr被提供时，VCO 520通过降低振荡频率起到延迟比较信号fv的相位的作用。
通过这种方式，通过构建PLL的负反馈电路，在参考信号fr和比较信号fv之间最终不产生相位差。也就是说，VCO 520的振荡输出fo的振荡频率就是振荡频率被锁定在期望的频率的状态。
传统锁定检测电路600是检测这种锁定状态的电路，其包括NOR元件610、D触发器(以下称为FF)620、640和650，以及AND元件630。将参考图6的电路图和图7的时序图来描述传统锁定检测电路600的配置和操作。
在图7中，(a)显示了提供到FF 620和640的锁定信号，(b)显示了NOR元件610的输出，(c)显示了AND元件630的输出，(d)显示了在最后一级中到FF 650的数据输入，和(e)显示了在最后一级中FF 650的输出。
当相位差信号Φv和相位差信号Φr都是L电平(低电平)时，也就是说，当在参考信号fr和比较信号fv之间不产生相位差时(锁定状态)或者当不执行相位比较时，NOR元件610输出H电平(高电平)，而在其他状态(非锁定状态)时输出低电平(参见图7(b))。
对于FF 620，NOR元件610的输出被输入到其数据输入端，并且频率在参考频率分割器510中以预定方式被分割的时钟信号(参见图7(a))被输入到其时钟输入端。从而，FF 620响应于输入时钟信号的上升而锁存(保持)NOR元件610的输出。
AND元件630输出锁存之前和之后的NOR元件610的输出的逻辑积。也就是说，当NOR元件610的输出是高电平时(其指示FF 620中的锁定状态和锁存电平是高电平)，AND元件630在下一级输入高电平到FF 640的数据输入终端(参见图7(c))。
对于FF 640，AND元件630的输出被输入到其数据输入端，并且与输入到FF 620相同的时钟信号被输入到其时钟输入端。因此，FF 640响应于输入时钟信号的上升而锁存AND元件630的输出。通过将AND元件630的锁存输出反转而形成的反转信号在下一级被输入到FF 650的数据输入端(参见图7(d))。
也就是说，当NOR元件610的输出指示高电平的时间段小于两个周期时，FF 640输出高电平作为反转输出(参见图7(b)的时间段tc)，相反，当时间段大于等于两个周期时输出低电平为反转输出(参见图7(b)的时间段ti)。
对于FF 650，NOR元件610的反转输出被输入到其时钟输入端。因此，FF 650响应于NOR元件610的输入的反转输出的上升而锁存FF 640的反转输出。也就是说，当NOR元件610的输出指示高电平的时间段小于两个周期时(参见图7(b)的时间段tc到te)，FF 650将该反转输出锁存在高电平(参见图7(e)的时间段te)；相反，当时间段大于等于两个周期时(参见图7(b)的时间段ti到to)，FF 650将该反转输出锁存在低电平(参见图7(e))的时间段to)。
当FF 650锁存低电平时，PLL电路被判决为处于锁定状态。因此，在锁定状态时，从FF 650输出的锁定检测信号LD处于低电平。相反，当FF 650锁存高电平时，PLL电路被判决为处于非锁定状态。因此，在非锁定状态时，从FF 650输出的锁定检测信号LD处于高电平。
在检测锁定状态之后(参见图7(e)的时间段to)，图6所示的锁定检测电路保持指示检测到锁定状态的该锁定检测信号LD(低电平)。当其后PLL电路处于非锁定状态时，仍然保持检测为锁定状态，虽然PLL电路实际上处于非锁定状态，直到在恰当的时刻复位该锁定检测信号LD。因此，产生了这样的问题，降低了锁定检测的精确度。
在图6中，考虑了这样的情况，即在锁定状态被切换为非锁定状态之后(参见图7(e)的时间to)，由于干扰噪声等等的影响而在参考信号fr或比较信号fv中产生抖动的结果，相位比较器的操作变得不稳定，并且相位差信号Φr和相位差信号Φv显示为具有细脉冲宽度(例如，“一个周期”的总量)的须状噪声。当锁定状态被切换到非锁定状态时，响应于时钟信号的上升，NOR元件610和AND元件630的输出处于低电平，并且FF 640的反转输出被切换到高电平。
在这种情况中，因为在时间段小于两个周期的期间(参见图7(e)的时间段tu)，NOR元件610的输出指示高电平，因此FF 640的反转输出保持高电平。FF 650将指示非锁定状态的高电平锁存(参见图7(e)的时间tw)。也就是说，出现了另一个问题，因为由于须状噪声等等，锁定检测信号LD被无意复位，因此降低了锁定检测的精确度。
发明内容
为了解决上述问题，根据本发明的一个主要方面，提供一种基于从PLL电路的相位比较器提供的相位差信号检测PLL电路是否处于锁定状态的锁定检测电路，该锁定检测电路包括：输出控制信号的第一电路，当相位差信号指示没有产生相位差时该控制信号具有一个电平，当相位差信号指示产生相位差时该控制信号具有另一个电平；锁存该控制信号的第二电路；和在预定第二时间段内输出锁定检测信号的第三电路，当锁存的控制信号在预定第一时间段内指示所述一个电平时，该锁定检测信号指示该PLL电路处于锁定状态。
本发明的其他特征将从该说明书的附图和描述中变得显而易见。
附图说明
为了更彻底地理解本发明和其优点，将参考以下附图来描述本发明。
图1是根据本发明一个实施例的包括PLL电路的锁定检测电路的电路图；
图2是根据本发明一个实施例的PLL电路操作的说明性时序图；
图3显示了根据本发明一个实施例的计数器等等的电路图；
图4是根据本发明一个实施例的锁定检测电路的操作的说明性时序图；
图5是根据本发明一个实施例的少数服从多数判决电路或加权电路的电路图；
图6是包括传统PLL电路的锁定检测电路的电路框图；和
图7是传统锁定检测电路操作的说明性时序图。
具体实施方式
从说明书和附图的内容中，至少以下细节是明白的。
<锁定检测电路>
图1是根据本发明一个实施例的包括PLL电路的锁定检测电路的电路图。本实施例的锁定检测电路被利用在所有电子装置中，每个电子装置结合了PLL电路并且需要PLL的锁定判决，诸如电视、FM接收器、移动通信装置。本实施例的锁定检测电路可以实施为集成电路或者是与PLL电路分离的双极电路或者可以实施为集成了PLL电路的集成电路。
PLL电路
参考图1的电路图和图2的时序图，根据本发明的一个实施例，PLL电路可以描述为目的是检测锁定检测电路200进行的锁定。
PLL电路具有参考频率分割器10、压控振荡器(以下称为VCO)20，比较频率分割器30、相位比较器40、电荷泵50、低通滤波器(以下称为“LPF”)60。PLL电路100通常是集成的，除了LPF 60，而LPF 60是外部连接的。
参考频率分割器10根据预定频率分割数量将振荡时钟信号(以下称为“振荡CLK”)的频率分割以便向相位比较器40提供参考信号fr的频率分割器。该振荡CLK可以由振荡电路(诸如晶体振荡器)中的自动振荡提供，或可以由外部独立激励的振荡提供。
在VCO 20中，根据施加的电压控制振荡频率。通常使用具有根据施加的偏置电压变化的静电电容的可变电容二极管。VCO 20的振荡输出fo被用作结合了PLL电路的电子装置的参考时钟信号。
比较频率分割器30是用于根据预定频率分割数量将VCO 20的振荡输出fo的频率分割并且向相位比较器40提供比较信号fv的频率分割器。比较频率分割器30的频率分割数量是根据VCO 20的振荡输出fo需要的振荡频率而设置的。该比较频率分割器30可以是具有固定频率分割数量的固定频率分割器，或者可以是具有可以任意设置的频率分割数量的可编程频率分割器。
相位比较器40比较参考信号fr的相位和比较信号fv的相位。当参考信号fr的相位领先于比较信号fv的相位时(参见图2(a)和2(b)的时间段Ta)，相位比较器40将对应于相位差的相位差信号Φr提供给电荷泵50(参见图2(c)的时间段Ta)。相反，当参考信号fr的相位落后于比较信号fv的相位时(参见图2(a)和2(b)的时间段Tb)，相位比较器40将对应于相位差的相位差信号Φv提供给电荷泵50。
电荷泵50例如通过在电源电压VCO和接地GND之间串联P-MOSFET和N-MOSFET来配置。相位差信号Φr的反转信号被提供给P-MOSFET的栅极，相位差信号Φv被提供给N-MOSFET的栅极。在P-MOSFET和N-MOSFET连接点产生的电压信号CP被提供给LPF 60。
也就是说，在电荷泵50中，当相位差信号Φr和Φv都是低电平时，那么P-MOSFET和N-MOSFET都被切断并且输出(P-MOSFET和N-MOSFET连接点)显示为高阻抗。当相位差信号Φr是高电平而相位差信号Φv是低电平时，P-MOSFET被接通而N-MOSFET被切断，电荷泵50输出对应于电源电压VCC的电压信号CP(参见图2(e)的时间段Ta)。当相位差信号Φr是低电平而相位差信号Φv是高电平时，P-MOSFET被切断而N-MOSFET被接通，电荷泵50输出对应于接地GND的电压信号CP(参见图2(e)的时间段Tb)。
LPF 60从电压信号CP中去除高频分量并向VCO 20提供通过将电压信号CP转换成DC电压而形成的DC电压Vr。结果，当提供对应于相位差信号Φr的DC电压Vr时，VCO 20工作来提高振荡频率以便提前比较信号fv的相位。相反，当提供对应于相位差信号Φv的DC电压Vr时，VCO 20工作来降低振荡频率以便延迟比较信号fv的相位。
通过构建负反馈PLL电路，在参考信号fr和比较信号fv之间最终不产生相位差。也就是说，VCO 520的振荡输出fo的振荡频率就是振荡频率被锁定在期望的频率的状态。
锁定检测电路
锁定检测电路200具有NOR元件210，D触发器(以下称为“FF”)220和锁定判决电路230。将参考图1和图4的时序图来描述锁定检测电路200的配置和操作。在图4中，(a)显示随后将描述的要提供到FF 220和锁定判决电路230的频率分割CLK，(b)显示了随后将描述的要被从NOR元件210输出的控制信号，(c)显示了FF 220的输出，(d)显示了随后将描述的从锁定判决电路230输出的时钟检测信号LD。
当相位差信号Φv和Φr都是低电平时，也就是说，当在参考信号fr和比较信号fv之间不产生相位差时(锁定状态)或者当不执行相位比较时，NOR元件210(“第一电路”)输出处于高电平(“一个电平”)的控制信号，而在其他状态(非锁定状态)时输出处于低电平(“另一个电平”)的控制信号。虽然本实施例使用了NOR元件210，但是该NOR元件210可以改变为符合相位比较器40规格的合适的电路元件。
对于FF 220(“第二电路”)，从NOR元件210提供的控制信号被输入到其数据输入端，在参考频率分割器10中通过将振荡CLK的频率以预定方式分割而形成的频率分割时钟信号(“频率分割CLK”)被反转相位输入到其时钟输入端。因此，FF 220响应于输入频率分割CLK的下降将从NOR元件210提供的控制信号锁存。
例如，如图4(b)的时间段(ta到tb)所示，在参考信号fr和比较信号fv之间没有产生相位差的锁定状态中，在对应于图4(b)的时间段(ta到tb)的时间段锁存高电平(“第一电平”)(参见图4(c))。如图4(b)的时间段(tb到td)所示，在非锁定状态中，在对应于图4(b)的时间段(tb到td)的时间段锁存低电平(“另一个电平”)(参见图4(c))。
当在FF 220中锁存的控制信号在期望的第一时间段显示了高电平时，在对应于在FF 220中锁存的控制信号指示高电平的时间段的预定第二时间段，锁定判决电路230(“第三电路”)输出指示检测到锁定状态的锁定检测信号LD。
例如，通过不基于FF 220中锁存的须状噪声执行判决，直到FF220的锁存定时(频率分割CLK的上升)已经产生多次的时间段，也就是说，频率分割CLK的多个周期，被设置第一时间段。
第二时间段可以与在FF 220中锁存的控制信号显示高电平的时间段一样，并且例如可以是频率分割CLK的一个周期(脉冲)。当在锁定检测信号LD的预定接收电路侧仅仅输出频率分割CLK的一个周期时，就需要提供一个将接收到的锁定检测信号LD锁存仅仅一个在FF 220中锁存的控制信号显示高电平的时间段的锁存电路。
当在相位比较器40中由于例如在参考信号fr或比较信号fv中产生的抖动而使相位差没有收敛并且处于非稳定状态时，那么就产生了每个都在高电平具有脉冲宽度的细相位差信号(噪声)。此时，NOR元件210的输出的控制信号是低电平，结果FF 220可以锁存低电平。但是，锁定判决电路230不基于一个周期中在FF 220中锁存的控制信号的电平的锁定/非锁定运行错误的判决，因此提高了锁定检测的精确度。
锁定检测信号LD仅仅在第二时间段被输出。也就是说，锁定检测信号LD在第二时间段之后被安全地复位，因此与传统情况不同，不再输出没有反映真实状态的锁定检测信号LD。
<锁定判断电路>
《计数器方案》
现在将参考图3的电路图和图4的时序图来描述根据本发明一个实施例的计数器方案锁定判决电路230的配置和操作。
计数器方案锁定判决电路230测量在FF 220中锁存的控制信号连续指示高电平的时间段，当测量的时间段超过预定第一时间段的长度时，就在第二时间段输出锁定检测信号LD，在该第二时间段中FF220中锁存的控制信号指示高电平。将作为锁定判决基础的第一时间段设置为正确的时间段能够使锁定/非锁定的判决运行的精确和有效。
图3是当频率分割CLK的两个周期被设置为第一时间段时获得的电路配置。在图3中，(a)表示频率分割CLK，(c)表示FF220的输出，(d)表示锁定检测信号LD。
计数器方案锁定判决电路230包括由公共频率分割CLK同步的FF 231、233、234和237，EXOR(异或)元件232和235，以及门元件236。
对于FF 231，FF 220的输出被输入到其数据输入终端，频率分割CLK被输入到其时钟输入端。这样，FF 231响应于频率分割CLK的上升锁存FF 220的输出(参见图4(g))。
EXOR元件232监控FF 231的输入和输出状态，也就是说，EXOR元件232监控FF 231中锁定和非锁定状态之间的切换，当FF231的输入和输出的状态相同或不同时，就分别输出低电平或高电平(参见图4(f))。分别在FF 231的输入和输出改变的状态的时序互相差1/2个频率分割CLK的相位周期，因此从EXOR元件232输出的作为复位信号的高电平的时间段是1/2个频率分割CLK的周期。EXOR元件232的输出被用作为复位信号(当输出是高电平时)以便复位FF 233和234的状态。
当从逻辑电路接收复位信号后经过频率分割CLK的1/2周期后，复位信号被取消后，经过对应于频率分割CLK的两个周期的时间段时，通过耦合FF 233、EXOR 235和FF 234而配置的逻辑电路(233，234和235)输出高电平。因此，直到接收到下一个复位信号，FF 234输出高电平或低电平(参见图4(h))。当复位信号已经取消之后经过对应于两个频率分割CLK的周期的时间周期之前已经接收到下一个复位信号时，FF 231就不输出高电平，并且保持输出低电平。也就是说，逻辑电路(233，234和235)监控FF 231中的锁定/非锁定状态是否继续(1/2+2)个频率分割CLK周期。
例如，如图4(h)所示，因为在时间te处复位信号已经取消，因此在经过两个频率分割CLK的周期之后的时间tg处，低电平输出被切换为高电平输出。当下一个复位信号在从时间th后的1/2个频率分割CLK的周期之后被输入时，高电平输出被切换成原始低电平输出。
当FF 234的输出是低电平时，另一个通过连接门元件236和FF237而配置的逻辑电路(236和237)保持前一个状态作为FF 237的输出。当FF 234的输出是高电平时，在频率分割CLK的上升处，FF237锁存FF 231的输出。当在FF 237中锁存高电平时，PLL电路被判决处于锁定状态。因此，在锁定状态时，从FF 237输出的锁定检测信号LD处于高电平。当低电平被锁存在FF 237中，PLL电路被判决处于非锁定状态中。因此，在非锁定状态中，从FF 237中输出的锁定检测信号LD处于低电平。
也就是说，当在FF 231中的锁定/非锁定状态没有持续(1/2+2)个频率分割CLK周期时，逻辑电路(236和237)保持锁定检测信号LD的电平。当在FF 231中的锁定/非锁定状态在超过(1/2+2)个频率分割CLK周期的时间段长度继续时，逻辑电路(236和237)就将锁定检测信号LD的电平切换为指示继续锁定/非锁定状态的电平。被切换的锁定检测信号LD的电平在由电平指示的锁定/非锁定状态继续的时间段中被保持。
因此，例如，当须状噪声在相位比较器40中产生时或者当锁定/非锁定状态继续很短的时间段时，就没有执行错误的锁定/非锁定状态的判决，因为锁定检测信号LD的电平没有变化。因此，提高了检测锁定(或非锁定)的精确度。
在上述实施例中，优选地使用通过将用于在计数器方案锁定判决电路230中使用的锁存为时钟信号的锁定信号相位反转形成的信号，因为，当须状噪声被锁存在FF 220中时，噪声可以在锁定定时时防止传播到锁定判决电路230的内部。
在上述实施例中，优选地，在计数器方案锁定判决电路230中使用的锁定信号以及用于在FF 220中锁存的时钟信号是从相同的时钟源中创建的。因为如上所述，锁定检测信号LD处于高电平的时间段和锁存在FF 220中的控制信号处于高电平的时间段总是一致的。
《少数服从多数方案》
根据本发明一个实施例的锁定判决电路230可以使用少数服从多数方案。根据少数服从多数方案，在预定判决时间段中指示锁定状态的时间段和指示非锁定状态的时间段中较长的一个所指示的状态被输出为锁定检测信号LD。
在图1中，例如，少数服从多数方案锁定判决电路230被配置来当在大多数频率分割CLK的周期中锁存在FF 220中的控制信号指示高电平(锁定状态)的时间段的长度超过锁存在FF 220中的控制信号指示低电平(非锁定状态)的时间段的长度时，输出处于高电平的锁定检测信号LD。
图5是实现少数服从多数方案锁定判决电路230的实例性电路。在图5中，(a)表示锁定判决电路230的频率分割CLK，(c)指明FF 220的输出，(d)指明锁定检测信号LD。
少数服从多数方案锁定判决电路230包括FF 241，242，243和245和一个AND-OR元件244。
对于FF 241，FF 220的输出被输入到其数据输入端，而频率分割CLK被输入到其时钟输入端。由此，FF 231响应于频率分割CLK的上升锁存FF 220的输出。相似地，在FF 241中锁存的数据响应于频率分割CLK的上升被顺序移动到FF 242和243。
将FF 241的输出表示为“F(t-2)”，将FF 242的输出表示为“F(t-1)”，将FF 243的输出表示为“F(t)”，将AND-OR元件244的输出表示为“F(t)*F(t-1)+F(t)*F(t-2)+F(t-1)*F(t-2)”。也就是说，当输入到FF 241的数据在大于3个频率分割clk周期中的1.5个周期(3个周期的1/2)中指示高电平时，AND-OR元件244输出高电平。
对于FF 245，AND-OR元件224的输出被输入到其数据输入端，而频率分割CLK被输入到其时钟输入端。由此，FF 245响应于频率分割CLK的上升锁存AND-OR元件224的输出。
当在FF 245中锁存高电平时，PLL电路被判决处于锁定状态。因此，在锁定状态中，从FF 245输出的锁定检测信号LD处于低电平。相反，当在FF 245中锁存低电平时，PLL电路被判决处于非锁定状态。因此，在非锁定状态中，从FF 245输出的锁定检测信号LD处于高电平。
以这种方式，根据少数服从多数方案，与计数器方案不同，即使当指示锁定/非锁定状态的时间段在预定判决时间段中不连续时也可以执行正确的判决。与计数器方案(根据计数器方案中，直到指示锁定状态的时间段被计数了对应于第一时间段的时间段时才确定锁定检测信号LD)相比，根据少数服从多数方案，当检测到其中锁定状态被指示了1/2个预定判决时间段的时间段时，确定锁定检测信号LD。因此，与计数器方案相比，根据少数服从多数方案，锁定检测信号LD被确定的时间可以被减小。
《加权方案》
根据本发明的一个实施例的锁定判决电路230可以使用加权方案。根据加权方案，在预定判决时间段中(例如，在10个周期中)，当指示锁定状态的时间段的长度超过了预定第一时间段的长度(例如，8个周期)时，指示处于锁定状态的锁定检测信号LD被输出。
在图1中，例如在预定判决时间段中，当在FF 220中锁存的控制信号指示高电平(锁定状态)的时间段长度超过其时间段被设置短于预定判决时间段的预定时间段长度时，加权锁定判决电路230被配置来输出处于高电平的锁定检测信号LD。
改变图5的视角，将描述实现加权锁定判决电路230的实例性电路配置。也就是说，图5所示的锁定判决电路230输出当在3个频率分割CLK的周期中指示锁定状态的时间段继续两个周期或更多时指示锁定状态的锁定检测信号LD。因此，图5所示的锁定判决电路230可以称为加权方案锁定判决电路。
以这种方式，根据加权方案，与计数器方案相似，即使当指示锁定/非锁定状态的时间段在预定判决时间段中非连续时也可以执行正确的判决。与计数器方案(根据计数器方案中，直到指示锁定状态的时间段被计数了对应于第一时间段的时间段时才确定锁定检测信号LD)相比，根据加权方案，当检测到其中锁定状态被指示了短于预定判决时间段的第一时间段时，确定锁定检测信号LD。因此，与计数器方案和少数服从多数方案相比，根据加权方案，直到确定锁定检测信号LD的时间的长度可以被减小。
虽然已经描述了本发明的实施例，但是上述实施例只是为了便于理解本发明而不是为了限制本发明。本发明可以被变化或修改，而不背离其实质并且包含其等价物。

Claims (8)

1.一种基于从PLL电路的相位比较器提供的相位差信号检测PLL电路是否处于锁定状态的锁定检测电路，该锁定检测电路包括：
输出控制信号的第一电路，当相位差信号指示没有产生相位差时该控制信号具有一个电平，当相位差信号指示产生相位差时该控制信号具有另一个电平；
锁存该控制信号的第二电路；和
在预定第二时间段内输出锁定检测信号的第三电路，当锁存的控制信号在预定第一时间段内指示所述一个电平时，该锁定检测信号指示该PLL电路处于锁定状态。
2.如权利要求1所述的锁定检测电路，其中
第三电路测量被锁存的控制信号持续指示所述一个电平的时间段，并且当所测量的时间段在长度上超过预定的第一时间段时，就输出该锁定检测信号。
3.如权利要求1所述的锁定检测电路，其中
第二时间段被设置为其中被锁存的控制信号指示所述一个电平的时间段。
4.如权利要求2所述的锁定检测电路，其中
第三电路基于第二时钟信号来执行测量，该第二时钟信号是由用于在第二电路中锁存的第一时钟信号反转相位得到的。
5.如权利要求4所述的锁定检测电路，其中
第一和第二时钟信号是由相同的时钟源产生的时钟信号。
6.如权利要求1所述的锁定检测电路，其中
在预定的判决时间段中，当被锁存的控制信号指示所述一个电平的时间段的长度超过被锁存的控制信号指示所述另一个电平的时间段的长度时，第三电路输出锁定检测信号。
7.如权利要求1所述的锁定检测电路，其中
在预定的判决时间段中，当被锁存的控制信号指示所述一个电平的时间段的长度超过在长度上被设置短于预定判决时间段的第一时间段的长度时，第三电路输出锁定检测信号。
8.一种基于从PLL电路的相位比较器提供的相位差信号检测PLL电路是否处于锁定状态的锁定检测电路所使用的方法，该方法包括以下步骤：
创建控制信号，当相位差信号指示没有产生相位差时该控制信号具有一个电平，当相位差信号指示产生相位差时该控制信号具有另一个电平；
锁存该控制信号；和
在预定第二时间段内输出锁定检测信号，当锁存控制信号在预定第一时间段内指示所述一个电平时，该锁定检测信号指示该PLL电路处于锁定状态。
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