JP2004072680A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2004072680A JP2004072680A JP2002233084A JP2002233084A JP2004072680A JP 2004072680 A JP2004072680 A JP 2004072680A JP 2002233084 A JP2002233084 A JP 2002233084A JP 2002233084 A JP2002233084 A JP 2002233084A JP 2004072680 A JP2004072680 A JP 2004072680A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- semiconductor integrated
- phase
- phase difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 238000001514 detection method Methods 0.000 claims description 38
- 238000010586 diagram Methods 0.000 description 27
- 230000010355 oscillation Effects 0.000 description 21
- 230000000694 effects Effects 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000000644 propagated effect Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 230000001902 propagating effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
【課題】複数の異なる周波数を入力されるクロックドメイン間の位相管理を、容易かつ高精度に行う半導体集積回路を提供する。
【解決手段】Ａクロックドライブ１０２，Ｂクロックドライブ１０３，ＣＭＯＳバッファ回路１１９におけるクロックの遅延値を、それぞれＴａ，Ｔｂ，Ｔｄとすると、セレクタ回路１１４，１１５，１１６の端子”０”が選択されているときには、レジスタ回路１１７には遅延値Ｔａ−Ｔｄが記憶され、端子”１”に切り換えると、レジスタ回路１１８には遅延値Ｔａ−Ｔｄ−Ｔｂが記憶される。従って、ＣＭＯＳバッファ回路１１９の遅延値を設定することにより、Ａクロックドライブ１０２とＢクロックドライブ１０３との位相差を設定することができる。
【選択図】 図１
【解決手段】Ａクロックドライブ１０２，Ｂクロックドライブ１０３，ＣＭＯＳバッファ回路１１９におけるクロックの遅延値を、それぞれＴａ，Ｔｂ，Ｔｄとすると、セレクタ回路１１４，１１５，１１６の端子”０”が選択されているときには、レジスタ回路１１７には遅延値Ｔａ−Ｔｄが記憶され、端子”１”に切り換えると、レジスタ回路１１８には遅延値Ｔａ−Ｔｄ−Ｔｂが記憶される。従って、ＣＭＯＳバッファ回路１１９の遅延値を設定することにより、Ａクロックドライブ１０２とＢクロックドライブ１０３との位相差を設定することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、ＰＬＬ（Ｐｈａｓｅ ＬｏｃｋｅｄＬｏｏｐ）回路により同期している複数のクロックドメイン間における位相管理を容易かつ高精度にする技術に関する。
【０００２】
【従来の技術】
図１９は、クロック信号に同期して動作する従来の半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【０００３】
ＰＬＬ回路５０１は、基準クロックが入力される基準クロック入力端子５０６とフィードバッククロックが入力されるフィードバッククロック入力端子５０７とを備える。また、ＰＬＬ回路５０１は、Ａクロックを出力するＡクロック出力端子５０８を備え、Ａクロック出力端子５０８はＣＭＯＳバッファ５１０の入力端子に接続される。Ａクロック出力端子５０８からのＡクロックをＯＵＴ−Ａとする。ＣＭＯＳバッファ５１０は、クロックドメイン間の位相管理のための遅延値Ｔｄを有する。ＣＭＯＳバッファ５１０の出力部は、クロック分配回路としてのＡクロックドライバ５０２の入力端子に接続される。Ａクロックドライバ５０２により分配されたＡクロックは、Ａクロックドメイン５０４に伝搬される。Ａクロックドメイン５０４上のＡクロックは、ＰＬＬ回路５０１のフィードバッククロック入力端子５０７に入力される。さらに、ＰＬＬ回路５０１は、Ｂクロックを出力するＢクロック出力端子５０９を備える。Ｂクロック出力端子５０９からのＢクロックをＯＵＴ−Ｂとする。Ｂクロック出力端子５０９はクロック分配回路としてのＢクロックドライバ５０３の入力端子に接続される。Ｂクロックドライバ５０３により分配されたＢクロックは、Ｂクロックドメイン５０５に伝搬される。
【０００４】
次に、図１９の回路の動作を説明する。
【０００５】
基準クロック入力端子５０６から入力された基準クロックとフィードバッククロック入力端子５０７にフィードバックされたクロックとに基づき、ＰＬＬ回路５０１は、所定の周波数と位相のＡクロックとＢクロックとを生成する。ＡクロックとＢクロックとは、周波数は異なるが、一致する位相を持つ。
【０００６】
Ａクロック出力端子５０８から出力されたＡクロックは、ＣＭＯＳバッファ５１０でＴｄだけ遅延された後に、Ａクロックドライバ５０２に入力される。Ａクロックドライバ５０２は、Ａクロックドメイン５０４に、Ａクロックを分配する。また、Ｂクロック出力端子５０９から出力されたＢクロックは、Ｂクロックドライバ５０３に入力される。Ｂクロックドライバ５０３は、Ｂクロックドメイン５０５に、Ｂクロックを分配する。複数のクロックを半導体集積回路装置内部に分配する構成例は、「ＵＳ Ｐａｔｅｎｔ ５，２７０，５９２ ＣＬＯＣＫ ＳＵＰＰＬＹ ＣＩＲＣＵＩＴ ＬＡＹＯＵＴ ＩＮ Ａ ＣＩＲＣＵＩＴ ＡＲＥＡ」に、また、ＰＬＬ回路を半導体集積回路装置内部に形成しクロック信号を発生させる例は、「ＵＳ Ｐａｔｅｎｔ ４，６８９，５８１ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＰＨＡＳＥ ＬＯＣＫＥＤ ＬＯＯＰ ＴＩＭＩＮＧ ＡＰＰＡＲＡＴＵＳ」や、「１９９２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，Ｐ．８４−Ｐ．８５，Ａ Ｄｕａｌ ＰＬＬ Ｂａｓｅｄ Ｍｕｌｔｉ Ｆｒｅｑｕｅｎｃｙ Ｃｌｏｃｋ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｓｃｈｅｍｅ）に記載されている。
【０００７】
一般に、Ａクロックドメイン５０４を伝搬するＡクロックと、Ｂクロックドメイン５０５を伝搬するＢクロックとは、所定の位相差に管理される必要がある。一方、Ａクロックドライバ５０２の遅延値とＢクロックドライバ５０３の遅延値とが異なる場合には、それによってＡクロックドメイン５０４に入力されるＡクロックとＢクロックドメイン５０５に入力されるＢクロックの位相が何がしか異なってしまう。そこで、Ａクロックドライバ５０２の遅延値とＢクロックドライバ５０３の遅延値とをそれぞれ回路シミュレーションで見積もって、その差を加味した所望の遅延値ＴｄをＣＭＯＳバッファ５１０に設定することにより、Ａクロックドメイン５０４に入力されるＡクロックとＢクロックドメイン５０５に入力されるＢクロックとの位相差の管理を行っていた。
【０００８】
【発明が解決しようとする課題】
従来の半導体集積回路における、複数のクロックドメイン間の位相管理は、以上のように行われていた。従って、回路シミュレーションにより遅延値を見積もるのに時間がかかり、設計期間が長くなってしまうという問題があった。
【０００９】
また、見積もり誤差が大きいため、位相管理の精度が低くなってしまうという問題もあった。
【００１０】
本発明は、上記のような問題点を解決するためになされたものであり、複数の異なる周波数を入力されるクロックドメイン間の位相管理を、容易かつ高精度に行うことのできる半導体集積回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１に記載の発明に係る半導体集積回路は、第１のクロックおよび第２のクロックを生成するＰＬＬ回路と、前記第１のクロックを第１のクロックドメインに分配する第１のクロックドライバと、前記第２のクロックを第２のクロックドメインに分配する第２のクロックドライバと、前記第１のクロックドライバおよび位相比較回路を含む第１の位相比較ループ上に配置され、前記位相比較回路の出力により遅延量が設定される第１の可変遅延回路と、前記第２のクロックドライバ、前記第１の可変遅延回路および前記位相比較回路を含む第２の位相比較ループ上に配置され、前記位相比較回路の出力により遅延量が設定される第２の可変遅延回路と、前記第１の位相比較ループと前記第２の位相比較ループとを切り換えるセレクタ回路と、前記第１、第２のクロックドメイン間が有すべき所定の位相差を前記第２の可変遅延回路の遅延量に反映させるための位相差導入手段とを備える。
【００１２】
請求項２に記載の発明に係る半導体集積回路は、請求項１に記載の半導体集積回路であって、前記位相差導入手段は、前記第１の位相比較ループに設けられた遅延回路である。
【００１３】
請求項３に記載の発明に係る半導体集積回路は、請求項１に記載の半導体集積回路であって、前記位相差導入手段は、前記所定の位相差に等しい位相差を有する前記第１、第２のクロックを生成する前記ＰＬＬ回路である。
【００１４】
請求項４に記載の発明に係る半導体集積回路は、請求項１に記載の半導体集積回路であって、前記位相差導入手段は、前記第１の位相比較ループに設けられた遅延回路と、前記所定の位相差よりも小さい位相差を有する前記第１、第２のクロックを生成する前記ＰＬＬ回路とを備える。
【００１５】
請求項５に記載の発明に係る半導体集積回路は、請求項１に記載の半導体集積回路であって、前記位相差導入手段は、前記所定の位相差に相当する異なる平衡点を有する第１、第２の位相比較回路よりなる前記位相比較回路である。
【００１６】
請求項６に記載の発明に係る半導体集積回路は、請求項１乃至請求項５のいずれかに記載の半導体集積回路であって、前記セレクタ回路の切り換えを制御するためのロック検出回路をさらに備える。
【００１７】
請求項７に記載の発明に係る半導体集積回路は、請求項６に記載の半導体集積回路であって、前記ＰＬＬ回路が前記ロック検出回路を備える。
【００１８】
請求項８に記載の発明に係る半導体集積回路は、請求項１乃至請求項５のいずれかに記載の半導体集積回路であって、前記セレクタ回路の切り換えを制御するためのカウンタ回路をさらに備える。
【００１９】
【発明の実施の形態】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００２０】
ＰＬＬ回路１０１は、基準クロックが入力される基準クロック入力端子１０６とフィードバッククロックが入力されるフィードバッククロック入力端子１０７とを備える。また、ＰＬＬ回路１０１は、Ａクロックを出力するＡクロック出力端子１０８を備える。Ａクロック出力端子１０８からのＡクロックをＯＵＴ−Ａとする。
【００２１】
Ａクロック出力端子１０８は、接点Ａを経由してクロック分配回路としてのＡクロックドライバ１０２の入力端子に接続される。Ａクロックドライバ１０２により分配されたＡクロックは、Ａクロックドメイン１０４に伝搬される。Ａクロックドメイン１０４上のＡクロックは、ＰＬＬ回路１０１のフィードバッククロック入力端子１０７と、セレクタ回路１１６の”０”入力端子とに入力される。さらに、ＰＬＬ回路１０１は、Ｂクロックを出力するＢクロック出力端子１０９を備える。Ｂクロック出力端子１０９からのＢクロックをＯＵＴ−Ｂとする。
【００２２】
Ｂクロック出力端子１０９は、接点Ｂを経由して可変遅延回路１１１の入力端子に接続される。可変遅延回路１１１の出力端子は、Ｂクロックドライバ１０３の入力端子に接続される。Ｂクロックドライブ１０３により分配されたＢクロックは、Ｂクロックドメイン１０５に伝搬される。Ｂクロックドメイン１０５上のＢクロックは、セレクタ回路１１６の”１”入力端子に入力される。
【００２３】
ＰＬＬ回路１０１のＡクロック出力端子１０８は、接点Ａを経由して、クロックドメイン間の位相管理のための所望の遅延値Ｔｄを有するＣＭＯＳバッファ１１９の入力端子にも接続される。このＣＭＯＳバッファ１１９は、クロックドメイン１０４，１０５間に要求される位相差を可変遅延回路１１１に導入するための位相差導入手段として動作する。ＣＭＯＳバッファ１１９の出力端子は、セレクタ回路１１４の”０”入力端子に接続される。セレクタ回路１１４の”１”入力端子は、接点Ｂを経由してＰＬＬ回路１０１のＢクロック出力端子１０９に接続される。
【００２４】
セレクタ回路１１４の出力端子は、可変遅延回路１１０の入力端子に接続される。可変遅延回路１１０の出力端子は、位相比較回路１１２の入力端子１３１に接続される。位相比較回路１１２の入力端子１３１に入力するクロックをＩＮ−Ａとする。セレクタ回路１１６の出力端子は、位相比較回路１１２の入力端子１３２に接続される。位相比較回路１１２の入力端子１３２に入力するクロックをＩＮ−Ｂとする。
【００２５】
位相比較回路１１２の出力端子は、セレクタ回路１１５の入力端子に接続される。セレクタ回路１１５の”０”出力端子は、レジスタ回路１１７の入力端子に接続され、レジスタ回路１１７の出力端子は可変遅延回路１１０の制御入力端子に接続される。この制御入力端子の制御コードにより、可変遅延回路１１０はその遅延量を可変する。即ち、第１の可変遅延回路として動作する。
【００２６】
セレクタ回路１１５の”１”出力端子は、レジスタ回路１１８の入力端子に接続され、レジスタ回路１１８の出力端子は可変遅延回路１１１の制御入力端子に接続される。この制御入力端子の制御コードにより、可変遅延回路１１１はその遅延量を可変する。即ち、第２の可変遅延回路として動作する。
【００２７】
また、セレクト信号は、セレクト信号入力端子１１３から、セレクタ回路１１４，１１５，１１６のセレクト信号入力端子にそれぞれ入力される。
【００２８】
次に、図１の回路の動作を説明する。なお、図５にタイミングチャートを示す。
【００２９】
基準クロック入力端子１０６から入力された基準クロックとフィードバッククロック入力端子１０７にフィードバックされたクロックとに基づき、ＰＬＬ回路１０１は、所定の周波数と位相のＡクロックとＢクロックとを生成する。ＡクロックとＢクロックとは、周波数は異なるが、一致する位相を持つ。
【００３０】
図２に、ＰＬＬ回路１０１の一構成例を示す。ＰＬＬ回路１０１は、位相比較回路１５１と、ループフィルタ１５２と、電圧制御発振回路１５３と分周器１５４，１５５とを備えている。基準クロック入力端子１０６から入力された基準クロックは、位相比較回路１５１で、フィードバッククロック入力端子１０７にフィードバックされたクロックと位相比較される。比較結果はループフィルタ１５２を介して制御電圧となり、電圧制御発振回路１５３の発振を制御する。電圧制御発振回路１５３の発振出力は、分周器１５４，１５５で、ＡクロックとＢクロックとに分周されて出力される。
【００３１】
図１に戻ると、セレクタ回路１１４，１１５，１１６は、セレクト信号入力端子１１３から入力されるセレクト信号により、端子”０”と端子”１”とを切り換えることができる。この切り換えは、セレクト信号に切り換えるタイミングを予め設定しておくことにより、自動で切り換えることができる。
【００３２】
まず、セレクト信号により、セレクト回路１１４，１１５，１１６の”０”端子を有効にする。このとき、Ａクロック信号出力端子１０８から出力されたＡクロックは、ＣＭＯＳバッファ回路１１９、セレクタ回路１１４、可変遅延回路１１０を経由して、位相比較回路１１２の入力端子１３１に入力される。またＡクロック信号出力端子１０８から出力されたＡクロックは、Ａクロックドライバ１０２、Ａクロックドメイン１０４、セレクタ回路１１６を経由して、位相比較回路１１２の入力端子１３２にも入力される。この動作により第１の位相比較ループが形成される。
【００３３】
図３に、位相比較回路１１２の一構成例を示す。位相比較回路１１２は、位相差検出回路１６２と、コード化手段１６３とを備える。入力されたクロック信号ＩＮ−Ａが、ＩＮ−Ｂに比べて早い位相の場合には、位相差検出回路１６２からの出力信号はＨレベル信号となり、遅い位相の場合にはＬレベル信号となる。コード化手段１６３は、入力された信号から、遅延値制御信号（コード）を作成してレジスタ１１７（もしくは１１８）に出力し、レジスタ１１７（もしくは１１８）は遅延値制御信号を記憶し可変遅延回路１１０（もしくは１１１）に出力する。
【００３４】
図４は、可変遅延回路１１０，１１１の構成を示したものである。入力端子１８０から入力されたクロック信号は、インバータ１７１、インバータ１７２を経由して、出力端子１８２から出力される。入力端子１８１から入力された遅延値制御信号は、信号分配回路１７３を経由して、トランスファゲート回路１７４，１７５，１７６等が備える、トランスファゲート１８３，１８５，１８７等のＮＭＯＳのゲートおよびインバータ１８４，１８６，１８８等の入力部に入力される。インバータ１８４，１８６，１８８等からの出力はトランスファゲート１８３，１８５，１８７等のＰＭＯＳのゲートに入力される。つまり、トランスファゲート回路１７４，１７５，１７６等は、遅延値制御信号に応じて、容量１７７，１７８，１７９等をインバータ１７１の出力部に接続させることにより負荷をかけて、遅延値を大きくしている。従って、入力された遅延値制御信号に応じて、遅延を発生させることができる。
【００３５】
ここで、図５を用いて、可変遅延回路１１０においてＡクロックにかけられる遅延値の変化について説明する。
【００３６】
可変遅延回路１１０の初期遅延値をＶＤＬ１、ＣＭＯＳバッファ回路１１９での遅延値をＴｄとする。また、端子”０”がセレクトされた場合のクロックＩＮ−ＡをクロックＩＮ−Ａ０とし、その初期状態をクロックＩＮ−Ａ０１とする。クロックＩＮ−Ａ０１とＯＵＴ−Ａとの位相差は、Ｔｄ＋ＶＤＬ１である。一方、端子”０”がセレクトされた場合のクロックＩＮ−ＢをクロックＩＮ−Ｂ０とすると、クロックＩＮ−ＢとクロックＯＵＴ−Ａとの位相差は、Ａクロックドライバ１０２における遅延値Ｔａである。位相比較回路１１２は、クロックＩＮ−Ａ０１とクロックＩＮ−Ｂ０との位相差に応じた遅延値制御信号を出力する。従って、十分な時間が経過した場合のクロックＩＮ−Ａ０をクロックＩＮ−Ａ０２とすると、このクロックＩＮ−Ａ０２は、クロックＩＮ−Ｂ０と同様に、クロックＯＵＴ−Ａとの位相差が、Ｔａになる。このとき、可変遅延回路１１０で発生する遅延値は、Ｔａ−Ｔｄであり、この遅延値がレジスタ１１７に記憶される。
【００３７】
次に、セレクト信号により、セレクタ回路１１４，１１５，１１６の端子”１”を有効にする。このとき、Ｂクロック出力端子１０９から出力されたＢクロック信号は、セレクタ回路１１４、可変遅延回路１１０を経由して、位相比較回路１１２の入力端子１３１に入力される。またＢクロック出力端子１０９から出力されたＢクロックは、可変遅延回路１１１、Ｂクロックドライバ１０３、Ｂクロックドメイン１０５、セレクタ回路１１６を経由して、位相比較回路１１２の入力端子１３２にも入力される。この動作により第２の位相比較ループが形成される。
【００３８】
次に、図５を用いて、可変遅延回路１１１においてＢクロックにかけられる遅延値の変化について説明する。
【００３９】
可変遅延回路１１１の初期遅延値をＶＤＬ２、Ｂクロックドライバ１０３における遅延値をＴｂとする。また、端子”１”がセレクトされた場合のクロックＩＮ−ＢをクロックＩＮ−Ｂ１とし、その初期状態をクロックＩＮ−Ｂ１１とする。クロックＩＮ−Ｂ１１とクロックＯＵＴ−Ｂとの位相差は、Ｔｂ＋ＶＤＬ２である。一方、端子”１”がセレクトされた場合のクロックＩＮ−ＡをクロックＩＮ−Ａ１とすると、クロックＩＮ−Ａ１とクロックＯＵＴ−Ｂとの位相差は、レジスタ回路１１７に記憶されたＴａ−Ｔｄである。位相比較回路１１２は、クロックＩＮ−Ｂ１１とクロックＩＮ−Ａ１との位相差に応じた遅延値制御信号を出力する。従って、十分な時間が経過した場合のクロックＩＮ−Ｂ１をクロックＩＮ−Ｂ１２とすると、このクロックＩＮ−Ｂ１２は、クロックＩＮ−Ａ１と同様に、クロックＯＵＴ−Ｂとの位相差が、Ｔａ−Ｔｄになる。このとき、可変遅延回路１１１で発生する遅延値は、Ｔａ−Ｔｄ−Ｔｂであり、この遅延値がレジスタ１１８に記憶される。
【００４０】
その後、通常動作を行うと、Ａクロックドメイン１０４に供給されるＡクロックの遅延量はＴａ、Ｂクロックドメイン１０５に供給されるＢクロックの遅延量は、Ｔａ−Ｔｄ−Ｔｂと、Ｔｂとの和、即ちＴａ−Ｔｄとなる。
【００４１】
以上の動作により、Ｂクロックドメイン１０５には、ＣＭＯＳバッファ回路１１９で発生する遅延値Ｔｄだけ、Ａクロックドメイン１０４よりも位相が早いクロックを分配できる。
【００４２】
このように、本実施の形態１に係る半導体集積回路では、位相管理したい所望の遅延値そのものを有するＣＭＯＳバッファ回路を備えることにより、各クロックドメインにおける遅延値を回路シュミレーションで見積もることなく、クロックドメイン間の位相管理を容易かつ高精度に行うことができる。
【００４３】
＜実施の形態２＞
図６は、本発明の実施の形態２に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００４４】
図６の回路は、図１の回路において、ＣＭＯＳバッファ回路１１５を用いることなく、Ａクロック出力端子１０８とセレクタ回路１１４の端子”０”の入力端子とを直接に接続して、また、ＰＬＬ回路１０１の代わりにＰＬＬ回路１２１を用いた構成をとる。ＰＬＬ回路１２１は、ＰＬＬ回路１０１と同様に図２に示される構成をとるが、電圧制御発振回路１５３の代わりに電圧制御発振回路１９１を備える。
【００４５】
図７に電圧制御発振回路１９１の構成を示す。電圧制御発振回路１９１は、発振制御回路１９３と、発振制御回路１９３により遅延値を変化させるインバータ１９４を奇数個接続させたリング発振回路１９２とを備え、分周器１５４，１５５をリング発振回路１９２の異なる場所で接続させることにより、ＡクロックとＢクロックとの間に位相差を発生させる。即ち、ＰＬＬ回路１２１は、クロックドメイン１０４，１０５間に要求される位相差を可変遅延回路１１１に導入するための位相差導入手段として動作する。この位相差は遅延値としてではなく、リング発振回路１９２の発振周期を３６０°に換算した場合の角度、即ち位相角として表される。従って、クロックドメイン間で遅延値として位相を管理する場合には、位相角を遅延値に換算すればよい。
【００４６】
図６の回路は、図１と同様の機能を有する要素については同一符号を付しており、位相差ＴｄをＰＬＬ回路１２１で発生させること以外は、実施の形態１と同様の動作を行う。従って、ここでの詳細な説明は省略する。
【００４７】
このように、本実施の形態２に係る半導体集積回路では、実施の形態１の効果が得られる他に、所定の遅延値を有するＣＭＯＳバッファ回路を用いることなく、位相管理を行うことができる。
【００４８】
＜実施の形態３＞
図８は、本発明の実施の形態３に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００４９】
図８の回路は、図６の回路において、Ａクロック出力端子１０８とセレクタ回路１１４の端子”０”の入力端子との間に、ＣＭＯＳバッファ回路１１９を接続した構成をとる。即ち、実施の形態１と２とを組み合わせた構成となっており、ＰＬＬ回路１２１での位相角による位相差に加えて、ＣＭＯＳバッファ回路１１９での遅延により、位相差Ｔｄを発生させる。
【００５０】
ここで、ＰＬＬ回路１２１での位相角による位相差をＴｄ１（＜Ｔｄ）、ＣＭＯＳバッファ回路１１９での遅延値をＴｄ２（＜Ｔｄ）とすると、Ｔｄ＝Ｔｄ１＋Ｔｄ２である。
【００５１】
図８の回路は、図１および６と同様の機能を有する要素については同一符号を付しており、位相差ＴｄがＰＬＬ回路１２１とＣＭＯＳバッファ回路１１９との両方で作成されること以外は、実施の形態１と同様の動作を行う。従って、ここでの詳細な説明は省略する。
【００５２】
このように、本実施の形態３に係る半導体集積回路では、実施の形態１の効果が得られる他に、ＰＬＬ回路における位相角とＣＭＯＳバッファ回路における遅延値とで位相差を作成するため、実施の形態１に比べてＣＭＯＳバッファ回路１１９に設定される遅延値を小さくすることができる。
【００５３】
＜実施の形態４＞
図９は、本発明の実施の形態４に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００５４】
図９の回路は、図１の回路において、位相比較回路１１２の出力端子をロック検出回路１２２の入力端子に接続して、ロック検出回路１２２の出力端子を、ラッチ回路３００を介してセレクト信号入力端子１１３に接続した構成をとる。
【００５５】
図１０は、位相比較回路１１２とロック検出回路１２２との接続構成を示したものである。位相差検出回路１６２から出力される位相差が、ロック検出回路１２２にも入力される構成になっている。
【００５６】
次に図９の回路の動作について説明する。端子”０”がセレクトされた状態で、ロック検出回路１２２は、入力される位相差が０の状態が所定の回数だけ続くと、クロックＩＮ−Ａ０とクロックＩＮ−Ｂ０との位相差が０になったものと判断し、ラッチ回路３００を介してセレクト信号入力端子１１３にセレクト信号を出力して、端子”１”をセレクトする。
【００５７】
ここでラッチ回路３００は、ロック検出回路１２２から”１”が入力された場合には”１”を保持し、ロック検出回路１２２から”０”が入力された場合には、保持されている内容を変化させないという機能を有する。従って、端子”０”から端子”１”へ切り換わった直後において、クロックＩＮ−Ａ０とクロックＩＮ−Ｂ０との位相差が０でない場合にも、端子”０”への切り戻しが発生することはない。
【００５８】
図１０には、ラッチ回路３００の一例が示されている。ロック検出回路１２２が”１”を出力した場合には、インバータ３０２には”１”が入力されて、インバータ３０２からインバータ３０３には”０”が出力され、インバータ３０３からセレクト信号入力端子１１３には”１”が出力される。インバータ３０２からの出力”０”はＰＭＯＳトランジスタ３０１のゲートにも入力されて、ＰＭＯＳトランジスタ３０１は導通状態となるため、抵抗３０４の両端の電位はいずれもＨレベルとなり、抵抗３０４には電流は流れない。次に、この状態で、ロック検出回路１２２が”０”を出力した場合には、抵抗３０４に電源電位から電流が流れ込み、電圧降下が発生する。従って、インバータ３０２への入力は”１”となり、ラッチ回路３００の保持内容は変化せず、セレクト信号入力端子１１３には”１”が出力される。
【００５９】
図９の回路は、図１と同様の機能を有する要素については同一符号を付しており、ロック検出回路１２２がセレクト回路１１４，１１５，１１６の自動切り換えを行うこと以外は、実施の形態１と同様の動作を行う。従って、ここでの詳細な説明は省略する。
【００６０】
このように、本実施の形態４に係る半導体集積回路では、実施の形態１の効果が得られる他に、セレクト信号に切り換えるタイミングを設定することなく、自動でセレクタ回路を切り換えることができる。
【００６１】
＜実施の形態５＞
図１１は、本発明の実施の形態５に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００６２】
図１１の回路は、図９の回路において、ＣＭＯＳバッファ回路１１９を用いることなく、Ａクロック出力端子１０８とセレクタ回路１１４の端子”０”の入力端子とを直接に接続して、また、ＰＬＬ回路１０１の代わりにＰＬＬ回路１２１を用いた構成をとる。即ち、実施の形態２と４とを組み合わせた構成になっている。
【００６３】
ＰＬＬ回路１２１は、ＰＬＬ回路１０１と同様に図２に示される構成をとるが、電圧制御発振回路１５３の代わりに図７の電圧制御発振回路１９１を備える。
【００６４】
図１１の回路は、図６および９と同様の機能を有する要素については同一符号を付しており、位相差ＴｄをＰＬＬ回路１２１で発生させることと、ロック検出回路１２２がセレクト回路１１４，１１５，１１６の自動切り換えを行うこと以外は、実施の形態１と同様の動作を行う。従って、ここでの詳細な説明は省略する。
【００６５】
このように、本実施の形態５に係る半導体集積回路では、実施の形態２と４との両方の効果を有する。
【００６６】
＜実施の形態６＞
図１２は、本発明の実施の形態６に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００６７】
図１２の回路は、図１１の回路において、Ａクロック出力端子１０８とセレクタ回路１１４の端子”０”の入力端子との間に、ＣＭＯＳバッファ回路１１９を接続した構成をとる。即ち、実施の形態３と４とを組み合わせた構成になっている。
【００６８】
図１２の回路は、図８および９と同様の機能を有する要素については同一符号を付しており、位相差ＴｄがＰＬＬ回路１２１での位相角とＣＭＯＳバッファ回路１１９での遅延との両方で作成されることと、ロック検出回路１２２がセレクト回路１１４，１１５，１１６の自動切り換えを行うこと以外は、実施の形態１と同様の動作を行う。従って、ここでの詳細な説明は省略する。
【００６９】
このように、本実施の形態６に係る半導体集積回路では、実施の形態３と４との両方の効果を有する。
【００７０】
＜実施の形態７＞
図１３は、本発明の実施の形態７に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００７１】
図１３の回路は、図１の回路において、位相比較回路１１２の入力端子１３１もしくは１３２をカウンタ回路１２３の入力端子に接続して、カウンタ回路１２３の出力端子をセレクト信号入力端子１１３に接続した構成をとる。
【００７２】
次に図１３の回路の動作について説明する。端子”０”がセレクトされた状態で、カウンタ回路１２３は、ＩＮ−ＡもしくはＩＮ−Ｂの電圧遷移を、設定された所定の回数だけカウントすると、セレクト信号で、端子”１”をセレクトする。また、カウンタ回路１２３は、設定された所定の回数をカウントする度に、端子”０”と端子”１”とを交互に切り換える動作を行う。従って、可変遅延回路１１０の遅延値と、可変遅延回路１１１の遅延値とが、交互に可変されていく動作を行う。
【００７３】
図１３の回路は、図１と同様の機能を有する要素については同一符号を付しており、カウンタ回路１２３がセレクト回路の自動切り換えを行うこと以外は、実施の形態１と同様の動作を行う。従って、ここでの詳細な説明は省略する。
【００７４】
このように、本実施の形態７に係る半導体集積回路では、実施の形態１の効果に加えて、セレクト信号に切り換えるタイミングを設定することなく、自動でセレクタ回路を切り換えることができるという効果を有する。また、可変遅延回路１１０の遅延値と、可変遅延回路１１１とが、交互に可変されていくため、動作の途中で、温度変化等によりＴａやＴｂが変化した場合にも、安定した位相管理を行うこともできる。なお、実施の形態２，３のように位相差ＴｄをＰＬＬ回路で発生させる場合において、このカウンタ回路１２３を使用してもよい。
【００７５】
＜実施の形態８＞
図１４は、本発明の実施の形態８に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００７６】
図１４の回路は、図９の回路において、ロック検出回路１２２を設置することなく、また、ＰＬＬ回路１０１の代わりに、ロック検出回路２１１を備えたＰＬＬ回路１２４を用いたものである。
【００７７】
図１５に、ＰＬＬ回路１２４の構成を示す。図１５は、図２に示されるＰＬＬ回路１０１の構成において、位相比較回路１５１の出力端子をロック検出回路２１１の入力端子にも接続して、ロック検出回路２１１の出力端子をセレクト信号入力端子１１３に接続した構成をとる。
【００７８】
次に図１５の回路の動作について説明する。ＰＬＬ回路１２４に入力される基準クロックとフィードバッククロックとの位相差は、位相比較回路１５１により検出されて、ロック検出回路２１１に入力される。
【００７９】
一般的なＰＬＬ回路において、基準クロックとフィードバッククロックとの位相差が０になるまでの時間は、ＩＮ−ＡとＩＮ−Ｂとの位相差が０になる時間よりも長いことが多い。従って、ロック検出回路２２１は、端子”０”がセレクトされた状態で、入力される位相差が０の状態が所定の回数だけ続くと、ＩＮ−ＡとＩＮ−Ｂとの位相差が０になったものと判断し、セレクト信号で、端子”１”をセレクトする。
【００８０】
図１４の回路は、図９と同様の機能を有する要素については同一符号を付しており、ロック検出回路１２２に代えてロック検出回路２１１がセレクト回路の自動切り換えを行うこと以外は、実施の形態４と同様の動作を行う。従って、ここでの詳細な説明は省略する。
【００８１】
このように、本実施の形態８に係る半導体集積回路では、ＰＬＬ回路に内蔵されるロック検出回路を用いるため、ロック検出回路を別途に設置する場合に比べて、レイアウト面積や消費電力を小さくすることができる。なお、実施の形態２，３のように位相差ＴｄをＰＬＬ回路で発生させる場合において、このＰＬＬ回路１２４を使用してもよい。
【００８２】
＜実施の形態９＞
図１６は、本発明の実施の形態９に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００８３】
図１６の回路は、図１の回路において、ＣＭＯＳバッファ回路１１９を用いることなく、Ａクロック出力端子１０８とセレクタ回路１１４の回路０の入力端子とを直接に接続して、また、位相比較回路１１２の代わりに位相比較回路１２５を用いた構成をとる。位相比較回路１２５の入力端子には、セレクト信号入力端子１１３が接続される。
【００８４】
図１６の回路は、図１と同様の機能を有する要素については同一符号を付しており、実施の形態１と同様の動作を行う。
【００８５】
図１７に位相比較回路１２５の構成を示す。位相比較回路１２５は、位相比較回路１１２と、ＸＯＲ回路２２１と、位相差検出回路２２２と、コード化手段２２３と、セレクタ回路２３０とを備える。
【００８６】
位相差検出回路２２２は、ＰＭＯＳトランジスタ２２４、ＮＭＯＳトランジスタ２２５、定電流回路２２８、定電流回路２２９、容量２２６とを備え、コード化手段２２３は、アナログ−デジタル変換回路２２７を備える。
【００８７】
ＸＯＲ回路２２１には、入力端子１３１，１３２からＩＮ−ＡとＩＮ−Ｂが入力される。ＸＯＲ回路２２１の出力端子は、ＰＭＯＳトランジスタ２２４のゲートとＮＭＯＳトランジスタ２２５のゲートに接続される。ＰＭＯＳトランジスタ２２４のソースは定電流回路２２８に接続されて、定電流回路２２８は、電源電位Ｖｄｄに接続される。ＮＭＯＳトランジスタ２２５のソースは定電流回路２２９に接続されて、定電流回路２２９は、接地される。ＰＭＯＳトランジスタ２２４のドレインとＮＭＯＳトランジスタ２２５のドレインは接点Ｃにおいて接続される。接点Ｃはアナログ−デジタル変換回路２２７の入力端子と、一端が接地された容量２２６の他端に接続される。アナログ−デジタル変換回路２２７の出力端子は、セレクタ回路２３０の”１”入力端子に接続される。
【００８８】
また、ＸＯＲ回路２２１のそれぞれの入力端子は、位相比較回路１１２のそれぞれの入力端子にもそれぞれ接続される。位相比較回路１１２の出力端子は、セレクタ回路２３０の”０”入力端子に接続される。セレクタ回路２３０には、セレクト信号入力端子１１３からセレクト信号が入力されて、セレクタ回路２３０の出力が、位相比較回路１２５の出力となる。
【００８９】
ここで、位相比較回路１２５の動作について説明する。端子”０”が選択されている場合には、実施の形態１の場合と同様に、位相比較回路１１２により、クロックＩＮ−ＡとクロックＩＮ−Ｂとの位相差がなくなるように、セレクタ回路２３０から遅延値制御信号が出力される。
【００９０】
回路１が選択されている場合には、クロックＩＮ−ＡとクロックＩＮ−ＢとはＸＯＲ回路２２１に入力されて、その出力がＰＭＯＳトランジスタ２２４のゲートとＮＭＯＳトランジスタ２２５のゲートとに入力される。入力されたクロックＩＮ−ＡとクロックＩＮ−Ｂの位相差が大きい場合には、ＸＯＲ回路２２１からの出力信号はＨレベル信号の割合が高くなり、位相差が小さい場合にはＬレベル信号の割合が高くなる。従って、位相差が大きい場合には、容量２２６からＮＭＯＳトランジスタ２２５を通って定電流回路２２９に流れ込む電流の方が、定電流回路２２８からＰＭＯＳトランジスタ２２４を通って容量２２６に流れ込む電流より大きいため、容量は放電される。このＣ点の電位はアナログ−デジタル変換回路２２７を通って遅延値制御信号（コード）としてセレクタ回路２３０の”１”端子からレジスタ１１８に出力され、レジスタ１１８は遅延値制御信号を記憶したのちに可変遅延回路１１１に出力する。従って、十分に長い時間が経過した後には、定電流回路２２８からＰＭＯＳトランジスタ２２４を通って容量２２６に流れ込む電流と、容量２２６からＮＭＯＳトランジスタ２２５を通って定電流回路２２９に流れ込む電流とが等しい大きさになる。この定常状態に達した際のＩＮ−ＡとＩＮ−Ｂとの位相差は、定電流回路２２８と定電流回路２２９を流れる電流値によって決定される。即ち、異なる平衡点を有する２つの位相比較回路よりなる位相比較回路１２５が、クロックドメイン１０４，１０５間に要求される位相差を可変遅延回路１１１に導入するための位相差導入手段として動作する。ここで、この位相差をＴｄとする。
【００９１】
次に、図１６および図１７の回路の動作を説明する。まず、セレクト信号により、セレクタ回路１１４，１１５，１１６，２３０の端子”０”を有効にする。このとき、セレクタ回路２３０から出力されるのは、位相比較回路１１２からの出力信号である。
【００９２】
このとき、Ａクロック出力端子１０８から出力されたＡクロックは、セレクタ回路１１４、可変遅延回路１１０を経由して、位相比較回路１２５の入力端子１３１に入力される。またＡクロック出力端子１０８から出力されたＡクロックは、Ａクロックドライバ１０２、Ａクロックドメイン１０４、セレクタ回路１１６を経由して、位相比較回路１２５の入力端子１３２にも入力される。この動作により第１の位相比較ループが形成される。
【００９３】
ここで、図１８を用いて、可変遅延回路１１０においてＡクロックにかけられる遅延値の変化について説明する。
【００９４】
可変遅延回路１１０の初期遅延値をＶＤＬ１とする。端子”０”がセレクトされた場合のクロックＩＮ−ＡをクロックＩＮ−Ａ０とし、その初期状態をクロックＩＮ−Ａ０１とする。クロックＩＮ−Ａ０１とクロックＯＵＴ−Ａとの位相差は、ＶＤＬ１である。一方、端子”０”がセレクトされた場合のクロックＩＮ−ＢをクロックＩＮ−Ｂ０とすると、クロックＩＮ−ＢとクロックＯＵＴ−Ａとの位相差は、Ａクロックドライバ１０２における遅延値Ｔａである。位相比較回路１１２は、クロックＩＮ−Ａ０１とクロックＩＮ−Ｂ０との位相差に応じた遅延値制御信号を出力する。従って、十分な時間が経過した場合のクロックＩＮ−Ａ０であるクロックＩＮ−Ａ０２とすると、このクロックＩＮ−Ａ０２は、クロックＩＮ−Ｂ０と同様に、クロックＯＵＴ−Ａとの位相差が、Ｔａになる。このとき、可変遅延回路１１０で発生する遅延値は、Ｔａであり、この遅延値がレジスタ１１７に記憶される。
【００９５】
次に、セレクト信号により、セレクタ回路１１４，１１５，１１６，２３０の端子”１”を有効にする。このとき、Ｂクロック出力端子１０９から出力されたＢクロックは、セレクタ回路１１４、可変遅延回路１１０を経由して、位相比較回路１２５の入力端子１３１に入力される。またＢクロック出力端子１０９から出力されたＢクロックは、可変遅延回路１１１、Ｂクロックドライブ１０３、Ｂクロックドメイン１０５、セレクタ回路１１６を経由して、位相比較回路１２５の入力端子１３２にも入力される。この動作により第２の位相比較ループが形成される。
【００９６】
次に、図１８を用いて、可変遅延回路１１１においてＢクロックにかけられる遅延値の変化について説明する。
【００９７】
可変遅延回路１１１の初期遅延値をＶＤＬ２、Ｂクロックドライバ１０３における遅延値をＴｂとする。また、端子”１”がセレクトされた場合のクロックＩＮ−ＢをクロックＩＮ−Ｂ１とし、その初期状態をクロックＩＮ−Ｂ１１とする。クロックＩＮ−Ｂ１１とクロックＯＵＴ−Ｂとの位相差は、Ｔｂ＋ＶＤＬ２である。一方、端子”１”がセレクトされた場合のクロックＩＮ−ＡをクロックＩＮ−Ａ１とすると、クロックＩＮ−Ａ１とクロックＯＵＴ−Ｂとの位相差は、レジスタ回路１１７に記憶されたＴａである。位相比較回路１２５は、クロックＩＮ−Ａ１とクロックＩＮ−Ｂ１１との位相差に応じた遅値延制御信号を出力する。従って、十分な時間が経過した場合のクロックＩＮ−Ｂ１をクロックＩＮ−Ｂ１２とすると、このクロックＩＮ−Ｂ１２は、クロックＯＵＴ−Ｂとの位相差は、Ｔａ−Ｔｄになる。このとき、可変遅延回路１１１で発生する遅延値は、Ｔａ−Ｔｄ−Ｔｂであり、この遅延値がレジスタ１１８に記憶される。
【００９８】
その後、通常動作を行うと、Ａクロックドメイン１０４に供給されるＡクロックの遅延量はＴａ、Ｂクロックドメイン１０５に供給されるＢクロックの遅延量は、Ｔａ−Ｔｄ−Ｔｂと、Ｔｂとの和、即ちＴａ−Ｔｄとなる。
【００９９】
以上の動作により、Ｂクロックドメイン１０５には、位相比較回路１２５で発生する遅延Ｔｄだけ、Ａクロックドメイン１０４よりも位相が早いクロックを分配できる。
【０１００】
このように、本実施の形態９に係る半導体集積回路では、実施の形態１の効果が得られる他に、ＣＭＯＳバッファ回路を用いたり、リング発振回路を有するＰＬＬ回路を用いたりすることなく、位相管理を行うことができる。なお、実施の形態２，３のように位相差ＴｄをＰＬＬ回路で発生させる場合において、この位相比較回路１２５を使用してもよい。
【０１０１】
【発明の効果】
以上、説明したように、請求項１に記載の発明に係る半導体集積回路は、第１のクロックおよび第２のクロックを生成するＰＬＬ回路と、前記第１のクロックを第１のクロックドメインに分配する第１のクロックドライバと、前記第２のクロックを第２のクロックドメインに分配する第２のクロックドライバと、前記第１のクロックドライバおよび位相比較回路を含む第１の位相比較ループ上に配置され、前記位相比較回路の出力により遅延量が設定される第１の可変遅延回路と、前記第２のクロックドライバ、前記第１の可変遅延回路および前記位相比較回路を含む第２の位相比較ループ上に配置され、前記位相比較回路の出力により遅延量が設定される第２の可変遅延回路と、前記第１の位相比較ループと前記第２の位相比較ループとを切り換えるセレクタ回路と、前記第１、第２のクロックドメイン間が有すべき所定の位相差を前記第２の可変遅延回路の遅延量に反映させるための位相差導入手段とを備えるので、第１，第２の位相比較ループ上に配置される位相比較回路が、第１，第２の位相比較ループ上に配置される第１の可変遅延回路に設定された遅延量と、第２の位相比較ループ上に配置される第２の可変遅延回路との位相を比較して、比較結果を第２の可変遅延回路に設定することができる。従って、各クロックドメインにおける遅延値を回路シュミレーションで見積もることなく、クロックドメイン間の位相管理を容易かつ高精度に行うことができる。
【０１０２】
また、請求項２に記載の発明に係る半導体集積回路は、請求項１に記載の半導体集積回路であって、前記位相差導入手段は、前記第１の位相比較ループに設けられた遅延回路であるので、所望の遅延量を前記第１の位相比較ループに設けられた遅延回路に設定することにより、クロックドメイン間の位相管理を行うことができる。
【０１０３】
また、請求項３に記載の発明に係る半導体集積回路は、請求項１に記載の半導体集積回路であって、前記位相差導入手段は、前記所定の位相差等しい位相差を有する前記第１、第２のクロックを生成する前記ＰＬＬ回路であるので、前記第１の位相比較ループに設けられた遅延回路を用いることなく、クロックドメイン間の位相管理を行うことができる。
【０１０４】
また、請求項４に記載の発明に係る記載の半導体集積回路、請求項１に記載の半導体集積回路であって、前記位相差導入手段は、前記第１の位相比較ループに設けられた遅延回路と、前記所定の位相差よりも小さい位相差を有する前記第１、第２のクロックを生成する前記ＰＬＬ回路とを備えるので、前記第１の位相比較ループに設けられた遅延回路に設定される遅延量を小さくすることができる。
【０１０５】
また、請求項５に記載の発明に係る半導体集積回路は、請求項１に記載の半導体集積回路であって、前記位相差導入手段は、前記所定の位相差に相当する異なる平衡点を有する第１、第２の位相比較回路よりなる前記位相比較回路であるので、前記所定の位相差を有する前記第１、第２のクロックを生成する前記ＰＬＬ回路や、前記第１の位相比較ループに設けられた遅延回路を用いることなく、クロックドメイン間の位相管理を行うことができる。
【０１０６】
また、請求項６に記載の発明に係る半導体集積回路は、請求項１乃至請求項５のいずれかに記載の半導体集積回路であって、前記セレクタ回路の切り換えを制御するためのロック検出回路をさらに備えるので、セレクタ回路の切り換えを前記ロック検出回路により自動で行うことができる。
【０１０７】
また、請求項７に記載の発明に係る半導体集積回路は、請求項６に記載の半導体集積回路であって、前記ＰＬＬ回路が前記ロック検出回路を備えるので、前記ロック検出回路を別途に設置する場合に比べて、前記半導体集積回路のレイアウト面積や消費電力を小さくすることができる。
【０１０８】
また、請求項８に記載の発明に係る半導体集積回路は、請求項１乃至請求項５のいずれかに記載の半導体集積回路であって、前記セレクタ回路の切り換えを制御するためのカウンタ回路をさらに備えるので、セレクタ回路の切り換えを前記カウンタ回路により自動で行うことができる。また、前記第１の可変遅延回路の遅延量と、前記第２の可変遅延回路の遅延量とが、交互に可変される。従って、動作の途中で、温度変化等により各クロックドメインにおける遅延量が変化した場合にも、安定した位相管理を行うことができる。
【図面の簡単な説明】
【図１】実施の形態１に係る位相管理を示す回路図である。
【図２】実施の形態１に係るＰＬＬ回路を示す回路図である。
【図３】実施の形態１に係る位相比較回路を示す回路図である。
【図４】実施の形態１に係る可変遅延回路を示す回路図である。
【図５】実施の形態１に係る位相管理を示すタイミングチャートである。
【図６】実施の形態２に係る位相管理を示す回路図である。
【図７】実施の形態２に係る電圧制御発振回路を示す回路図である。
【図８】実施の形態３に係る位相管理を示す回路図である。
【図９】実施の形態４に係る位相管理を示す回路図である。
【図１０】実施の形態４に係るロック検出回路を示す回路図である。
【図１１】実施の形態５に係る位相管理を示す回路図である。
【図１２】実施の形態６に係る位相管理を示す回路図である。
【図１３】実施の形態７に係る位相管理を示す回路図である。
【図１４】実施の形態８に係る位相管理を示す回路図である。
【図１５】実施の形態８に係るＰＬＬ回路を示す回路図である。
【図１６】実施の形態９に係る位相管理を示す回路図である。
【図１７】実施の形態９に係る位相比較回路を示す回路図である。
【図１８】実施の形態９に係る位相管理を示すタイミングチャートである。
【図１９】従来の位相管理を示す回路図である。
【符号の説明】
１０１，１２１，５０１ ＰＬＬ回路、１０２，５０２ Ａクロックドライバ、１０３，５０３ Ｂクロックドライバ、１０４，５０４ Ａクロックドメイン、１０５，５０５ Ｂクロックドメイン、１０６，５０６ 基準クロック入力端子、１０７，５０７ フィードバッククロック入力端子、１０８，５０８ Ａクロック出力端子、１０９，５０９ Ｂクロック出力端子、１１０，１１１ 可変遅延回路、１１２，１２５，１５１ 位相比較回路、１１３ セレクト信号入力端子、１１４，１１５，１１６，２３０ セレクタ回路、１１７，１１８ レジスタ回路、１１９，５１０ ＣＭＯＳバッファ回路、１２２，２１１ ロック検出回路、１２３ カウンタ回路、１５２ ループフィルタ、１５３，１９１ 電圧制御発振回路、１５４，１５５ 分周器、２２１ ＸＯＲ回路、１６２，２２２ 位相差検出回路、１６３，２２３ コード化手段、１７１，１７２，１８４，１８６，１８８，１９４，３０２，３０３ インバータ、１７３ 信号分配回路、１７４，１７５，１７６ トランスファゲート回路、１７７，１７８，１７９，２２６ 容量、１３１，１３２，１８０，１８１ 入力端子、１８２ 出力端子、１８３，１８５，１８７ トランスファゲート、１９２ リング発振回路、１９３ 発振制御回路、２２４、３０１ ＰＭＯＳトランジスタ、２２５ ＮＭＯＳトランジスタ、２２７ アナログ−デジタル変換回路、２２８，２２９ 定電流回路、３００ ラッチ回路、３０４ 抵抗。
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、ＰＬＬ（Ｐｈａｓｅ ＬｏｃｋｅｄＬｏｏｐ）回路により同期している複数のクロックドメイン間における位相管理を容易かつ高精度にする技術に関する。
【０００２】
【従来の技術】
図１９は、クロック信号に同期して動作する従来の半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【０００３】
ＰＬＬ回路５０１は、基準クロックが入力される基準クロック入力端子５０６とフィードバッククロックが入力されるフィードバッククロック入力端子５０７とを備える。また、ＰＬＬ回路５０１は、Ａクロックを出力するＡクロック出力端子５０８を備え、Ａクロック出力端子５０８はＣＭＯＳバッファ５１０の入力端子に接続される。Ａクロック出力端子５０８からのＡクロックをＯＵＴ−Ａとする。ＣＭＯＳバッファ５１０は、クロックドメイン間の位相管理のための遅延値Ｔｄを有する。ＣＭＯＳバッファ５１０の出力部は、クロック分配回路としてのＡクロックドライバ５０２の入力端子に接続される。Ａクロックドライバ５０２により分配されたＡクロックは、Ａクロックドメイン５０４に伝搬される。Ａクロックドメイン５０４上のＡクロックは、ＰＬＬ回路５０１のフィードバッククロック入力端子５０７に入力される。さらに、ＰＬＬ回路５０１は、Ｂクロックを出力するＢクロック出力端子５０９を備える。Ｂクロック出力端子５０９からのＢクロックをＯＵＴ−Ｂとする。Ｂクロック出力端子５０９はクロック分配回路としてのＢクロックドライバ５０３の入力端子に接続される。Ｂクロックドライバ５０３により分配されたＢクロックは、Ｂクロックドメイン５０５に伝搬される。
【０００４】
次に、図１９の回路の動作を説明する。
【０００５】
基準クロック入力端子５０６から入力された基準クロックとフィードバッククロック入力端子５０７にフィードバックされたクロックとに基づき、ＰＬＬ回路５０１は、所定の周波数と位相のＡクロックとＢクロックとを生成する。ＡクロックとＢクロックとは、周波数は異なるが、一致する位相を持つ。
【０００６】
Ａクロック出力端子５０８から出力されたＡクロックは、ＣＭＯＳバッファ５１０でＴｄだけ遅延された後に、Ａクロックドライバ５０２に入力される。Ａクロックドライバ５０２は、Ａクロックドメイン５０４に、Ａクロックを分配する。また、Ｂクロック出力端子５０９から出力されたＢクロックは、Ｂクロックドライバ５０３に入力される。Ｂクロックドライバ５０３は、Ｂクロックドメイン５０５に、Ｂクロックを分配する。複数のクロックを半導体集積回路装置内部に分配する構成例は、「ＵＳ Ｐａｔｅｎｔ ５，２７０，５９２ ＣＬＯＣＫ ＳＵＰＰＬＹ ＣＩＲＣＵＩＴ ＬＡＹＯＵＴ ＩＮ Ａ ＣＩＲＣＵＩＴ ＡＲＥＡ」に、また、ＰＬＬ回路を半導体集積回路装置内部に形成しクロック信号を発生させる例は、「ＵＳ Ｐａｔｅｎｔ ４，６８９，５８１ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＰＨＡＳＥ ＬＯＣＫＥＤ ＬＯＯＰ ＴＩＭＩＮＧ ＡＰＰＡＲＡＴＵＳ」や、「１９９２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，Ｐ．８４−Ｐ．８５，Ａ Ｄｕａｌ ＰＬＬ Ｂａｓｅｄ Ｍｕｌｔｉ Ｆｒｅｑｕｅｎｃｙ Ｃｌｏｃｋ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｓｃｈｅｍｅ）に記載されている。
【０００７】
一般に、Ａクロックドメイン５０４を伝搬するＡクロックと、Ｂクロックドメイン５０５を伝搬するＢクロックとは、所定の位相差に管理される必要がある。一方、Ａクロックドライバ５０２の遅延値とＢクロックドライバ５０３の遅延値とが異なる場合には、それによってＡクロックドメイン５０４に入力されるＡクロックとＢクロックドメイン５０５に入力されるＢクロックの位相が何がしか異なってしまう。そこで、Ａクロックドライバ５０２の遅延値とＢクロックドライバ５０３の遅延値とをそれぞれ回路シミュレーションで見積もって、その差を加味した所望の遅延値ＴｄをＣＭＯＳバッファ５１０に設定することにより、Ａクロックドメイン５０４に入力されるＡクロックとＢクロックドメイン５０５に入力されるＢクロックとの位相差の管理を行っていた。
【０００８】
【発明が解決しようとする課題】
従来の半導体集積回路における、複数のクロックドメイン間の位相管理は、以上のように行われていた。従って、回路シミュレーションにより遅延値を見積もるのに時間がかかり、設計期間が長くなってしまうという問題があった。
【０００９】
また、見積もり誤差が大きいため、位相管理の精度が低くなってしまうという問題もあった。
【００１０】
本発明は、上記のような問題点を解決するためになされたものであり、複数の異なる周波数を入力されるクロックドメイン間の位相管理を、容易かつ高精度に行うことのできる半導体集積回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１に記載の発明に係る半導体集積回路は、第１のクロックおよび第２のクロックを生成するＰＬＬ回路と、前記第１のクロックを第１のクロックドメインに分配する第１のクロックドライバと、前記第２のクロックを第２のクロックドメインに分配する第２のクロックドライバと、前記第１のクロックドライバおよび位相比較回路を含む第１の位相比較ループ上に配置され、前記位相比較回路の出力により遅延量が設定される第１の可変遅延回路と、前記第２のクロックドライバ、前記第１の可変遅延回路および前記位相比較回路を含む第２の位相比較ループ上に配置され、前記位相比較回路の出力により遅延量が設定される第２の可変遅延回路と、前記第１の位相比較ループと前記第２の位相比較ループとを切り換えるセレクタ回路と、前記第１、第２のクロックドメイン間が有すべき所定の位相差を前記第２の可変遅延回路の遅延量に反映させるための位相差導入手段とを備える。
【００１２】
請求項２に記載の発明に係る半導体集積回路は、請求項１に記載の半導体集積回路であって、前記位相差導入手段は、前記第１の位相比較ループに設けられた遅延回路である。
【００１３】
請求項３に記載の発明に係る半導体集積回路は、請求項１に記載の半導体集積回路であって、前記位相差導入手段は、前記所定の位相差に等しい位相差を有する前記第１、第２のクロックを生成する前記ＰＬＬ回路である。
【００１４】
請求項４に記載の発明に係る半導体集積回路は、請求項１に記載の半導体集積回路であって、前記位相差導入手段は、前記第１の位相比較ループに設けられた遅延回路と、前記所定の位相差よりも小さい位相差を有する前記第１、第２のクロックを生成する前記ＰＬＬ回路とを備える。
【００１５】
請求項５に記載の発明に係る半導体集積回路は、請求項１に記載の半導体集積回路であって、前記位相差導入手段は、前記所定の位相差に相当する異なる平衡点を有する第１、第２の位相比較回路よりなる前記位相比較回路である。
【００１６】
請求項６に記載の発明に係る半導体集積回路は、請求項１乃至請求項５のいずれかに記載の半導体集積回路であって、前記セレクタ回路の切り換えを制御するためのロック検出回路をさらに備える。
【００１７】
請求項７に記載の発明に係る半導体集積回路は、請求項６に記載の半導体集積回路であって、前記ＰＬＬ回路が前記ロック検出回路を備える。
【００１８】
請求項８に記載の発明に係る半導体集積回路は、請求項１乃至請求項５のいずれかに記載の半導体集積回路であって、前記セレクタ回路の切り換えを制御するためのカウンタ回路をさらに備える。
【００１９】
【発明の実施の形態】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００２０】
ＰＬＬ回路１０１は、基準クロックが入力される基準クロック入力端子１０６とフィードバッククロックが入力されるフィードバッククロック入力端子１０７とを備える。また、ＰＬＬ回路１０１は、Ａクロックを出力するＡクロック出力端子１０８を備える。Ａクロック出力端子１０８からのＡクロックをＯＵＴ−Ａとする。
【００２１】
Ａクロック出力端子１０８は、接点Ａを経由してクロック分配回路としてのＡクロックドライバ１０２の入力端子に接続される。Ａクロックドライバ１０２により分配されたＡクロックは、Ａクロックドメイン１０４に伝搬される。Ａクロックドメイン１０４上のＡクロックは、ＰＬＬ回路１０１のフィードバッククロック入力端子１０７と、セレクタ回路１１６の”０”入力端子とに入力される。さらに、ＰＬＬ回路１０１は、Ｂクロックを出力するＢクロック出力端子１０９を備える。Ｂクロック出力端子１０９からのＢクロックをＯＵＴ−Ｂとする。
【００２２】
Ｂクロック出力端子１０９は、接点Ｂを経由して可変遅延回路１１１の入力端子に接続される。可変遅延回路１１１の出力端子は、Ｂクロックドライバ１０３の入力端子に接続される。Ｂクロックドライブ１０３により分配されたＢクロックは、Ｂクロックドメイン１０５に伝搬される。Ｂクロックドメイン１０５上のＢクロックは、セレクタ回路１１６の”１”入力端子に入力される。
【００２３】
ＰＬＬ回路１０１のＡクロック出力端子１０８は、接点Ａを経由して、クロックドメイン間の位相管理のための所望の遅延値Ｔｄを有するＣＭＯＳバッファ１１９の入力端子にも接続される。このＣＭＯＳバッファ１１９は、クロックドメイン１０４，１０５間に要求される位相差を可変遅延回路１１１に導入するための位相差導入手段として動作する。ＣＭＯＳバッファ１１９の出力端子は、セレクタ回路１１４の”０”入力端子に接続される。セレクタ回路１１４の”１”入力端子は、接点Ｂを経由してＰＬＬ回路１０１のＢクロック出力端子１０９に接続される。
【００２４】
セレクタ回路１１４の出力端子は、可変遅延回路１１０の入力端子に接続される。可変遅延回路１１０の出力端子は、位相比較回路１１２の入力端子１３１に接続される。位相比較回路１１２の入力端子１３１に入力するクロックをＩＮ−Ａとする。セレクタ回路１１６の出力端子は、位相比較回路１１２の入力端子１３２に接続される。位相比較回路１１２の入力端子１３２に入力するクロックをＩＮ−Ｂとする。
【００２５】
位相比較回路１１２の出力端子は、セレクタ回路１１５の入力端子に接続される。セレクタ回路１１５の”０”出力端子は、レジスタ回路１１７の入力端子に接続され、レジスタ回路１１７の出力端子は可変遅延回路１１０の制御入力端子に接続される。この制御入力端子の制御コードにより、可変遅延回路１１０はその遅延量を可変する。即ち、第１の可変遅延回路として動作する。
【００２６】
セレクタ回路１１５の”１”出力端子は、レジスタ回路１１８の入力端子に接続され、レジスタ回路１１８の出力端子は可変遅延回路１１１の制御入力端子に接続される。この制御入力端子の制御コードにより、可変遅延回路１１１はその遅延量を可変する。即ち、第２の可変遅延回路として動作する。
【００２７】
また、セレクト信号は、セレクト信号入力端子１１３から、セレクタ回路１１４，１１５，１１６のセレクト信号入力端子にそれぞれ入力される。
【００２８】
次に、図１の回路の動作を説明する。なお、図５にタイミングチャートを示す。
【００２９】
基準クロック入力端子１０６から入力された基準クロックとフィードバッククロック入力端子１０７にフィードバックされたクロックとに基づき、ＰＬＬ回路１０１は、所定の周波数と位相のＡクロックとＢクロックとを生成する。ＡクロックとＢクロックとは、周波数は異なるが、一致する位相を持つ。
【００３０】
図２に、ＰＬＬ回路１０１の一構成例を示す。ＰＬＬ回路１０１は、位相比較回路１５１と、ループフィルタ１５２と、電圧制御発振回路１５３と分周器１５４，１５５とを備えている。基準クロック入力端子１０６から入力された基準クロックは、位相比較回路１５１で、フィードバッククロック入力端子１０７にフィードバックされたクロックと位相比較される。比較結果はループフィルタ１５２を介して制御電圧となり、電圧制御発振回路１５３の発振を制御する。電圧制御発振回路１５３の発振出力は、分周器１５４，１５５で、ＡクロックとＢクロックとに分周されて出力される。
【００３１】
図１に戻ると、セレクタ回路１１４，１１５，１１６は、セレクト信号入力端子１１３から入力されるセレクト信号により、端子”０”と端子”１”とを切り換えることができる。この切り換えは、セレクト信号に切り換えるタイミングを予め設定しておくことにより、自動で切り換えることができる。
【００３２】
まず、セレクト信号により、セレクト回路１１４，１１５，１１６の”０”端子を有効にする。このとき、Ａクロック信号出力端子１０８から出力されたＡクロックは、ＣＭＯＳバッファ回路１１９、セレクタ回路１１４、可変遅延回路１１０を経由して、位相比較回路１１２の入力端子１３１に入力される。またＡクロック信号出力端子１０８から出力されたＡクロックは、Ａクロックドライバ１０２、Ａクロックドメイン１０４、セレクタ回路１１６を経由して、位相比較回路１１２の入力端子１３２にも入力される。この動作により第１の位相比較ループが形成される。
【００３３】
図３に、位相比較回路１１２の一構成例を示す。位相比較回路１１２は、位相差検出回路１６２と、コード化手段１６３とを備える。入力されたクロック信号ＩＮ−Ａが、ＩＮ−Ｂに比べて早い位相の場合には、位相差検出回路１６２からの出力信号はＨレベル信号となり、遅い位相の場合にはＬレベル信号となる。コード化手段１６３は、入力された信号から、遅延値制御信号（コード）を作成してレジスタ１１７（もしくは１１８）に出力し、レジスタ１１７（もしくは１１８）は遅延値制御信号を記憶し可変遅延回路１１０（もしくは１１１）に出力する。
【００３４】
図４は、可変遅延回路１１０，１１１の構成を示したものである。入力端子１８０から入力されたクロック信号は、インバータ１７１、インバータ１７２を経由して、出力端子１８２から出力される。入力端子１８１から入力された遅延値制御信号は、信号分配回路１７３を経由して、トランスファゲート回路１７４，１７５，１７６等が備える、トランスファゲート１８３，１８５，１８７等のＮＭＯＳのゲートおよびインバータ１８４，１８６，１８８等の入力部に入力される。インバータ１８４，１８６，１８８等からの出力はトランスファゲート１８３，１８５，１８７等のＰＭＯＳのゲートに入力される。つまり、トランスファゲート回路１７４，１７５，１７６等は、遅延値制御信号に応じて、容量１７７，１７８，１７９等をインバータ１７１の出力部に接続させることにより負荷をかけて、遅延値を大きくしている。従って、入力された遅延値制御信号に応じて、遅延を発生させることができる。
【００３５】
ここで、図５を用いて、可変遅延回路１１０においてＡクロックにかけられる遅延値の変化について説明する。
【００３６】
可変遅延回路１１０の初期遅延値をＶＤＬ１、ＣＭＯＳバッファ回路１１９での遅延値をＴｄとする。また、端子”０”がセレクトされた場合のクロックＩＮ−ＡをクロックＩＮ−Ａ０とし、その初期状態をクロックＩＮ−Ａ０１とする。クロックＩＮ−Ａ０１とＯＵＴ−Ａとの位相差は、Ｔｄ＋ＶＤＬ１である。一方、端子”０”がセレクトされた場合のクロックＩＮ−ＢをクロックＩＮ−Ｂ０とすると、クロックＩＮ−ＢとクロックＯＵＴ−Ａとの位相差は、Ａクロックドライバ１０２における遅延値Ｔａである。位相比較回路１１２は、クロックＩＮ−Ａ０１とクロックＩＮ−Ｂ０との位相差に応じた遅延値制御信号を出力する。従って、十分な時間が経過した場合のクロックＩＮ−Ａ０をクロックＩＮ−Ａ０２とすると、このクロックＩＮ−Ａ０２は、クロックＩＮ−Ｂ０と同様に、クロックＯＵＴ−Ａとの位相差が、Ｔａになる。このとき、可変遅延回路１１０で発生する遅延値は、Ｔａ−Ｔｄであり、この遅延値がレジスタ１１７に記憶される。
【００３７】
次に、セレクト信号により、セレクタ回路１１４，１１５，１１６の端子”１”を有効にする。このとき、Ｂクロック出力端子１０９から出力されたＢクロック信号は、セレクタ回路１１４、可変遅延回路１１０を経由して、位相比較回路１１２の入力端子１３１に入力される。またＢクロック出力端子１０９から出力されたＢクロックは、可変遅延回路１１１、Ｂクロックドライバ１０３、Ｂクロックドメイン１０５、セレクタ回路１１６を経由して、位相比較回路１１２の入力端子１３２にも入力される。この動作により第２の位相比較ループが形成される。
【００３８】
次に、図５を用いて、可変遅延回路１１１においてＢクロックにかけられる遅延値の変化について説明する。
【００３９】
可変遅延回路１１１の初期遅延値をＶＤＬ２、Ｂクロックドライバ１０３における遅延値をＴｂとする。また、端子”１”がセレクトされた場合のクロックＩＮ−ＢをクロックＩＮ−Ｂ１とし、その初期状態をクロックＩＮ−Ｂ１１とする。クロックＩＮ−Ｂ１１とクロックＯＵＴ−Ｂとの位相差は、Ｔｂ＋ＶＤＬ２である。一方、端子”１”がセレクトされた場合のクロックＩＮ−ＡをクロックＩＮ−Ａ１とすると、クロックＩＮ−Ａ１とクロックＯＵＴ−Ｂとの位相差は、レジスタ回路１１７に記憶されたＴａ−Ｔｄである。位相比較回路１１２は、クロックＩＮ−Ｂ１１とクロックＩＮ−Ａ１との位相差に応じた遅延値制御信号を出力する。従って、十分な時間が経過した場合のクロックＩＮ−Ｂ１をクロックＩＮ−Ｂ１２とすると、このクロックＩＮ−Ｂ１２は、クロックＩＮ−Ａ１と同様に、クロックＯＵＴ−Ｂとの位相差が、Ｔａ−Ｔｄになる。このとき、可変遅延回路１１１で発生する遅延値は、Ｔａ−Ｔｄ−Ｔｂであり、この遅延値がレジスタ１１８に記憶される。
【００４０】
その後、通常動作を行うと、Ａクロックドメイン１０４に供給されるＡクロックの遅延量はＴａ、Ｂクロックドメイン１０５に供給されるＢクロックの遅延量は、Ｔａ−Ｔｄ−Ｔｂと、Ｔｂとの和、即ちＴａ−Ｔｄとなる。
【００４１】
以上の動作により、Ｂクロックドメイン１０５には、ＣＭＯＳバッファ回路１１９で発生する遅延値Ｔｄだけ、Ａクロックドメイン１０４よりも位相が早いクロックを分配できる。
【００４２】
このように、本実施の形態１に係る半導体集積回路では、位相管理したい所望の遅延値そのものを有するＣＭＯＳバッファ回路を備えることにより、各クロックドメインにおける遅延値を回路シュミレーションで見積もることなく、クロックドメイン間の位相管理を容易かつ高精度に行うことができる。
【００４３】
＜実施の形態２＞
図６は、本発明の実施の形態２に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００４４】
図６の回路は、図１の回路において、ＣＭＯＳバッファ回路１１５を用いることなく、Ａクロック出力端子１０８とセレクタ回路１１４の端子”０”の入力端子とを直接に接続して、また、ＰＬＬ回路１０１の代わりにＰＬＬ回路１２１を用いた構成をとる。ＰＬＬ回路１２１は、ＰＬＬ回路１０１と同様に図２に示される構成をとるが、電圧制御発振回路１５３の代わりに電圧制御発振回路１９１を備える。
【００４５】
図７に電圧制御発振回路１９１の構成を示す。電圧制御発振回路１９１は、発振制御回路１９３と、発振制御回路１９３により遅延値を変化させるインバータ１９４を奇数個接続させたリング発振回路１９２とを備え、分周器１５４，１５５をリング発振回路１９２の異なる場所で接続させることにより、ＡクロックとＢクロックとの間に位相差を発生させる。即ち、ＰＬＬ回路１２１は、クロックドメイン１０４，１０５間に要求される位相差を可変遅延回路１１１に導入するための位相差導入手段として動作する。この位相差は遅延値としてではなく、リング発振回路１９２の発振周期を３６０°に換算した場合の角度、即ち位相角として表される。従って、クロックドメイン間で遅延値として位相を管理する場合には、位相角を遅延値に換算すればよい。
【００４６】
図６の回路は、図１と同様の機能を有する要素については同一符号を付しており、位相差ＴｄをＰＬＬ回路１２１で発生させること以外は、実施の形態１と同様の動作を行う。従って、ここでの詳細な説明は省略する。
【００４７】
このように、本実施の形態２に係る半導体集積回路では、実施の形態１の効果が得られる他に、所定の遅延値を有するＣＭＯＳバッファ回路を用いることなく、位相管理を行うことができる。
【００４８】
＜実施の形態３＞
図８は、本発明の実施の形態３に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００４９】
図８の回路は、図６の回路において、Ａクロック出力端子１０８とセレクタ回路１１４の端子”０”の入力端子との間に、ＣＭＯＳバッファ回路１１９を接続した構成をとる。即ち、実施の形態１と２とを組み合わせた構成となっており、ＰＬＬ回路１２１での位相角による位相差に加えて、ＣＭＯＳバッファ回路１１９での遅延により、位相差Ｔｄを発生させる。
【００５０】
ここで、ＰＬＬ回路１２１での位相角による位相差をＴｄ１（＜Ｔｄ）、ＣＭＯＳバッファ回路１１９での遅延値をＴｄ２（＜Ｔｄ）とすると、Ｔｄ＝Ｔｄ１＋Ｔｄ２である。
【００５１】
図８の回路は、図１および６と同様の機能を有する要素については同一符号を付しており、位相差ＴｄがＰＬＬ回路１２１とＣＭＯＳバッファ回路１１９との両方で作成されること以外は、実施の形態１と同様の動作を行う。従って、ここでの詳細な説明は省略する。
【００５２】
このように、本実施の形態３に係る半導体集積回路では、実施の形態１の効果が得られる他に、ＰＬＬ回路における位相角とＣＭＯＳバッファ回路における遅延値とで位相差を作成するため、実施の形態１に比べてＣＭＯＳバッファ回路１１９に設定される遅延値を小さくすることができる。
【００５３】
＜実施の形態４＞
図９は、本発明の実施の形態４に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００５４】
図９の回路は、図１の回路において、位相比較回路１１２の出力端子をロック検出回路１２２の入力端子に接続して、ロック検出回路１２２の出力端子を、ラッチ回路３００を介してセレクト信号入力端子１１３に接続した構成をとる。
【００５５】
図１０は、位相比較回路１１２とロック検出回路１２２との接続構成を示したものである。位相差検出回路１６２から出力される位相差が、ロック検出回路１２２にも入力される構成になっている。
【００５６】
次に図９の回路の動作について説明する。端子”０”がセレクトされた状態で、ロック検出回路１２２は、入力される位相差が０の状態が所定の回数だけ続くと、クロックＩＮ−Ａ０とクロックＩＮ−Ｂ０との位相差が０になったものと判断し、ラッチ回路３００を介してセレクト信号入力端子１１３にセレクト信号を出力して、端子”１”をセレクトする。
【００５７】
ここでラッチ回路３００は、ロック検出回路１２２から”１”が入力された場合には”１”を保持し、ロック検出回路１２２から”０”が入力された場合には、保持されている内容を変化させないという機能を有する。従って、端子”０”から端子”１”へ切り換わった直後において、クロックＩＮ−Ａ０とクロックＩＮ−Ｂ０との位相差が０でない場合にも、端子”０”への切り戻しが発生することはない。
【００５８】
図１０には、ラッチ回路３００の一例が示されている。ロック検出回路１２２が”１”を出力した場合には、インバータ３０２には”１”が入力されて、インバータ３０２からインバータ３０３には”０”が出力され、インバータ３０３からセレクト信号入力端子１１３には”１”が出力される。インバータ３０２からの出力”０”はＰＭＯＳトランジスタ３０１のゲートにも入力されて、ＰＭＯＳトランジスタ３０１は導通状態となるため、抵抗３０４の両端の電位はいずれもＨレベルとなり、抵抗３０４には電流は流れない。次に、この状態で、ロック検出回路１２２が”０”を出力した場合には、抵抗３０４に電源電位から電流が流れ込み、電圧降下が発生する。従って、インバータ３０２への入力は”１”となり、ラッチ回路３００の保持内容は変化せず、セレクト信号入力端子１１３には”１”が出力される。
【００５９】
図９の回路は、図１と同様の機能を有する要素については同一符号を付しており、ロック検出回路１２２がセレクト回路１１４，１１５，１１６の自動切り換えを行うこと以外は、実施の形態１と同様の動作を行う。従って、ここでの詳細な説明は省略する。
【００６０】
このように、本実施の形態４に係る半導体集積回路では、実施の形態１の効果が得られる他に、セレクト信号に切り換えるタイミングを設定することなく、自動でセレクタ回路を切り換えることができる。
【００６１】
＜実施の形態５＞
図１１は、本発明の実施の形態５に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００６２】
図１１の回路は、図９の回路において、ＣＭＯＳバッファ回路１１９を用いることなく、Ａクロック出力端子１０８とセレクタ回路１１４の端子”０”の入力端子とを直接に接続して、また、ＰＬＬ回路１０１の代わりにＰＬＬ回路１２１を用いた構成をとる。即ち、実施の形態２と４とを組み合わせた構成になっている。
【００６３】
ＰＬＬ回路１２１は、ＰＬＬ回路１０１と同様に図２に示される構成をとるが、電圧制御発振回路１５３の代わりに図７の電圧制御発振回路１９１を備える。
【００６４】
図１１の回路は、図６および９と同様の機能を有する要素については同一符号を付しており、位相差ＴｄをＰＬＬ回路１２１で発生させることと、ロック検出回路１２２がセレクト回路１１４，１１５，１１６の自動切り換えを行うこと以外は、実施の形態１と同様の動作を行う。従って、ここでの詳細な説明は省略する。
【００６５】
このように、本実施の形態５に係る半導体集積回路では、実施の形態２と４との両方の効果を有する。
【００６６】
＜実施の形態６＞
図１２は、本発明の実施の形態６に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００６７】
図１２の回路は、図１１の回路において、Ａクロック出力端子１０８とセレクタ回路１１４の端子”０”の入力端子との間に、ＣＭＯＳバッファ回路１１９を接続した構成をとる。即ち、実施の形態３と４とを組み合わせた構成になっている。
【００６８】
図１２の回路は、図８および９と同様の機能を有する要素については同一符号を付しており、位相差ＴｄがＰＬＬ回路１２１での位相角とＣＭＯＳバッファ回路１１９での遅延との両方で作成されることと、ロック検出回路１２２がセレクト回路１１４，１１５，１１６の自動切り換えを行うこと以外は、実施の形態１と同様の動作を行う。従って、ここでの詳細な説明は省略する。
【００６９】
このように、本実施の形態６に係る半導体集積回路では、実施の形態３と４との両方の効果を有する。
【００７０】
＜実施の形態７＞
図１３は、本発明の実施の形態７に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００７１】
図１３の回路は、図１の回路において、位相比較回路１１２の入力端子１３１もしくは１３２をカウンタ回路１２３の入力端子に接続して、カウンタ回路１２３の出力端子をセレクト信号入力端子１１３に接続した構成をとる。
【００７２】
次に図１３の回路の動作について説明する。端子”０”がセレクトされた状態で、カウンタ回路１２３は、ＩＮ−ＡもしくはＩＮ−Ｂの電圧遷移を、設定された所定の回数だけカウントすると、セレクト信号で、端子”１”をセレクトする。また、カウンタ回路１２３は、設定された所定の回数をカウントする度に、端子”０”と端子”１”とを交互に切り換える動作を行う。従って、可変遅延回路１１０の遅延値と、可変遅延回路１１１の遅延値とが、交互に可変されていく動作を行う。
【００７３】
図１３の回路は、図１と同様の機能を有する要素については同一符号を付しており、カウンタ回路１２３がセレクト回路の自動切り換えを行うこと以外は、実施の形態１と同様の動作を行う。従って、ここでの詳細な説明は省略する。
【００７４】
このように、本実施の形態７に係る半導体集積回路では、実施の形態１の効果に加えて、セレクト信号に切り換えるタイミングを設定することなく、自動でセレクタ回路を切り換えることができるという効果を有する。また、可変遅延回路１１０の遅延値と、可変遅延回路１１１とが、交互に可変されていくため、動作の途中で、温度変化等によりＴａやＴｂが変化した場合にも、安定した位相管理を行うこともできる。なお、実施の形態２，３のように位相差ＴｄをＰＬＬ回路で発生させる場合において、このカウンタ回路１２３を使用してもよい。
【００７５】
＜実施の形態８＞
図１４は、本発明の実施の形態８に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００７６】
図１４の回路は、図９の回路において、ロック検出回路１２２を設置することなく、また、ＰＬＬ回路１０１の代わりに、ロック検出回路２１１を備えたＰＬＬ回路１２４を用いたものである。
【００７７】
図１５に、ＰＬＬ回路１２４の構成を示す。図１５は、図２に示されるＰＬＬ回路１０１の構成において、位相比較回路１５１の出力端子をロック検出回路２１１の入力端子にも接続して、ロック検出回路２１１の出力端子をセレクト信号入力端子１１３に接続した構成をとる。
【００７８】
次に図１５の回路の動作について説明する。ＰＬＬ回路１２４に入力される基準クロックとフィードバッククロックとの位相差は、位相比較回路１５１により検出されて、ロック検出回路２１１に入力される。
【００７９】
一般的なＰＬＬ回路において、基準クロックとフィードバッククロックとの位相差が０になるまでの時間は、ＩＮ−ＡとＩＮ−Ｂとの位相差が０になる時間よりも長いことが多い。従って、ロック検出回路２２１は、端子”０”がセレクトされた状態で、入力される位相差が０の状態が所定の回数だけ続くと、ＩＮ−ＡとＩＮ−Ｂとの位相差が０になったものと判断し、セレクト信号で、端子”１”をセレクトする。
【００８０】
図１４の回路は、図９と同様の機能を有する要素については同一符号を付しており、ロック検出回路１２２に代えてロック検出回路２１１がセレクト回路の自動切り換えを行うこと以外は、実施の形態４と同様の動作を行う。従って、ここでの詳細な説明は省略する。
【００８１】
このように、本実施の形態８に係る半導体集積回路では、ＰＬＬ回路に内蔵されるロック検出回路を用いるため、ロック検出回路を別途に設置する場合に比べて、レイアウト面積や消費電力を小さくすることができる。なお、実施の形態２，３のように位相差ＴｄをＰＬＬ回路で発生させる場合において、このＰＬＬ回路１２４を使用してもよい。
【００８２】
＜実施の形態９＞
図１６は、本発明の実施の形態９に係る半導体集積回路において、複数のクロックドメイン間の位相管理を示す回路図である。
【００８３】
図１６の回路は、図１の回路において、ＣＭＯＳバッファ回路１１９を用いることなく、Ａクロック出力端子１０８とセレクタ回路１１４の回路０の入力端子とを直接に接続して、また、位相比較回路１１２の代わりに位相比較回路１２５を用いた構成をとる。位相比較回路１２５の入力端子には、セレクト信号入力端子１１３が接続される。
【００８４】
図１６の回路は、図１と同様の機能を有する要素については同一符号を付しており、実施の形態１と同様の動作を行う。
【００８５】
図１７に位相比較回路１２５の構成を示す。位相比較回路１２５は、位相比較回路１１２と、ＸＯＲ回路２２１と、位相差検出回路２２２と、コード化手段２２３と、セレクタ回路２３０とを備える。
【００８６】
位相差検出回路２２２は、ＰＭＯＳトランジスタ２２４、ＮＭＯＳトランジスタ２２５、定電流回路２２８、定電流回路２２９、容量２２６とを備え、コード化手段２２３は、アナログ−デジタル変換回路２２７を備える。
【００８７】
ＸＯＲ回路２２１には、入力端子１３１，１３２からＩＮ−ＡとＩＮ−Ｂが入力される。ＸＯＲ回路２２１の出力端子は、ＰＭＯＳトランジスタ２２４のゲートとＮＭＯＳトランジスタ２２５のゲートに接続される。ＰＭＯＳトランジスタ２２４のソースは定電流回路２２８に接続されて、定電流回路２２８は、電源電位Ｖｄｄに接続される。ＮＭＯＳトランジスタ２２５のソースは定電流回路２２９に接続されて、定電流回路２２９は、接地される。ＰＭＯＳトランジスタ２２４のドレインとＮＭＯＳトランジスタ２２５のドレインは接点Ｃにおいて接続される。接点Ｃはアナログ−デジタル変換回路２２７の入力端子と、一端が接地された容量２２６の他端に接続される。アナログ−デジタル変換回路２２７の出力端子は、セレクタ回路２３０の”１”入力端子に接続される。
【００８８】
また、ＸＯＲ回路２２１のそれぞれの入力端子は、位相比較回路１１２のそれぞれの入力端子にもそれぞれ接続される。位相比較回路１１２の出力端子は、セレクタ回路２３０の”０”入力端子に接続される。セレクタ回路２３０には、セレクト信号入力端子１１３からセレクト信号が入力されて、セレクタ回路２３０の出力が、位相比較回路１２５の出力となる。
【００８９】
ここで、位相比較回路１２５の動作について説明する。端子”０”が選択されている場合には、実施の形態１の場合と同様に、位相比較回路１１２により、クロックＩＮ−ＡとクロックＩＮ−Ｂとの位相差がなくなるように、セレクタ回路２３０から遅延値制御信号が出力される。
【００９０】
回路１が選択されている場合には、クロックＩＮ−ＡとクロックＩＮ−ＢとはＸＯＲ回路２２１に入力されて、その出力がＰＭＯＳトランジスタ２２４のゲートとＮＭＯＳトランジスタ２２５のゲートとに入力される。入力されたクロックＩＮ−ＡとクロックＩＮ−Ｂの位相差が大きい場合には、ＸＯＲ回路２２１からの出力信号はＨレベル信号の割合が高くなり、位相差が小さい場合にはＬレベル信号の割合が高くなる。従って、位相差が大きい場合には、容量２２６からＮＭＯＳトランジスタ２２５を通って定電流回路２２９に流れ込む電流の方が、定電流回路２２８からＰＭＯＳトランジスタ２２４を通って容量２２６に流れ込む電流より大きいため、容量は放電される。このＣ点の電位はアナログ−デジタル変換回路２２７を通って遅延値制御信号（コード）としてセレクタ回路２３０の”１”端子からレジスタ１１８に出力され、レジスタ１１８は遅延値制御信号を記憶したのちに可変遅延回路１１１に出力する。従って、十分に長い時間が経過した後には、定電流回路２２８からＰＭＯＳトランジスタ２２４を通って容量２２６に流れ込む電流と、容量２２６からＮＭＯＳトランジスタ２２５を通って定電流回路２２９に流れ込む電流とが等しい大きさになる。この定常状態に達した際のＩＮ−ＡとＩＮ−Ｂとの位相差は、定電流回路２２８と定電流回路２２９を流れる電流値によって決定される。即ち、異なる平衡点を有する２つの位相比較回路よりなる位相比較回路１２５が、クロックドメイン１０４，１０５間に要求される位相差を可変遅延回路１１１に導入するための位相差導入手段として動作する。ここで、この位相差をＴｄとする。
【００９１】
次に、図１６および図１７の回路の動作を説明する。まず、セレクト信号により、セレクタ回路１１４，１１５，１１６，２３０の端子”０”を有効にする。このとき、セレクタ回路２３０から出力されるのは、位相比較回路１１２からの出力信号である。
【００９２】
このとき、Ａクロック出力端子１０８から出力されたＡクロックは、セレクタ回路１１４、可変遅延回路１１０を経由して、位相比較回路１２５の入力端子１３１に入力される。またＡクロック出力端子１０８から出力されたＡクロックは、Ａクロックドライバ１０２、Ａクロックドメイン１０４、セレクタ回路１１６を経由して、位相比較回路１２５の入力端子１３２にも入力される。この動作により第１の位相比較ループが形成される。
【００９３】
ここで、図１８を用いて、可変遅延回路１１０においてＡクロックにかけられる遅延値の変化について説明する。
【００９４】
可変遅延回路１１０の初期遅延値をＶＤＬ１とする。端子”０”がセレクトされた場合のクロックＩＮ−ＡをクロックＩＮ−Ａ０とし、その初期状態をクロックＩＮ−Ａ０１とする。クロックＩＮ−Ａ０１とクロックＯＵＴ−Ａとの位相差は、ＶＤＬ１である。一方、端子”０”がセレクトされた場合のクロックＩＮ−ＢをクロックＩＮ−Ｂ０とすると、クロックＩＮ−ＢとクロックＯＵＴ−Ａとの位相差は、Ａクロックドライバ１０２における遅延値Ｔａである。位相比較回路１１２は、クロックＩＮ−Ａ０１とクロックＩＮ−Ｂ０との位相差に応じた遅延値制御信号を出力する。従って、十分な時間が経過した場合のクロックＩＮ−Ａ０であるクロックＩＮ−Ａ０２とすると、このクロックＩＮ−Ａ０２は、クロックＩＮ−Ｂ０と同様に、クロックＯＵＴ−Ａとの位相差が、Ｔａになる。このとき、可変遅延回路１１０で発生する遅延値は、Ｔａであり、この遅延値がレジスタ１１７に記憶される。
【００９５】
次に、セレクト信号により、セレクタ回路１１４，１１５，１１６，２３０の端子”１”を有効にする。このとき、Ｂクロック出力端子１０９から出力されたＢクロックは、セレクタ回路１１４、可変遅延回路１１０を経由して、位相比較回路１２５の入力端子１３１に入力される。またＢクロック出力端子１０９から出力されたＢクロックは、可変遅延回路１１１、Ｂクロックドライブ１０３、Ｂクロックドメイン１０５、セレクタ回路１１６を経由して、位相比較回路１２５の入力端子１３２にも入力される。この動作により第２の位相比較ループが形成される。
【００９６】
次に、図１８を用いて、可変遅延回路１１１においてＢクロックにかけられる遅延値の変化について説明する。
【００９７】
可変遅延回路１１１の初期遅延値をＶＤＬ２、Ｂクロックドライバ１０３における遅延値をＴｂとする。また、端子”１”がセレクトされた場合のクロックＩＮ−ＢをクロックＩＮ−Ｂ１とし、その初期状態をクロックＩＮ−Ｂ１１とする。クロックＩＮ−Ｂ１１とクロックＯＵＴ−Ｂとの位相差は、Ｔｂ＋ＶＤＬ２である。一方、端子”１”がセレクトされた場合のクロックＩＮ−ＡをクロックＩＮ−Ａ１とすると、クロックＩＮ−Ａ１とクロックＯＵＴ−Ｂとの位相差は、レジスタ回路１１７に記憶されたＴａである。位相比較回路１２５は、クロックＩＮ−Ａ１とクロックＩＮ−Ｂ１１との位相差に応じた遅値延制御信号を出力する。従って、十分な時間が経過した場合のクロックＩＮ−Ｂ１をクロックＩＮ−Ｂ１２とすると、このクロックＩＮ−Ｂ１２は、クロックＯＵＴ−Ｂとの位相差は、Ｔａ−Ｔｄになる。このとき、可変遅延回路１１１で発生する遅延値は、Ｔａ−Ｔｄ−Ｔｂであり、この遅延値がレジスタ１１８に記憶される。
【００９８】
その後、通常動作を行うと、Ａクロックドメイン１０４に供給されるＡクロックの遅延量はＴａ、Ｂクロックドメイン１０５に供給されるＢクロックの遅延量は、Ｔａ−Ｔｄ−Ｔｂと、Ｔｂとの和、即ちＴａ−Ｔｄとなる。
【００９９】
以上の動作により、Ｂクロックドメイン１０５には、位相比較回路１２５で発生する遅延Ｔｄだけ、Ａクロックドメイン１０４よりも位相が早いクロックを分配できる。
【０１００】
このように、本実施の形態９に係る半導体集積回路では、実施の形態１の効果が得られる他に、ＣＭＯＳバッファ回路を用いたり、リング発振回路を有するＰＬＬ回路を用いたりすることなく、位相管理を行うことができる。なお、実施の形態２，３のように位相差ＴｄをＰＬＬ回路で発生させる場合において、この位相比較回路１２５を使用してもよい。
【０１０１】
【発明の効果】
以上、説明したように、請求項１に記載の発明に係る半導体集積回路は、第１のクロックおよび第２のクロックを生成するＰＬＬ回路と、前記第１のクロックを第１のクロックドメインに分配する第１のクロックドライバと、前記第２のクロックを第２のクロックドメインに分配する第２のクロックドライバと、前記第１のクロックドライバおよび位相比較回路を含む第１の位相比較ループ上に配置され、前記位相比較回路の出力により遅延量が設定される第１の可変遅延回路と、前記第２のクロックドライバ、前記第１の可変遅延回路および前記位相比較回路を含む第２の位相比較ループ上に配置され、前記位相比較回路の出力により遅延量が設定される第２の可変遅延回路と、前記第１の位相比較ループと前記第２の位相比較ループとを切り換えるセレクタ回路と、前記第１、第２のクロックドメイン間が有すべき所定の位相差を前記第２の可変遅延回路の遅延量に反映させるための位相差導入手段とを備えるので、第１，第２の位相比較ループ上に配置される位相比較回路が、第１，第２の位相比較ループ上に配置される第１の可変遅延回路に設定された遅延量と、第２の位相比較ループ上に配置される第２の可変遅延回路との位相を比較して、比較結果を第２の可変遅延回路に設定することができる。従って、各クロックドメインにおける遅延値を回路シュミレーションで見積もることなく、クロックドメイン間の位相管理を容易かつ高精度に行うことができる。
【０１０２】
また、請求項２に記載の発明に係る半導体集積回路は、請求項１に記載の半導体集積回路であって、前記位相差導入手段は、前記第１の位相比較ループに設けられた遅延回路であるので、所望の遅延量を前記第１の位相比較ループに設けられた遅延回路に設定することにより、クロックドメイン間の位相管理を行うことができる。
【０１０３】
また、請求項３に記載の発明に係る半導体集積回路は、請求項１に記載の半導体集積回路であって、前記位相差導入手段は、前記所定の位相差等しい位相差を有する前記第１、第２のクロックを生成する前記ＰＬＬ回路であるので、前記第１の位相比較ループに設けられた遅延回路を用いることなく、クロックドメイン間の位相管理を行うことができる。
【０１０４】
また、請求項４に記載の発明に係る記載の半導体集積回路、請求項１に記載の半導体集積回路であって、前記位相差導入手段は、前記第１の位相比較ループに設けられた遅延回路と、前記所定の位相差よりも小さい位相差を有する前記第１、第２のクロックを生成する前記ＰＬＬ回路とを備えるので、前記第１の位相比較ループに設けられた遅延回路に設定される遅延量を小さくすることができる。
【０１０５】
また、請求項５に記載の発明に係る半導体集積回路は、請求項１に記載の半導体集積回路であって、前記位相差導入手段は、前記所定の位相差に相当する異なる平衡点を有する第１、第２の位相比較回路よりなる前記位相比較回路であるので、前記所定の位相差を有する前記第１、第２のクロックを生成する前記ＰＬＬ回路や、前記第１の位相比較ループに設けられた遅延回路を用いることなく、クロックドメイン間の位相管理を行うことができる。
【０１０６】
また、請求項６に記載の発明に係る半導体集積回路は、請求項１乃至請求項５のいずれかに記載の半導体集積回路であって、前記セレクタ回路の切り換えを制御するためのロック検出回路をさらに備えるので、セレクタ回路の切り換えを前記ロック検出回路により自動で行うことができる。
【０１０７】
また、請求項７に記載の発明に係る半導体集積回路は、請求項６に記載の半導体集積回路であって、前記ＰＬＬ回路が前記ロック検出回路を備えるので、前記ロック検出回路を別途に設置する場合に比べて、前記半導体集積回路のレイアウト面積や消費電力を小さくすることができる。
【０１０８】
また、請求項８に記載の発明に係る半導体集積回路は、請求項１乃至請求項５のいずれかに記載の半導体集積回路であって、前記セレクタ回路の切り換えを制御するためのカウンタ回路をさらに備えるので、セレクタ回路の切り換えを前記カウンタ回路により自動で行うことができる。また、前記第１の可変遅延回路の遅延量と、前記第２の可変遅延回路の遅延量とが、交互に可変される。従って、動作の途中で、温度変化等により各クロックドメインにおける遅延量が変化した場合にも、安定した位相管理を行うことができる。
【図面の簡単な説明】
【図１】実施の形態１に係る位相管理を示す回路図である。
【図２】実施の形態１に係るＰＬＬ回路を示す回路図である。
【図３】実施の形態１に係る位相比較回路を示す回路図である。
【図４】実施の形態１に係る可変遅延回路を示す回路図である。
【図５】実施の形態１に係る位相管理を示すタイミングチャートである。
【図６】実施の形態２に係る位相管理を示す回路図である。
【図７】実施の形態２に係る電圧制御発振回路を示す回路図である。
【図８】実施の形態３に係る位相管理を示す回路図である。
【図９】実施の形態４に係る位相管理を示す回路図である。
【図１０】実施の形態４に係るロック検出回路を示す回路図である。
【図１１】実施の形態５に係る位相管理を示す回路図である。
【図１２】実施の形態６に係る位相管理を示す回路図である。
【図１３】実施の形態７に係る位相管理を示す回路図である。
【図１４】実施の形態８に係る位相管理を示す回路図である。
【図１５】実施の形態８に係るＰＬＬ回路を示す回路図である。
【図１６】実施の形態９に係る位相管理を示す回路図である。
【図１７】実施の形態９に係る位相比較回路を示す回路図である。
【図１８】実施の形態９に係る位相管理を示すタイミングチャートである。
【図１９】従来の位相管理を示す回路図である。
【符号の説明】
１０１，１２１，５０１ ＰＬＬ回路、１０２，５０２ Ａクロックドライバ、１０３，５０３ Ｂクロックドライバ、１０４，５０４ Ａクロックドメイン、１０５，５０５ Ｂクロックドメイン、１０６，５０６ 基準クロック入力端子、１０７，５０７ フィードバッククロック入力端子、１０８，５０８ Ａクロック出力端子、１０９，５０９ Ｂクロック出力端子、１１０，１１１ 可変遅延回路、１１２，１２５，１５１ 位相比較回路、１１３ セレクト信号入力端子、１１４，１１５，１１６，２３０ セレクタ回路、１１７，１１８ レジスタ回路、１１９，５１０ ＣＭＯＳバッファ回路、１２２，２１１ ロック検出回路、１２３ カウンタ回路、１５２ ループフィルタ、１５３，１９１ 電圧制御発振回路、１５４，１５５ 分周器、２２１ ＸＯＲ回路、１６２，２２２ 位相差検出回路、１６３，２２３ コード化手段、１７１，１７２，１８４，１８６，１８８，１９４，３０２，３０３ インバータ、１７３ 信号分配回路、１７４，１７５，１７６ トランスファゲート回路、１７７，１７８，１７９，２２６ 容量、１３１，１３２，１８０，１８１ 入力端子、１８２ 出力端子、１８３，１８５，１８７ トランスファゲート、１９２ リング発振回路、１９３ 発振制御回路、２２４、３０１ ＰＭＯＳトランジスタ、２２５ ＮＭＯＳトランジスタ、２２７ アナログ−デジタル変換回路、２２８，２２９ 定電流回路、３００ ラッチ回路、３０４ 抵抗。
Claims (8)
- 第１のクロックおよび第２のクロックを生成するＰＬＬ回路と、
前記第１のクロックを第１のクロックドメインに分配する第１のクロックドライバと、
前記第２のクロックを第２のクロックドメインに分配する第２のクロックドライバと、
前記第１のクロックドライバおよび位相比較回路を含む第１の位相比較ループ上に配置され、前記位相比較回路の出力により遅延量が設定される第１の可変遅延回路と、
前記第２のクロックドライバ、前記第１の可変遅延回路および前記位相比較回路を含む第２の位相比較ループ上に配置され、前記位相比較回路の出力により遅延量が設定される第２の可変遅延回路と、
前記第１の位相比較ループと前記第２の位相比較ループとを切り換えるセレクタ回路と、
前記第１、第２のクロックドメイン間が有すべき所定の位相差を前記第２の可変遅延回路の遅延量に反映させるための位相差導入手段と、
を備える半導体集積回路。 - 請求項１に記載の半導体集積回路であって、
前記位相差導入手段は、前記第１の位相比較ループに設けられた遅延回路である、半導体集積回路。 - 請求項１に記載の半導体集積回路であって、
前記位相差導入手段は、前記所定の位相差に等しい位相差を有する前記第１、第２のクロックを生成する前記ＰＬＬ回路である、半導体集積回路。 - 請求項１に記載の半導体集積回路であって、
前記位相差導入手段は、
前記第１の位相比較ループに設けられた遅延回路と、
前記所定の位相差よりも小さい位相差を有する前記第１、第２のクロックを生成する前記ＰＬＬ回路とを備える、半導体集積回路。 - 請求項１に記載の半導体集積回路であって、
前記位相差導入手段は、前記所定の位相差に相当する異なる平衡点を有する第１、第２の位相比較回路よりなる前記位相比較回路である、半導体集積回路。 - 請求項１乃至請求項５のいずれかに記載の半導体集積回路であって、
前記セレクタ回路の切り換えを制御するためのロック検出回路
をさらに備える、半導体集積回路。 - 請求項６に記載の半導体集積回路であって、
前記ＰＬＬ回路が前記ロック検出回路を備える半導体集積回路。 - 請求項１乃至請求項５のいずれかに記載の半導体集積回路であって、
前記セレクタ回路の切り換えを制御するためのカウンタ回路
をさらに備える、半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002233084A JP2004072680A (ja) | 2002-08-09 | 2002-08-09 | 半導体集積回路 |
| TW092101566A TW586271B (en) | 2002-08-09 | 2003-01-24 | Semiconductor integrated circuit |
| US10/360,754 US6861883B2 (en) | 2002-08-09 | 2003-02-10 | Semiconductor integrated circuit for phase management of clock domains including PLL circuit |
| KR10-2003-0024669A KR100524165B1 (ko) | 2002-08-09 | 2003-04-18 | 반도체 집적 회로 |
| CNB03122587XA CN1287528C (zh) | 2002-08-09 | 2003-04-21 | 半导体集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002233084A JP2004072680A (ja) | 2002-08-09 | 2002-08-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004072680A true JP2004072680A (ja) | 2004-03-04 |
| JP2004072680A5 JP2004072680A5 (ja) | 2005-10-27 |
Family
ID=31492415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002233084A Pending JP2004072680A (ja) | 2002-08-09 | 2002-08-09 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6861883B2 (ja) |
| JP (1) | JP2004072680A (ja) |
| KR (1) | KR100524165B1 (ja) |
| CN (1) | CN1287528C (ja) |
| TW (1) | TW586271B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008099097A (ja) * | 2006-10-13 | 2008-04-24 | Mitsubishi Electric Corp | クロック位相シフト装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252447A (ja) * | 2004-03-02 | 2005-09-15 | Sanyo Electric Co Ltd | ロック検出回路、ロック検出方法 |
| JP2006118995A (ja) * | 2004-10-21 | 2006-05-11 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP4611015B2 (ja) * | 2004-12-27 | 2011-01-12 | 富士通株式会社 | 半導体集積回路装置 |
| JP2006252681A (ja) * | 2005-03-11 | 2006-09-21 | Hitachi Ltd | 光ディスク装置及びｐｌｌ回路 |
| US7288975B2 (en) * | 2005-10-27 | 2007-10-30 | International Business Machines Corporation | Method and apparatus for fail-safe and restartable system clock generation |
| US9613679B2 (en) * | 2014-11-14 | 2017-04-04 | Cavium, Inc. | Controlled dynamic de-alignment of clocks |
| US9601181B2 (en) * | 2014-11-14 | 2017-03-21 | Cavium, Inc. | Controlled multi-step de-alignment of clocks |
| US9667231B1 (en) * | 2015-03-25 | 2017-05-30 | Sandia Corporation | Fast frequency divider circuit using combinational logic |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8329511D0 (en) | 1983-11-04 | 1983-12-07 | Inmos Ltd | Timing apparatus |
| US5081428A (en) | 1991-03-29 | 1992-01-14 | Codex Corp. | Voltage controlled oscillator having 50% duty cycle clock |
| JP3026387B2 (ja) | 1991-08-23 | 2000-03-27 | 沖電気工業株式会社 | 半導体集積回路 |
| JP2636677B2 (ja) * | 1993-06-02 | 1997-07-30 | 日本電気株式会社 | 半導体集積回路 |
| JP3226034B2 (ja) * | 1999-01-06 | 2001-11-05 | 日本電気株式会社 | インタフェース方式 |
-
2002
- 2002-08-09 JP JP2002233084A patent/JP2004072680A/ja active Pending
-
2003
- 2003-01-24 TW TW092101566A patent/TW586271B/zh not_active IP Right Cessation
- 2003-02-10 US US10/360,754 patent/US6861883B2/en not_active Expired - Fee Related
- 2003-04-18 KR KR10-2003-0024669A patent/KR100524165B1/ko not_active IP Right Cessation
- 2003-04-21 CN CNB03122587XA patent/CN1287528C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008099097A (ja) * | 2006-10-13 | 2008-04-24 | Mitsubishi Electric Corp | クロック位相シフト装置 |
| JP4686432B2 (ja) * | 2006-10-13 | 2011-05-25 | 三菱電機株式会社 | クロック位相シフト装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW586271B (en) | 2004-05-01 |
| TW200402938A (en) | 2004-02-16 |
| CN1474510A (zh) | 2004-02-11 |
| US20040027157A1 (en) | 2004-02-12 |
| KR100524165B1 (ko) | 2005-10-25 |
| CN1287528C (zh) | 2006-11-29 |
| US6861883B2 (en) | 2005-03-01 |
| KR20040014161A (ko) | 2004-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5428317A (en) | Phase locked loop with low power feedback path and method of operation | |
| US7292079B2 (en) | DLL-based programmable clock generator using a threshold-trigger delay element circuit and a circular edge combiner | |
| JPH0362052B2 (ja) | ||
| US20010026179A1 (en) | Clock control circuit and clock control method | |
| JP2000357951A (ja) | 遅延回路、クロック生成回路及び位相同期回路 | |
| US7372340B2 (en) | Precision frequency and phase synthesis with fewer voltage-controlled oscillator stages | |
| JP2010093771A (ja) | Ｄｌｌ回路 | |
| JPH0888565A (ja) | 無抵抗器型の電圧制御発振器 | |
| JP2000156635A (ja) | セルフ・タイミング制御回路 | |
| EP2359469A2 (en) | A phase frequency detector | |
| JP2004072680A (ja) | 半導体集積回路 | |
| US7595668B2 (en) | High speed dynamic frequency divider | |
| JP2003198339A (ja) | 半導体装置 | |
| JP2001217694A (ja) | 遅延調整回路及びこれを用いたクロック生成回路 | |
| JP2001251186A (ja) | Ｐｌｌ回路 | |
| US7786780B2 (en) | Clock doubler circuit and method | |
| JP2005252447A (ja) | ロック検出回路、ロック検出方法 | |
| JP2004032586A (ja) | 逓倍ｐｌｌ回路 | |
| Wong et al. | Cascaded PLL design for a 90nm CMOS high performance microprocessor | |
| US9735786B2 (en) | Apparatus and methods for single phase spot circuits | |
| JP3607026B2 (ja) | ディジタルｐｌｌ回路 | |
| JP3797345B2 (ja) | 遅延調整回路 | |
| JP2004129198A (ja) | ジッター発生回路及び半導体装置 | |
| Kodama et al. | Frequency-hopping vernier clock generators for multiple clock domain SoCs | |
| JP2003289248A (ja) | Ｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050708 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050708 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071018 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071030 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080304 |