CN1287528C - 半导体集成电路 - Google Patents

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Abstract

本发明的课题是，提供能够容易而且高精度地进行多个输入不同频率的时钟的时钟区之间的相位管理的半导体集成电路。若设A时钟驱动器(102)、B时钟驱动器(103)、CMOS缓冲电路(119)中的时钟的延迟值分别为Ta、Tb、Td，在选择电路(114、115、116)的端子“0”被选择时，延迟值Ta-Td被存储在寄存电路(117)中，当切换成端子“1”时，延迟值Ta-Td-Tb被存储在寄存电路(118)中。因此，借助于设定CMOS缓冲电路(119)的延迟值，可以设定A时钟驱动器(102)与B时钟驱动器(103)的相位差。

Description

半导体集成电路
技术领域
本发明涉及半导体集成电路，特别是涉及容易且高精度地进行利用PLL(锁相环路)电路同步的多个时钟区之间的相位管理的技术。
背景技术
图19是示出与时钟信号同步工作的现有的半导体集成电路中多个时钟区之间的相位管理的电路图。
PLL电路501具有用于输入基准时钟的基准时钟输入端子506和用于输入反馈时钟的反馈时钟输入端子507。另外，PLL电路501还具有用于输出A时钟的A时钟输出端子508，A时钟输出端子508与CMOS缓冲电路510的输入端子连接。设来自A时钟输出端子508的A时钟为OUT-A。CMOS缓冲电路510具有用于时钟区之间的相位管理的延迟值Td。CMOS缓冲电路510的输出部与作为时钟分配电路的A时钟驱动器502的输入端子连接。由A时钟驱动器502分配的A时钟被传送至A时钟区504。A时钟区504上的A时钟被输入至PLL电路501的反馈时钟输入端子507。另外，PLL电路501还具有用于输出B时钟的B时钟输出端子509。设来自B时钟输出端子509的B时钟为OUT-B。B时钟输出端子509与作为时钟分配电路的B时钟驱动器503的输入端子连接。被B时钟驱动器503分配的B时钟被传送至B时钟区505。
下面对图19的电路的工作进行说明。
PLL电路501根据从基准时钟输入端子506输入的基准时钟和输入到反馈时钟输入端子507的反馈时钟，生成具有规定频率和相位的A时钟和B时钟。A时钟和B时钟的频率不同，但具有一致的相位。
从A时钟输出端子508输出的A时钟在被CMOS缓冲电路510延迟Td后被输入至A时钟驱动器502。A时钟驱动器502将A时钟分配至A时钟区504。另外，从B时钟输出端子509输出的B时钟被输入至B时钟驱动器503。B时钟驱动器503将B时钟分配至B时钟区505。将多个时钟分配至半导体集成电路器件内部的结构例登载于“USPatent 5,270,592 CLOCK SUPPLY CIRCUIT LAYOUT IN A CIRCUITAREA，(电路区域中的时钟供给电路布局)”，还有在半导体集成电路器件内部形成PLL电路，产生时钟信号的例子登载于“US Patent 4,689,581 INTERGRATED CIRCUIT PHASE LOCKED LOOP TIMINGAPPARATUS(集成电路锁相环路定时装置)”和“1992 Symposium on VLSICircuits Digest of Technical Papers(超大规模集成电路1992年研讨会技术论文摘要)pp.84-85，A Dual PLL Based MultiFrequency Clock Distribution Scheme(基于双PLL的多频时钟分配方案)”。
一般说来，需要对传送至A时钟区504的A时钟和传送至B时钟区505的B时钟进行管理，使其保持规定的相位差。另一方面，当A时钟驱动器502的延迟值与B时钟驱动器503的延迟值不同时，输入至A时钟区504的A时钟与输入至B时钟区505的B时钟的相位差与规定的相位差相比则略有不同。于是，借助于对A时钟驱动器502的延迟值和B时钟驱动器503的延迟值分别用电路模拟进行估计，对CMOS缓冲电路510设定将其差值计入在内的所期望的延迟值Td，来进行输入至A时钟区504的A时钟与输入至B时钟区505的B时钟的相位差管理。
现有的半导体集成电路中的多个时钟区之间的相位管理用如上所述的方式进行。因此，存在为了用电路模拟估计延迟值而费时，使设计期间变长的问题。
另外，由于估计误差较大，因而还存在相位管理精度降低的问题。
发明内容
本发明就是为解决上述问题而进行的，其目的在于提供能够容易而且高精度地进行多个输入不同频率的时钟的时钟区之间的相位管理的半导体集成电路。
本发明的第1方面所述的半导体集成电路包括：生成第1时钟和第2时钟的PLL电路；将上述第1时钟分配至第1时钟区的第1时钟驱动器；将上述第2时钟分配至第2时钟区的第2时钟驱动器；在包含上述第1时钟驱动器和相位比较电路的第1相位比较环路上配置的、其延迟量由上述相位比较电路的输出设定的第1可变延迟电路；在包含上述第2时钟驱动器、上述第1可变延迟电路和上述相位比较电路的第2相位比较环路上配置的、其延迟量由上述相位比较电路的输出设定的第2可变延迟电路；在上述第1相位比较环路与上述第2相位比较环路之间进行切换的选择电路；以及用于将上述第1、第2时钟区之间应有的规定相位差反映在上述第2可变延迟电路的延迟量中的相位差导入电路。
本发明的第2方面所述的半导体集成电路是第1方面所述的半导体集成电路，上述相位差导入电路是在上述第1相位比较环路中设置的延迟电路。
本发明的第3方面所述的半导体集成电路是第1方面所述的半导体集成电路，上述相位差导入电路是生成具有与上述规定的相位差相等的相位差的上述第1、第2时钟的上述PLL电路。
本发明的第4方面所述的半导体集成电路是第1方面所述的半导体集成电路，上述相位差导入电路包括：在上述第1相位比较环路中设置的延迟电路；以及生成具有比上述规定的相位差小的相位差的上述第1、第2时钟的上述PLL电路。
本发明的第5方面所述的半导体集成电路是第1方面所述的半导体集成电路，上述相位差导入电路是由具有不同的平衡点的第1、第2相位比较电路构成的上述相位比较电路，这两个不同的平衡点具有与上述规定的相位差相当的相位差。
本发明的第6方面所述的半导体集成电路是在第1至第5方面的任何一个方面所述的半导体集成电路中，还包含用于控制上述选择电路的切换的闩锁检测电路。
本发明的第7方面所述的半导体集成电路是第6方面所述的半导体集成电路，上述PLL电路包含上述闩锁检测电路。
本发明的第8方面所述的半导体集成电路是在第1至第5方面的任何一个方面所述的半导体集成电路中，还包含用于控制上述选择电路的切换的计数电路。
附图说明
图1是示出实施例1的相位管理的电路图。
图2是示出实施例1的PLL电路的电路图。
图3是示出实施例1的相位比较电路的电路图。
图4是示出实施例1的可变延迟电路的电路图。
图5是示出实施例1的相位管理的时序图。
图6是示出实施例2的相位管理的电路图。
图7是示出实施例2的电压控制振荡电路的电路图。
图8是示出实施例3的相位管理的电路图。
图9是示出实施例4的相位管理的电路图。
图10是示出实施例4的闩锁检测电路的电路图。
图11是示出实施例5的相位管理的电路图。
图12是示出实施例6的相位管理的电路图。
图13是示出实施例7的相位管理的电路图。
图14是示出实施例8的相位管理的电路图。
图15是示出实施例8的PLL电路的电路图。
图16是示出实施例9的相位管理的电路图。
图17是示出实施例9的相位比较电路的电路图。
图18是示出实施例9的相位管理的时序图。
图19是示出现有的相位管理的电路图。
具体实施方式
(实施例1)
图1是示出本发明实施例1的半导体集成电路中多个时钟区之间的相位管理的电路图。
PLL电路101包含用于输入基准时钟的基准时钟输入端子106和用于输入反馈时钟的反馈时钟输入端子107。另外，PLL电路101还包含输出A时钟的A时钟输出端子108。设来自A时钟输出端子108的A时钟为OUT-A。
A时钟输出端子108经由接点A与作为时钟分配电路的A时钟驱动器102的输入端子连接。被A时钟驱动器102分配的A时钟被传送至A时钟区104。A时钟区104上的A时钟输入至PLL电路101的反馈时钟被输入端子107和选择电路116的“0”输入端子。另外，PLL电路101还包含用于输出B时钟的B时钟输出端子109。设来自B时钟输出端子109的B时钟为OUT-B。
B时钟输出端子109经由接点B与可变延迟电路111的输入端子连接。可变延迟电路111的输出端子与B时钟驱动器103的输入端子连接。被B时钟驱动器103分配的B时钟被传送至B时钟区105。B时钟区105上的B时钟被输入至选择电路116的“1”输入端子。
PLL电路101的A时钟输出端子108经由接点A与具有用于时钟区之间的相位管理的所期望的延迟值Td的CMOS缓冲电路119的输入端子连接。该CMOS缓冲电路119作为用于将时钟区104、105之间所要求的相位差导入可变延迟电路111的相位差导入电路进行工作。CMOS缓冲电路119的输出端子与选择电路114的“0”输入端子连接。选择电路114的“1”输入端子经由接点B与PLL电路101的B时钟输出端子109连接。
选择电路114的输出端子与可变延迟电路110的输入端子连接。可变延迟电路110的输出端子与相位比较电路112的输入端子131连接。设输入至相位比较电路112的输入端子131的时钟为IN-A。选择电路116的输出端子与相位比较电路112的输入端子132连接。设输入至相位比较电路112的输入端子132的时钟为IN-B。
相位比较电路112的输出端子与选择电路115的输入端子连接。选择电路115的“0”输出端子与寄存电路117的输入端子连接，寄存电路117的输出端子与可变延迟电路110的控制输入端子连接。借助于输入到该控制输入端子的控制码，可变延迟电路110可改变其延迟量。即，作为第1可变延迟电路进行工作。
选择电路115的“1”输出端子与寄存电路118的输入端子连接，寄存电路118的输出端子与可变延迟电路111的控制输入端子连接。借助于输入到该控制输入端子的控制码，可变延迟电路111可改变其延迟量。即，作为第2可变延迟电路工作。
另外，选择信号从选择信号输入端子113被分别输入至选择电路114、115、116的选择信号输入端子。
下面对图1的电路的工作进行说明。另外，在图5中示出了时序图。
PLL电路101根据从基准时钟输入端子106输入的基准时钟和输入至反馈时钟输入端子107的反馈时钟，生成规定的频率和相位的A时钟和B时钟。A时钟与B时钟的频率不同，但具有一致的相位。
图2示出了PLL电路101的一个结构例。PLL电路101包括：相位比较电路151、环路滤波器152；电压控制振荡电路153；以及分频器154、155。从基准时钟输入端子106输入的基准时钟在相位比较电路151中与输入至反馈时钟输入端子107的反馈时钟进行相位比较。比较结果经环路滤波器152成为控制电压，控制电压控制振荡电路153的振荡。电压控制振荡电路153的振荡输出在分频器154、155中被分频为A时钟和B时钟并输出。
再返回图1，选择电路114、115、116借助于从选择信号输入端子113输入的选择信号，可以在端子“0”与“1”之间进行切换。通过预先设定借助于选择信号进行切换的时刻，该切换可以自动进行。
首先，借助于选择信号使选择电路114、115、116的“0”端子有效。这时，从A时钟输出端子108输出的A时钟经由CMOS缓冲电路119、选择电路114、可变延迟电路110输入至相位比较电路112的输入端子131。另外，从A时钟输出端子108输出的A时钟还经由A时钟驱动器102、A时钟区104、选择电路116输入至相位比较电路112的输入端子132。借助于这一工作，形成了第1相位比较环路。
图3示出了相位比较电路112的一个结构例。相位比较电路112包含相位差检测电路162和编码装置163。在被输入了的时钟IN-A的相位比IN-B的相位超前的场合，来自相位差检测电路162的输出信号为H电平信号，而在被输入了的时钟IN-A的相位比IN-B的相位滞后的场合，来自相位差检测电路162的输出信号为L电平信号。编码装置163根据被输入了的信号形成延迟值控制信号(码)，并将其输出至寄存电路117(或118)，寄存电路117(或118)将延迟值控制信号进行存储后输出至可变延迟电路110(或111)。
图4示出了可变延迟电路110、111的结构。从输入端子180输入的时钟信号经由倒相器171、倒相器172从输出端子182输出。从输入端子181输入的延迟值控制信号经由信号分配电路173被输入至传输门电路174、175、176等所具有的传输门183、185、187等的NMOS的栅极和倒相器184、186、188等的输入部。来自倒相器184、186、188等的输出被输入至传输门183、185、187等的PMOS的栅极。即，传输门电路174、175、176等借助于根据延迟值控制信号使电容器177、178、179等与倒相器171的输出部连接，而对倒相器171施加负荷，从而增加延迟值。因此，可以根据被输入了的延迟值控制信号产生延迟。
这里，利用图5对在可变延迟电路110中施加至A时钟的延迟值的变化进行说明。
设可变延迟电路110的初始延迟值为VDL1，CMOS缓冲电路119中的延迟值为Td。另外，设端子“0”被选择时的时钟I N-A为时钟I N-A0，其初始状态为时钟IN-A01。从而，时钟IN-A01与时钟OUT-A的相位差为Td+VDL1。另一方面，当设端子“0”被选择时的时钟IN-B为时钟IN-B0时，时钟IN-B0与时钟OUT-A的相位差为A时钟驱动器102的延迟值Ta。相位比较电路112输出相应于时钟IN-A01与时钟IN-B0的相位差的延迟值控制信号。因此，当设经过充分的时间后的时钟IN-A0为时钟IN-A02时，该时钟IN-A02就与时钟IN-B0一样，与时钟OUT-A的相位差为Ta。这时，由可变延迟电路110产生的延迟值为Ta-Td，该延迟值被存储在寄存电路117中。
其次，借助于选择信号使选择电路114、115、116的“1”端子为有效。这时，从B时钟输出端子109输出的B时钟经由选择电路114、可变延迟电路110被输入至相位比较电路112的输入端子131。另外，从B时钟输出端子109输出的B时钟还经由可变延迟电路111、B时钟驱动器103、B时钟区105、选择电路116被输入至相位比较电路112的输入端子132。借助于这一工作，形成了第2相位比较环路。
下面，利用图5对在可变延迟电路111中施加至B时钟的延迟值的变化进行说明。
设可变延迟电路111的初始延迟值为VDL2，B时钟驱动器103中的延迟值为Tb。另外，设端子“1”被选择时的时钟I N-B为时钟I N-B1，其初始状态为时钟IN-B11。从而，时钟IN-B11与时钟OUT-B的相位差为Tb+VDL2。另一方面，当设端子“1”被选择时的时钟IN-A为时钟IN-A1时，则时钟IN-A1与时钟OUT-B的相位差为在寄存电路117中存储的Ta-Td。相位比较电路112输出相应于时钟IN-B11与时钟IN-A1的相位差的延迟值控制信号。因此，当设经过充分的时间后的时钟IN-B1为时钟IN-B12时，则该时钟IN-B12就与时钟IN-A1一样，与时钟OUT-B的相位差为Ta-Td。这时，由可变延迟电路111产生的延迟值为Ta-Td-Tb，该延迟值被存储在寄存电路118中。
之后，在进行通常工作时，对A时钟区104供给的A时钟的延迟量为Ta，对B时钟区105供给的B时钟的延迟量为Ta-Td-Tb与Tb之和，即为Ta-Td。
根据以上的工作，可以将其相位比分配至A时钟区104中的超前一个由CMOS缓冲电路119中产生的延迟值Td的时钟分配至B时钟区103。
这样，在本实施例1的半导体集成电路中，借助于设置具有欲进行相位管理所期望的延迟值的CMOS缓冲电路，无需用电路模拟估计各时钟区中的延迟值，就可以容易而高精度地进行时钟区之间的相位管理。
(实施例2)
图6是示出本发明实施例2的半导体集成电路中多个时钟区之间的相位管理的电路图。
图6的电路采用了在图1的电路中不使用CMOS缓冲电路119，而将A时钟输出端子108与选择电路114的“0”输入端子直接连接，并且用PLL电路121取代PLL电路101的结构。PLL电路121与PLL电路101一样，取图2所示的结构，但设置了电压控制振荡电路191以取代电压控制振荡电路153。
在图7中，示出了电压控制振荡电路191的结构。电压控制振荡电路191包含振荡控制电路193和将借助于振荡控制电路193改变延迟值的奇数个倒相器194连接起来的环形振荡电路192，该电压控制振荡电路191借助于将分频器154、155连接在环形振荡电路192的不同部位，在A时钟与B时钟之间产生相位差。即，PLL电路121作为用于将时钟区104与105之间所要求的相位差导入可变延迟电路111的相位差导入电路进行工作。该相位差不是以延迟值，而是以将环形振荡电路192的振荡周期换算成360°时的角度，即相角来表示。因此，在对时钟区之间作为延迟值的相位进行管理的场合，可以将相角换算成延迟值。
在图6的电路中，对与图1中的要素有相同功能的要素标以相同的符号，除在PLL电路121中产生相位差Td之外，进行与实施例1相同的工作。因此，这里的详细说明从略。
这样，用本实施例2的半导体集成电路，除可得到实施例1的效果外，还能够不用具有规定延迟值的CMOS缓冲电路来进行相位管理。
(实施例3)
图8是示出本发明实施例3的半导体集成电路中多个时钟区之间的相位管理的电路图。
图8的电路采用了在图6的电路中将CMOS缓冲电路119连接在A时钟输出端子108与选择电路114的“0”输入端子之间的结构。即，成为将实施例1与2进行组合的结构，除由PLL电路121中的相角引起的相位差外，还借助于CMOS缓冲电路119中的延迟产生相位差Td。
这里，如设由PLL电路121中的相角引起的相位差为Td1(＜Td)，CMOS缓冲电路119的延迟值为Td2(＜Td)，则Td＝Td1+Td2。
在图8的电路中，对与图1和图6中的要素有相同功能的要素标以相同的符号，除相位差Td由PLL电路121和CMOS缓冲电路119两者产生外，进行与实施例1相同的工作。因此，其详细的说明从略。
这样，在本实施例3的半导体集成电路中，除可得到实施例1的效果外，由于按PLL电路中的相角和CMOS缓冲电路中的延迟值产生相位差，所以与实施例1相比，还能够减小对CMOS缓冲电路119设定的延迟值。
(实施例4)
图9是示出本发明实施例4的半导体集成电路中的多个时钟区之间的相位管理的电路图。
图9的电路采用了在图1的电路中将相位比较电路112的输出端子与闩锁检测电路122的输入端子连接，将闩锁检测电路122的输出端子经闩锁电路300与选择信号输入端子113连接的结构。
图10示出了相位比较电路112与闩锁检测电路122的连接结构。这是从相位差检测电路162输出的相位差也输入至闩锁检测电路122的结构。
下面对图9的电路的工作进行说明。当在端子“0”被选择的状态下，相位差为0的时钟IN-A0和IN-B0以规定的次数相继输入时，闩锁检测电路122判定时钟IN-A0与时钟IN-B0的相位差为0，经闩锁电路300向选择信号输入端子113输出选择信号，选择端子“1”。
这里，闩锁电路300具有在从闩锁检测电路122输入“1”的场合保持“1”，在从闩锁检测电路122输入“0”的场合不改变所保持内容的功能。因此，在从端子“0”切换为端子“1”后，即使在时钟IN-A0与时钟IN-B0的相位差不为0的场合，也不发生向端子“0”的返回。
在图10中，示出了闩锁电路300的一个例子。当闩锁检测电路122输出“1”时，对倒相器302输入“1”，从倒相器302向倒相器303输出“0”，从倒相器303向选择信号输入端子113输出“1”。由于来自倒相器302的输出“0”还输入至PMOS晶体管301的栅极，PMOS晶体管301呈导通状态，所以电阻304两端的电位均为H电平，在电阻304中不流过电流。其次，当在该状态下闩锁检测电路122输出“0”时，电流从电源电位流入电阻304，产生电压降。因此，对倒相器302的输入为“1”，闩锁电路300的保持内容不变，对选择信号输入端子113输出“1”。
在图9的电路中，对与图1中的要素有相同功能的要素标以相同的符号，除闩锁检测电路122进行选择电路114、115、116的自动切换外，进行与实施例1相同的工作。因此，其详细的说明从略。
这样，在本实施例4的半导体集成电路中，除可得到实施例1的效果外，还可以不设定借助于选择信号进行切换的时刻，自动地切换选择电路。
(实施例5)
图11是示出本发明实施例5的半导体集成电路中多个时钟区之间的相位管理的电路图。
图11的电路采用了在图9的电路中不用CMOS缓冲电路119，而将A时钟输出端子108与选择电路114的“0”输入端子直接连接，并且用PLL电路121取代PLL电路101的结构。即为将实施例2与4进行组合的结构。
PLL电路121与PLL电路101一样，取图2所示的结构，但设置了图7的电压控制振荡电路191以取代电压控制振荡电路153。
在图11的电路中，对与图6和图9中的要素有相同功能的要素标以相同的符号，除由PLL电路121产生相位差Td，以及闩锁检测电路122进行选择电路114、115、116的自动切换外，进行与实施例1相同的工作。因此，其详细的说明从略。
这样，在本实施例5的半导体集成电路中，可得到实施例2和4两者的效果。
(实施例6)
图12是示出本发明实施例6的半导体集成电路中多个时钟区之间的相位管理的电路图。
图12的电路采用了在图11的电路中将CMOS缓冲电路119连接在A时钟输出端子108与选择电路114的“0”输入端子之间的结构。即为将实施例3与4进行组合的结构。
在图12的电路中，对与图8和图9中的要素有相同功能的要素标以相同的符号，除相位差Td由PLL电路121中的相角和CMOS缓冲电路119中的延迟两者构成，以及闩锁检测电路122进行选择电路114、115、116的自动切换外，进行与实施例1相同的工作。因此，其详细的说明从略。
这样，在本实施例6的半导体集成电路中，可得到实施例3和4两者的效果。
(实施例7)
图13是示出本发明实施例7的半导体集成电路中多个时钟区之间的相位管理的电路图。
图13的电路采用了在图1的电路中将相位比较电路112的输入端子131或132与计数电路123的输入端子连接，将计数电路123的输出端子与选择信号输入端子连接的结构。
下面对图13的电路的工作进行说明。在端子“0”被选择的状态下，当计数电路123对IN-A或IN-B的电压转变按设定的规定次数进行计数时，计数电路123按选择信号选择端子“1”。另外，计数电路123，每当计至设定的规定次数时，就进行交互切换端子“0”与端子“1”的工作。从而进行可变延迟电路110的延迟值与可变延迟电路111的延迟值交互变换的工作。
在图13的电路中，对与图1中的要素有相同功能的要素标以相同的符号，除计数电路123进行选择电路114、115、116的自动切换外，进行与实施例1相同的工作。因此，其详细的说明从略。
这样，用本实施例7的半导体集成电路，除可得到实施例1的效果外，还具有可以不设定按选择信号进行切换的时刻，自动地切换选择电路的效果。另外，由于可变延迟电路110的延迟值与可变延迟电路111的延迟值可以交互变换，所以即使是在工作过程中因温度变化等致使Ta、Tb发生变化的场合，也能进行稳定的相位管理。还有，在如实施例2、3那样，在PLL电路中产生相位差Td的场合，也可以使用该计数电路123。
(实施例8)
图14是示出本发明实施例8的半导体集成电路中多个时钟区之间的相位管理的电路图。
图14的电路是在图9的电路中不设置闩锁检测电路122，并且用具有闩锁检测电路211的PLL电路124取代PLL电路101的电路。
在图15中示出了PLL电路124的结构。图15采用了在图2所示的PLL电路101的结构中，将相位比较电路151的输出端子还连接至闩锁检测电路211的输入端子，将闩锁检测电路211的输出端子连接至选择信号输入端子113的结构。
下面对图15的电路的工作进行说明。输入至PLL电路124的基准时钟与反馈时钟的相位差被相位比较电路151检测，并被输入至闩锁检测电路211。
在一般的PLL电路中，在多数情况下基准时钟与反馈时钟的相位差变为0之前的时间比时钟IN-A与IN-B的相位差变为0之前的时间长。因此，当在端子“0”被选择的状态下，相位差为0的时钟IN-A和IN-B以规定的次数相继输入时，闩锁检测电路211判定IN-A与IN-B0的相位差为0，按选择信号选择端子“1”。
在图14的电路中，对与图9中的要素有相同功能的要素标以相同的符号，除以闩锁检测电路211代替闩锁检测电路122进行选择电路114、115、116的自动切换外，进行与实施例4相同的工作。因此，其详细的说明从略。
这样，在本实施例8的半导体集成电路中，由于使用了在PLL电路124中内置的闩锁检测电路211，所以与另设闩锁检测电路的场合相比，可以减小布局面积和功耗。另外，在如实施例2、3那样在PLL电路中产生相位差Td的场合，也可以使用该PLL电路124。
(实施例9)
图16是示出本发明实施例9的半导体集成电路中多个时钟区之间的相位管理的电路图。
图16的电路采用了在图1的电路中不用CMOS缓冲电路119，而将A时钟输出端子108与选择电路114的“0”输入端子直接连接，并且用相位比较电路125取代相位比较电路112的结构。选择信号输入端子113与相位比较电路125的输入端子连接。
在图16的电路中，对与图1中的要素有相同功能的要素标以相同的符号，进行与实施例1相同的工作。
在图17中示出了相位比较电路125的结构。相位比较电路125包含相位比较电路112、XOR电路221、相位差检测电路222、编码装置223以及选择电路230。
相位差检测电路222包含PMOS晶体管224、NMOS晶体管225、恒流电路228、恒流电路229以及电容器226，编码装置223具有模数转换电路227。
IN-A和IN-B从输入端子131、132被输入至XOR电路221。XOR电路221的输出端子与PMOS晶体管224的栅极和NMOS晶体管225的栅极连接。PMOS晶体管224的源极与恒流电路228连接，恒流电路228与电源电位Vdd连接。NMOS晶体管225的源极与恒流电路229连接，恒流电路229接地。PMOS晶体管224的漏极与NMOS晶体管225的漏极在接点C处连接。接点C被连接至模数转换电路227的输入端以及其一端接地的电容器226的另一端。模数转换电路227的输出端与选择电路230的“1”输入端子连接。
另外，XOR电路221的各个输入端子分别与相位比较电路112的各个输入端子连接。相位比较电路112的输出端子与选择电路230的“0”输入端子连接。选择信号从选择信号输入端子113被输入至选择电路230，选择电路230的输出就是相位比较电路125的输出。
这里，对相位比较电路125的工作进行说明。在端子“0”被选择的场合，与实施例1的场合一样，借助于相位比较电路112，延迟值控制信号以时钟IN-A与时钟IN-B的相位差为0的方式从选择电路230被输出。
在端子“1”被选择的场合，时钟IN-A和时钟IN-B被输入至XOR电路221，其输出被输入至PMOS晶体管224的栅极和NMOS晶体管225的栅极。当所输入的时钟IN-A与时钟IN-B的相位差大时，来自XOR电路221的输出信号的H电平信号的比例增高；当相位差小时，L电平信号的比例增高。因此，当时钟IN-A与IN-B的相位差大时，由于从电容器226经过NMOS晶体管225流入恒流电路229的电流比从恒流电路228经过PMOS晶体管224流入电容器226的电流大，所以电容器放电。该C点的电位，经过模数转换电路227作为延迟值控制信号(码)从选择电路230的“1”端子输出至寄存电路118，寄存电路118将延迟值控制信号进行存储之后输出至可变延迟电路111。因此，经过充分长的时间后，从恒流电路228经过PMOS晶体管224流入电容器226的电流与从电容器226经过NMOS晶体管225流入恒流电路229的电流有相等的值。达到该稳定状态时的IN-A与IN-B的相位差由流过恒流电路228和恒流电路229的电流值决定。即，由具有不同平衡点的2个相位比较电路构成的相位比较电路125作为用于将时钟区104与105之间所要求的相位差导入可变延迟电路111的相位差导入电路进行工作。这里，设该相位差为Td。
下面对图16和图17的电路的工作进行说明。首先，借助于选择信号使选择电路114、115、116、230的端子“0”为有效。这时，从选择电路230输出的信号是来自相位比较电路112的输出信号。
这时，从A时钟输出端子108输出的A时钟经由选择电路114、可变延迟电路110被输入至相位比较电路125的输入端子131。另外，从A时钟输出端子108输出的A时钟还经由A时钟驱动器102、A时钟区104、选择电路116被输入至相位比较电路125的输入端子132。借助于该工作形成第1相位比较环路。
这里，利用图18对在可变延迟电路110中施加于A时钟的延迟值的变化进行说明。
设可变延迟电路110的初始延迟值为VDL 1。设端子“0”被选择时的时钟IN-A为时钟IN-A0，其初始状态为时钟IN-A01。从而，时钟IN-A01与时钟OUT-A的相位差为VLD1。另一方面，当设端子“0”被选择时的时钟IN-B为时钟IN-B0时，则时钟IN-B0与时钟OUT-A的相位差为A时钟驱动器102中的延迟值Ta。相位比较电路112输出相应于时钟IN-A01与时钟IN-B0的相位差的延迟值控制信号。因此，当设经过充分时间后的时钟IN-A0为时钟IN-A02时，该时钟IN-A02与时钟IN-B0一样，与时钟OUT-A的相位差为Ta。这时，由可变延迟电路110产生的延迟值为Ta，该延迟值被存入寄存电路117中。
其次，借助于选择信号使选择电路114、115、116、230的端子“1”为有效。这时，从B时钟输出端子109输出的B时钟经由选择电路114、可变延迟电路110被输入至相位比较电路125的输入端子131。另外，从B时钟输出端子109输出的B时钟还经由可变延迟电路111、B时钟驱动器103、B时钟区105、选择电路116被输入至相位比较电路125的输入端子132。借助于该工作形成第2相位比较环路。
下面，利用图18对在可变延迟电路111中施加于B时钟的延迟值的变化进行说明。
设可变延迟电路111的初始延迟值为VDL2，B时钟驱动器103中的延迟值为Tb。另外，设端子“1”被选择时的时钟I N-B为时钟I N-B1，其初始状态为时钟IN-B11。从而，时钟IN-B11与时钟OUT-B的相位差为Tb+VDL2。另一方面，当设端子“1”被选择时的时钟IN-A为时钟IN-A1时，时钟IN-A1与时钟OUT-B的相位差为在寄存电路电路117中存储的Ta。相位比较电路125输出相应于时钟IN-A1与时钟IN-B11的相位差的延迟值控制信号。因此，当设经过充分时间后的时钟IN-B1为时钟IN-B12时，则该时钟IN-B12与时钟OUT-B的相位差为Ta-Td。这时，在可变延迟电路111中产生的延迟值为Ta-Td-Tb，该延迟值被存入寄存电路118中。
其后，在进行通常工作时，对A时钟区104供给的A时钟的延迟量为Ta，对B时钟区105供给的B时钟的延迟量为Ta-Td-Tb与Tb之和，即为Ta-Td。
根据以上的工作，可以将其相位比分配至A时钟区104中的超前一个由相位比较电路125中产生的延迟值Td的时钟分配至B时钟区105。
这样，在本实施例9的半导体集成电路中，除可得到实施例1的效果外，还可以既不用CMOS缓冲电路，也不用具有环形振荡电路的PLL电路来进行相位管理。另外，在如实施例2、3那样在PLL电路中产生相位差Td的场合，也可以使用该相位比较电路125。
如上所述，由于本发明的第1方面所述的半导体集成电路包括：生成第1时钟和第2时钟的PLL电路；将上述第1时钟分配至第1时钟区的第1时钟驱动器；将上述第2时钟分配至第2时钟区的第2时钟驱动器；在包含上述第1时钟驱动器和相位比较电路的第1相位比较环路上配置的、其延迟量由上述相位比较电路的输出设定的第1可变延迟电路；在包含上述第2时钟驱动器、上述第1可变延迟电路和上述相位比较电路的第2相位比较环路上配置的、其延迟量由上述相位比较电路的输出设定的第2可变延迟电路；在上述第1相位比较环路与上述第2相位比较环路之间进行切换的选择电路；以及用于将上述第1、第2时钟区之间应有的规定相位差反映在上述第2可变延迟电路的延迟量中的相位差导入电路，所以在第1、第2相位比较环路上配置的相位比较电路可以将对在第1、第2相位比较环路上配置的第1可变延迟电路设定的延迟量与对在第2相位比较环路上配置的第2可变延迟电路设定的延迟量进行比较，并将比较结果设定在第2可变延迟电路中。因此，无需用电路模拟对各时钟区中的延迟值进行估计，就能容易而高精度地进行时钟区之间的相位管理。
另外，由于本发明的第2方面所述的半导体集成电路是第1方面所述的半导体集成电路，上述相位差导入电路是在上述第1相位比较环路上设置的延迟电路，所以借助于对在上述第1相位比较环路上设置的延迟电路设定所期望的延迟值，可以进行时钟区之间的相位管理。
另外，由于本发明的第3方面所述的半导体集成电路是第1方面所述的半导体集成电路，上述相位差导入电路是生成具有与上述规定的相位差相等的相位差的上述第1、第2时钟的上述PLL电路，所以无需采用在上述第1相位比较环路上设置的延迟电路，就能进行时钟区之间的相位管理。
另外，由于本发明的第4方面所述的半导体集成电路是第1方面所述的半导体集成电路，上述相位差导入电路包括：在上述第1相位比较环路上设置的延迟电路；以及生成具有比上述规定的相位差小的相位差的上述第1、第2时钟的上述PLL电路，所以可以减小对在上述第1相位比较环路上设置的延迟电路设定的延迟量。
另外，由于本发明的第5方面所述的半导体集成电路是第1方面所述的半导体集成电路，上述相位差导入电路是由具有不同的平衡点的第1、第2相位比较电路构成的上述相位比较电路，这两个不同的平衡点具有与上述规定的相位差相当的相位差，所以无需采用生成具有上述规定的相位差的上述第1、第2时钟的上述PLL电路或在上述第1相位比较环路中设置的延迟电路，就能进行时钟区之间的相位管理。
另外，由于本发明的第6方面所述的半导体集成电路是在第1至第5方面的任何一个方面所述的半导体集成电路中，还包含用于控制上述选择电路的切换的闩锁检测电路，所以可以利用上述闩锁检测电路自动进行选择电路的切换。
另外，由于本发明的第7方面所述的半导体集成电路是第6方面所述的半导体集成电路，上述PLL电路包含上述闩锁检测电路，所以与另设上述闩锁检测电路的场合相比，可以减小上述半导体集成电路的布局面积和功耗。
另外，由于本发明的第8方面所述的半导体集成电路是在第1至第5方面的任何一个方面所述的半导体集成电路中，还包含用于控制上述选择电路的切换的计数电路，所以可以利用上述计数电路自动进行选择电路的切换。另外，上述第1可变延迟电路的延迟值与上述第2可变延迟电路的延迟值可以交互变换。因此，即使是在工作过程中因温度变化等致使各时钟区中的延迟量发生变化的场合，也能进行稳定的相位管理。

Claims (8)

1.一种半导体集成电路，其特征在于，包括：
生成第一时钟和第二时钟的PLL电路；
将上述第一时钟分配至第一时钟区的第一时钟驱动器；
将上述第二时钟分配至第二时钟区的第二时钟驱动器；
在包含上述第一时钟驱动器和相位比较电路的第一相位比较环路上配置的、其延迟量由上述相位比较电路的输出设定的第一可变延迟电路；
在包含上述第二时钟驱动器、上述第一可变延迟电路和上述相位比较电路的第二相位比较环路上配置的、其延迟量由上述相位比较电路的输出设定的第二可变延迟电路；
在上述第一相位比较环路与上述第二相位比较环路之间进行切换的选择电路；以及
用于将上述第一、第二时钟区之间应有的规定相位差反映在上述第二可变延迟电路的延迟量中的相位差导入电路。
2.如权利要求1所述的半导体集成电路，其特征在于：
上述相位差导入电路是在上述第一相位比较环路上设置的延迟电路。
3.如权利要求1所述的半导体集成电路，其特征在于：
上述相位差导入电路是生成具有与上述规定的相位差相等的相位差的上述第一、第二时钟的上述PLL电路。
4.如权利要求1所述的半导体集成电路，其特征在于：
上述相位差导入电路包括：
在上述第一相位比较环路上设置的延迟电路；以及
生成具有比上述规定的相位差小的相位差的上述第一、第二时钟的上述PLL电路。
5.如权利要求1所述的半导体集成电路，其特征在于：
上述相位差导入电路是由具有不同的平衡点的第一、第二相位比较电路构成的上述相位比较电路，这两个不同的平衡点具有与上述规定的相位差相当的相位差。
6.如权利要求1至5的任何一项所述的半导体集成电路，其特征在于：
还包含用于控制上述选择电路的切换的锁定检测电路。
7.如权利要求6所述的半导体集成电路，其特征在于：
上述PLL电路包含上述锁定检测电路。
8.如权利要求1至5的任何一项所述的半导体集成电路，其特征在于：
还包括用于控制上述选择电路的切换的计数电路。
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