CN1714509A - Pll电路 - Google Patents

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Abstract

一种PLL电路，具有：相位比较机构，其对基准信号和内部信号的相位进行比较，并输出与其相位差对应的相位差信号；多个振荡器，其具有互不相同的频率可变范围，且根据各个相位控制信号控制振荡频率；选择机构，其根据相位差信号或相位控制信号，选择多个振荡器的输出中的1个；和分频机构，其通过将由选择机构选择的振荡器的输出分频，生成内部信号；并且，在振荡器的选择状态发生变化时使所述分频器的输出相位与基准信号的相位接近。由此，可根据所期望的振荡频率，在短时间内选择所需的电压控制振荡器。

Description

PLL电路
技术领域
本发明涉及内置电压控制振荡器的PLL(锁相环电路)电路，特别涉及需要宽振荡频带的PLL电路。
背景技术
随着近年来的移动通信系统的多样化，要求以一台移动通信终端进行各种方式的信号收发，但通常，由于不同的移动通信系统采用了不同的频带，故对于这种多模终端要求有以多个频带进行的收发送号功能，即所谓的多频段无线功能。
用于多频段无线机中的频率合成器需要生成与多频带化对应的各种频带的局部信号。例如，采用900MHz带的GSM(全球系统移动通信)、采用1800MHz带的DCS(集散型控制系统)、采用1900MHz带的PCS(个人通信服务)、采用2GHz带的UMTS(通用移动通信系统)等方式在世界上被广泛利用，且希望开发出可在全部这些频带中使用的4频段无线机。
当实现与这种4频段无线机对应的频率合成器时，需要准备GSM发送用、GSM接收用、DCS发送用、DCS接收用、PCS发送用、PCS接收用/UMTS发送用以及UMTS接收用的各单元合成器。PCS的接收频率和UMTS的发送频率因频带大致一致，故可由1个合成器兼用，但因这属特殊情况，从而基本上要准备与所需多个频带分别对应个数的单元合成器。因此，频带数增多时，单元合成器与其成正比地增加，从而硬件的规模变得庞大。
作为解决这种问题的方法，可考虑提高振荡器的调制灵敏度，而扩大振荡器的可变范围的方法，但在这种情况下，由于芯片的外部和内部的噪声等，会有局部振荡器的频率发生变化的问题。
此外，还有通过在2个单元合成器上组合分频器和由用于乘法运算的混频器构成的运算电路的小规模电路构成，而生成数量多于单元合成器的多个频带的信号的构成。然而，不能与全部的复合的通信方式对应，结果具有合成器的数量增多的缺点。
因此，提出了采用多个具有不同的控制电压-振荡频率特性的电压控制振荡器，根据应得的所期望的振荡频率，由外部信号选择电压控制振荡器的方法。
在该方法中，多个电压控制振荡器分别具有不同的频率范围，因此尽管各个电压控制振荡器的频率可变范围较窄，但整体而言形成较宽的频率范围。因各个电压控制振荡器的频率可变范围较窄，故各个电压控制振荡器的调制灵敏度小即可，从而可以使合成器稳定地动作。
图10为表示根据外部信号选择多个电压控制振荡器，从而发生时钟信号的4倍增电路的一个构成例的图。
本现有例，如图10所示，为由PLL电路构成的4倍增电路，该PLL电路具有：相位比较器1、充电泵2、环路滤波器3、由具有不同的控制电压-振荡频率特性的4个电压控制振荡器构成的电压控制振荡器组4、选择电路6、分频器5、N沟道MOS晶体管NM5和电阻R，当选择电路6的输出信号S14为高电位(H)时，N沟道MOS晶体管NM5导通而电阻R和MOS晶体管NM5构成串联电路，由此环路滤波器3的输出信号S4的电流被拉下，从而信号S4的电线上的电位被设定到后述的基准电压Vref1和Vref2之间的范围内的电压(参照特开平9-214335号公报)。
下面，对于如上所述的构成的4倍增电路的动作进行说明。
相位比较器1根据对基准信号CK1和内部信号CK2进行比较的结果，生成输出信号S1、S2。信号S1为表示基准信号CK1相对内部信号CK2的相位的超前量的信号，信号S2为表示内部信号CK2相对基准信号CK1的相位的超前量的信号，而这些信号S1、S2输入到充电泵2。
充电泵2的输出信号S3输入到环路滤波器3，在环路滤波器3中除去高频成分后，作为高电压控制振荡器组4的控制电压S4而输入到电压控制振荡器组4。
在电压控制振荡器组4中，输入了通过选择电路6生成的信号S10～S13，用于从电压控制振荡器组4内的4个电压控制振荡器中选择1个电压控制振荡器。电压控制振荡器组4的输出信号CK3通过分频器5被4分频，成为内部信号CK2。
在本现有例中，在按照信号CK1和信号CK2的频率和相位一致的方式动作时进行锁定，从而从电压控制振荡器组4得到的信号CK3的频率成为基准信号CK1的4倍。
图11为表示图10所示的选择电路6的构成框图。
当选择电路6的输出信号S10～S13发生变化时，输出信号S14在一定时间内成为高电位(H)，由此，信号S4的电位被按照在阈值电压Vref1和Vref2(Vref1＞Vref2)之间的范围内的形式设定。
在选择电路6中设置了具有阈值电压Vref1的电压比较器418、和具有阈值电压Vref2的电压比较器419。在电压比较器418中，在输入的控制信号S4的电压低于阈值电压Vref1时，输出信号S15被设定成高电位(H)，且在控制信号S4的电压高于阈值电压Vref1时，输出信号S15被设定为低电位(L)。并且，在电压比较器419中，在输入的控制信号S4的电压低于阈值电压Vref2时，输出信号S16被设定成高电位(H)，且在控制信号S4的电压高于阈值电压Vref2时，输出信号S16被设定为低电位(L)。
此外，还设有：NOR门420，其在信号S15、S16均为低电位(L)时将信号S17设成高电位(H)，而在其他情况下设定成低电位(L)；AND门421，其在信号S15、S16均为高电位(H)时将信号S18设成高电位(H)，而在其他情况下设定成低电位(L)；2位加算计数器422、423；减算器424，其从计数器422的输出计数值S19减去计数器423的输出计数值S20；和解码器425，其根据从减算器424输入的计数值S21，仅将输出信号S10～S13内的某一个设定为高电位(H)。
通过具有这种动作特性的选择电路6，可自动从具有不同的控制电压-振荡频率特性的4个电压控制振荡器中选择与基准信号CK1的频率的4倍频率对应的1个电压控制振荡器。
进而，当通过选择电路6改变选择状态时，信号S14暂时变成高电位(H)，且信号S4的电位强制性地设定到高于图12所示的阈值电压Vref1且低于阈值电压Vref2的值，因此NOR门420和AND门421的输出暂时恢复到低电位(L)，由此，可防止具有不同的控制电压-振荡频率的电压控制振荡器组4的选择状态误动作。
图12为表示与图10所示的电压控制振荡器组4的控制信号S4的电压对振荡频率特性的特性图。另外，频率f1～f8具有如下的关系：f1＜f2＜f3＜f4＜f5＜f6＜f7＜f8。
首先，对于所期望的振荡频率即输入到相位比较器1的基准信号CK1的频率4倍频率fosc为f1＜fosc＜f2的情况进行说明。
当仅以图12所示的特性D锁定时，即当控制信号S4的电压不从阈值电压Vref1和阈值电压Vref2之间的范围偏离时，NOR门420和AND门421的输出信号S17、S18不变成高电位(H)，因此，计数器422、423不进行计数动作，选择电路6的输出信号S10～S13的状态不会从初始状态发生变化。
此外，当转移至图12所示的特性C，再转移至特性B，并最终被锁定时，进行如下的动作。
在特性D中控制电压S4超过阈值电压Vref2时，NOR门420的输出信号S17变为高电位(H)，计数器422的输出值S19和减算器424的输出值S21加1，由此，在解码器425中仅有输出信号S13从高电位(H)的状态切换至低电位(L)的状态，且仅有输出信号S12从低电位(L)的状态切换制高电位(H)的状态，从而转移至特性C。
当进行该切换时，信号S14暂时变为高电位(H)，控制信号S4暂时恢复到阈值电压Vref1和阈值电压Vref2之间的范围的电压，因此NOR门420的输出信号S17从高电位(H)变为低电位(L)。
即使这样根据特性C进行PLL控制，也因内部信号的频率依然低于基准信号4倍的频率，而控制电压S4再次超过阈值电压Vref2，选择电路6反复进行上述的动作，转移至特性B。在该时刻，电压控制振荡器组4为输出与基准信号CK1大致相同的频率的状态，但因分频器5的相位在短时间内不发生变化，故相位比较器1依然按照使内部信号的频率变高的形式动作，结果，控制电压S4再次超过阈值电压Vref2，选择电路6反复进行上述动作，转移至特性A。
其结果，电压控制振荡器组4的频率变得比基准信号更高，分频器5的相位比基准信号超前，由此，控制电压S4下落至阈值电压Vref1，通过选择电路6再次转移至特性B。
此后，2个频率变得相等，并最终以特性B锁定。
然而，如上所述，利用具有不同的控制电压-振荡频率特性的多个电压控制振荡器，根据所期望的振荡频率选择电压控制振荡器时，尽管可以实现宽带的PLL电路，但即使选择适当的电压控制振荡器，也因分频器的相位在短时间内不发生变化，故相位比较器的输出不会充分地追随频率变化，结果会有在选择到最佳振荡器之前需要非常长的时间的问题。
由于相位为频率的积分，故即使选择最佳振荡器，使具有与基准信号相同的频率的内部信号输入到相位比较器，直至相位比较器的输出变为锁定状态也需要一定时间，不会立刻变为锁定状态。
发明内容
本发明的目的在于提供一种PLL电路，其采用多个具有不同的控制电压-振荡频率特性的电压控制振荡器，可根据所期望的振荡频率在短时间内选择所需的电压控制振荡器。
为达成上述目的，本发明的PLL电路具有：相位比较机构，其对基准信号和内部信号的相位进行比较，并输出与其相位差对应的相位差信号；多个振荡器，其具有互不相同的频率可变范围，且根据各个相位控制信号控制振荡频率；选择机构，其根据所述相位差信号或所述相位控制信号，选择所述多个振荡器的输出中的1个；和分频机构，其通过将由所述选择机构选择的振荡器的输出分频，生成所述内部信号；还具有在所述振荡器的选择状态发生变化时使所述分频器的输出相位与所述基准信号的相位接近的机构。
再有，所述多个振荡器的频率可变范围相互重叠。
再有，所述多个振荡器的动作阈值电压值相互不同。
再有，所述选择机构根据所述相位差信号或所述相位控制信号的履历，切换所述多个振荡器的输出。
再有，所述振荡器为电压控制振荡器，具有将所述相位差信号转换为电压值的机构。
再有，具有下述机构：设定其值在所述相位控制电压的可变电压范围内互不相同的2个阈值电压，在所述电压控制振荡器的选择状态发生变化时，将所述相位控制电压的值暂时设定到所述2个阈值电压所夹持的范围内。
再有，具有下述机构：根据所述电压控制振荡器的选择状态发生变化时的履历，改变暂时设定的所述相位控制电压的值。
再有，当所述相位控制电压在所述2个阈值电压所夹持的范围外而切换所述电压控制振荡器的选择状态时，将暂时设定的所述相位控制电压设定到所述2个阈值电压中的所述相位控制电压侧的阈值电压附近。
再有，所述相位控制电压在所述2个阈值电压所夹持的范围外而切换所述电压控制振荡器的选择状态时，在所述相位控制电压连续2次以上在所述2个阈值电压所夹持的范围外的情况下，将暂时设定的所述相位控制电压设定到所述2个阈值电压中的所述相位控制电压侧的阈值电压附近。
再有，当所述相位控制电压在所述2个阈值电压所夹持的范围外时，根据该相位控制电压是否大于所述2个阈值电压或是否小于所述2个阈值电压，进行控制以将所述相位控制电压相对于所述2个阈值电压的中间电位设定成高或设定成低。
本发明的另一PLL电路具有：相位比较机构，其对基准信号和内部信号的相位进行比较，并输出与其相位差对应的相位差信号；多个谐振电路，其具有互不相同的谐振频率；振荡器，其根据所述谐振电路和相位控制信号控制振荡频率；选择机构，其根据所述相位差信号或所述相位控制信号，选择所述多个谐振电路中的1个；和分频机构，其通过对所述振荡器的输出分频，生成所述内部信号；还具有在所述谐振电路的选择状态发生变化时使所述分频器的输出相位与所述基准信号的相位接近的机构。
再有，所述选择机构根据所述相位差信号或所述相位控制信号的履历，切换所述多个谐振电路。
再有，所述振荡器为电压控制振荡器，具有将所述相位差信号转换为电压值的机构。
再有，具有下述机构：设定其值在所述相位控制电压的可变电压范围内互不相同的2个阈值电压，在所述谐振电路的选择状态发生变化时，将所述相位控制电压的值暂时设定到所述2个阈值电压所夹持的范围内。
再有，具有下述机构：根据所述谐振电路的选择状态发生变化时的履历，改变暂时设定的所述相位控制电压的值。
再有，当所述相位控制电压在所述2个阈值电压所夹持的范围外而切换所述谐振电路的选择状态时，将暂时设定的所述相位控制电压设定到所述2个阈值电压中的所述相位控制电压侧的阈值电压附近。
再有，当所述相位控制电压在所述2个阈值电压所夹持的范围外而切换所述谐振电路的选择状态时，在所述相位控制电压连续2次以上在所述2个阈值电压所夹持的范围外的情况下，将暂时设定的所述相位控制电压设定到所述2个阈值电压中的所述相位控制电压侧的阈值电压附近。
再有，当所述相位控制电压在所述2个阈值电压所夹持的范围外时，根据该相位控制电压是否大于所述2个阈值电压或是否小于所述2个阈值电压，进行控制以将所述相位控制电压相对于所述2个阈值电压的中间电位设定成高或设定成低。
本发明的又一PLL电路具有：相位比较机构，其对基准信号和内部信号的相位进行比较，并输出与其相位差对应的相位差信号；振荡器，其通过根据各个相位控制信号控制了延迟时间的多个延迟电路连接构成；选择机构，其根据所述相位差信号或所述相位控制信号，选择所述延迟电路的连接数量；和分频机构，其通过对由所述选择机构选择的振荡器的输出分频，生成所述内部信号；还具有在所述振荡器的选择状态发生变化时使所述分频器的输出相位与所述基准信号的相位接近的机构。
再有，所述选择机构根据所述相位差信号或所述相位控制信号的履历，切换所述延迟电路的连接数量。
再有，所述振荡器为电压控制振荡器，具有将所述相位差信号转换为电压值的机构。
再有，具有下述机构：设定其值在所述相位控制电压的可变电压范围内互不相同的2个阈值电压，在所述延迟电路的连接数量的选择状态发生变化时，将所述相位控制电压的值暂时设定到所述2个阈值电压所夹持的范围内。
再有，具有下述机构：根据所述延迟电路的连接数量的选择状态发生变化时的履历，改变暂时设定的所述相位控制电压的值。
再有，当所述相位控制电压在所述2个阈值电压所夹持的范围外而切换所述延迟电路的连接数量的选择状态时，将暂时设定的所述相位控制电压设定到所述2个阈值电压中的所述相位控制电压侧的阈值电压附近。
再有，当所述相位控制电压在所述2个阈值电压所夹持的范围外而切换所述延迟电路的的连接数量的选择状态时，在所述相位控制电压连续2次以上在所述2个阈值电压所夹持的范围外的情况下，将暂时设定的所述相位控制电压设定到所述2个阈值电压中的所述相位控制电压侧的阈值电压附近。
再有，当所述相位控制电压在所述2个阈值电压所夹持的范围外时，根据该相位控制电压是否大于所述2个阈值电压或是否小于所述2个阈值电压，进行控制以将所述相位控制电压相对于所述2个阈值电压的中间电位设定成高或设定成低。
再有，使所述分频机构的输出相位与所述基准信号的相位同步。
在如上所述构成的本发明中，由于具有：相位比较机构，其对基准信号和内部信号的相位进行比较，并输出与其相位差对应的相位差信号；多个振荡器，其具有互不相同的频率可变范围，且根据各个相位控制信号控制振荡频率；选择机构，其根据相位差信号或相位控制信号，选择多个振荡器的输出中的1个；和分频机构，其通过将由选择机构选择的振荡器的输出分频，生成内部信号；并且由于在振荡器的选择状态发生变化时使分频器的输出相位与基准信号的相位接近，因此，在采用了多个具有不同的控制电压-振荡频率特性的电压控制振荡器的PLL电路中，根据所期望的振荡频率在短时间内选择所需的电压控制振荡器。
因此，在本发明中，在采用多个具有不同的控制电压-振荡频率特性的电压控制振荡器实现宽频带的PLL电路时，因可在极短的时间内根据所希望的振荡频率自动地选择所需的电压控制振荡器，故可在切换使用多个无线方式的系统中，避免频率设定时间很长的现象，从而很适于这种系统。
附图说明
图1为表示适用了本发明的PLL电路的第1实施方式的4倍增电路的构成例的框图。
图2为表示图1所示的电压控制振荡器组的控制信号相对电压的振荡频率特性的特性图。
图3为表示适用了本发明的PLL电路的第2实施方式的4倍增电路的构成例的框图。
图4为表示图3所示的电压控制振荡器组的控制信号相对电压的振荡频率特性的特性图。
图5为表示图3所示的电压控制振荡器组的控制信号相对电压的振荡频率特性的特性图。
图6为表示适用了本发明的PLL电路的第3实施方式的4倍增电路的构成例的框图。
图7为表示适用了本发明的PLL电路的第4实施方式的4倍增电路的构成例的框图。
图8为表示适用了本发明的PLL电路的第5实施方式的4倍增电路的构成例的框图。
图9为表示适用了本发明的PLL电路的第6实施方式的4倍增电路的构成例的框图。
图10为表示根据外部信号选择多个电压控制振荡器而生成时钟信号的4倍增电路的一个构成例的图。
图11为表示图10所示的选择电路的构成的框图。
图12为表示图10所示的电压控制振荡器组的控制信号相对电压的振荡频率特性的特性图。
具体实施方式
(第1实施方式)
图1为表示适用了本发明的PLL电路的第1实施方式的4倍增电路的构成例的框图。另外，在图1中，对于与图10所示的构成部分相同的部分标以相同标号，省略详细说明。
在图1所示的本方式中，还设有2输入AND电路7，其第1输入为基准信号，且第2输入为来自选择电路6的信号，其输出输入到分频器5的复位端子，并根据该信号，使分频器输出和基准信号的相位同步。
此外，在选择电路6的内部设有具有阈值电压Vref1的电压比较器418和具有阈值电压Vref2(＞Vref1)的电压比较器419。在一个电压比较器418中，所输入的控制信号S4的电压低于阈值电压Vref1时，输出信号S15在一定时间内设定为低电位(L)，且所输入的控制信号S4的电压高于阈值电压Vref1时，输出信号S15在一定时间内设定为低电位(H)。并且，在另一个电压比较器419中，所输入的控制信号S4的电压低于阈值电压Vref2时，输出信号S16在一定时间内设定为高电位(H)，且所输入的控制信号S4的电压高于阈值电压Vref2时，输出信号S16在一定时间内设定为低电位(L)。
电压比较器418、419的输出S15和S16输入到加减计数器426，并根据该输出切换选择开关436。通过具有这种动作特性的选择电路6，可根据控制信号S4的电压值，从具有不同的控制电压-振荡频率特性的4个电压控制振荡器中自动选择与基准信号CK1的频率4倍频率对应的1个电压控制振荡器。
进而，当通过选择电路6改变选择状态时，信号S14暂时变为高电位(H)，强制地使环路滤波器3的输出信号S4的电位设定为高于图2所示的阈值电压Vref1且低于阈值电压Vref2的值，因此电压比较器418、419的输出暂时恢复为高电位(H)。还通过输入了信号S14和基准信号的2输入AND电路7，分频器5在电压控制振荡器的选择状态的变化时刻的一定时间内复位，由此，基准信号和分频器5的输出相位同步。由此，因电压控制振荡器的选择状态的变化造成的频率的较大变化可通过相位比较器1中在短时间内检测出，从而可防止具有不同的控制电压-振荡频率特性的电压控制振荡器组4的选择状态出现误动作。
如上所述，在包括具有不同的控制电压-振荡频率特性的电压控制振荡器组的半导体集成电路中，以往仅对用于防止电压控制振荡器的切换时的误动作的环路滤波器3的输出信号S4进行强制控制，但在本方式中，通过使分频器5的输出相位也强制地与基准信号同步，可在极短的时间内选择适当的电压控制振荡器。
图2为表示图1所示的电压控制振荡器组4的控制信号S4相对电压的振荡频率特性的特性图。另外，A～D为各个4个振荡器的控制电压-振荡频率特性，频率f1～f8具有如下的关系：f1＜f2＜f3＜f4＜f5＜f6＜f7＜f8。
首先，对于所期望的振荡频率即输入到基准信号CK1的频率4倍的频率fosc为f1＜fosc＜f2的情况进行说明。
当仅以图2所示的特性D锁定时，即当控制信号S4的电压不从阈值电压Vref1和阈值电压Vref2之间的范围偏离时，电压比较器418、419的输出信号S15、S16不变成低电位(L)，因此，计数器426不进行计数动作，选择电路6的状态不会从初始状态发生变化。
此外，当图2所示的特性D转移至特性C，再转移至特性B，并最终被锁定时，进行如下的动作。
在特性D中控制电压S4超过阈值电压Vref2时，电压比较器419的输出信号S16在一定时间内变为低电位(L)，由此，计数器426进行加1动作。根据该计数器426的输出，电压控制振荡器的选择状态从特性D转移至特性C，同时信号S14暂时变为高电位(H)，控制信号S4暂时恢复到阈值电压Vrefl和阈值电压Vref2之间的范围，因此防止输出信号S16在电压控制振荡器切换后变为低电位(L)。
进而，通过输入了信号S14和基准信号的2输入AND电路7，分频器5在电压控制振荡器的选择状态的变化时刻的一定时间内复位，因此，基准信号和分频器5的输出相位同步，由此，因电压控制振荡器的选择状态的变化造成的频率的较大变化可通过相位比较器1中在短时间内检测出，从而可防止具有不同的控制电压-振荡频率特性的电压控制振荡器组4的选择状态出现误动作。
即使这样进行依据特性C的PLL控制，也因内部信号的频率依然低于基准信号4倍的频率，而控制电压S4再次超过阈值电压Vref2，选择电路6反复进行上述的动作，转移至特性B。在该时刻，电压控制振荡器为输出与基准信号大致相同的频率的状态，但因分频器5的相位也变为与其对应的值，故此后2个频率变得相等，并最终以特性B锁定。
相反，例如，通过锁定在目前特性B的状态下切换应使所期望的振荡频率fosc成为f1＜fosc＜f2的基准信号CK1的频率，则例如切换为特性B→特性C→特性D，并最终锁定到特性D。
(第2实施方式)
图3为表示适用了本发明的PLL电路的第2实施方式的4倍增电路的构成例的框图。另外，在图3中，对于与图1所示的构成部分相同的部分标以相同标号，省略详细说明。
在图3所示的本方式中，在第1实施方式示出的部分附加了下述电路：由履历计数器427、428存储电压比较器418、419的输出，并根据该履历信息，改变强制设定环路滤波器3的输出电位的电压值。
在本实施方式中，在根据选择电路6改变了选择状态时，当连续向加减计数器426输入了加或减的信号时，环路滤波器3的输出值在加算信号连续时设定到低于阈值电压Vref2的附近，且在减算信号连续时则强制设定到高于阈值电压Vref1的附近。
履历计数器427、428有例如各个2位的移位寄存器构成，其输出输入到各个2输入AND电路429、430和2输入EXOR电路431、432。
当加算信号连续2次以上输入时，加算履历计数器427的2位的输出为输出相同的值，因此AND电路429的输出变为高电位(H)，由此，环路滤波器3的输出S4被强制设定到低于阈值电压Vref2的附近。
另一方面，当减算信号连续2次以上输入时，减算履历计数器428的2位的输出为输出相同的值，因此AND电路430的输出变为高电位(H)，由此，环路滤波器3的输出S4被强制设定到高于阈值电压Vref1的附近。
此外，当加算信号和减算信号均没有连续2次以上输入时，2个EXOR电路431、432的输出变为高电位(H)，结果OR电路433的输出为高电位(H)，而环路滤波器3的输出被设定到阈值电压Vref1和Vref2的中间。
由此，即使为覆盖宽频率范围而设计多个可选择的振荡器，也可缩短从频率最低的特性至频率最高的特性的转移时间。
还通过输入了信号S14和基准信号的2输入AND电路7，分频器5在电压控制振荡器的选择状态的变化时刻的一定期间内复位，由此，基准信号和分频器5的输出相位同步。由此，因电压控制振荡器的选择状态的变化造成的频率的较大变化可通过相位比较器1中在短时间内检测出，从而可防止具有不同的控制电压-振荡频率特性的电压控制振荡器组4的选择状态出现误动作。
如上所述，在包括4个具有不同的控制电压-振荡频率特性的电压控制振荡器组的半导体集成电路中，以往为防止电压控制振荡器的切换时的误动作而仅将环路滤波器3的输出信号S4强制控制为1个值，但在本方式中，附加了根据电压控制振荡器的切换履历信息而改变强制设定环路滤波器3的输出电位的电压值的电路，且通过使分频器5的输出相位也强制地与基准信号同步，可在极短时间内选择适当的电压控制振荡器。
图4为表示图3所示的电压控制振荡器组4的控制信号S4相对电压的振荡频率特性的特性图。另外，A～D为各个4个振荡器的控制电压-振荡频率特性，频率f1～f8具有如下的关系：f1＜f2＜f3＜f4＜f5＜f6＜f7＜f8。
首先，对于所期望的振荡频率即输入到基准信号CK1的频率4倍频率fosc为f1＜fosc＜f2的情况进行说明。
当仅以图4所示的特性D锁定时，即当控制信号S4的电压不从阈值电压Vref1和阈值电压Vref2之间的范围偏离时，电压比较器418、419的输出信号S15、S16不变成低电位(L)，因此，计数器426不进行计数动作，选择电路6的状态不会从初始状态发生变化。
此外，当图4所示的特性D转移至特性C，再转移至特性B，并最终被锁定到特性A时，进行如下的动作。
在特性D中控制电压S4超过阈值电压Vref2时，电压比较器419的输出信号S16在一定时间内变为低电位(L)，由此，计数器426进行加1计数动作。根据该计数器的输出，电压控制振荡器的选择状态从特性D转移至特性C，同时信号S14暂时变为高电位(H)，控制信号S4暂时恢复到阈值电压Vrefl和阈值电压Vref2之间的范围，因此防止输出信号S16在电压控制振荡器的切换后变为低电位(L)。
进而，通过输入了信号S14和基准信号的2输入AND电路7，分频器5在电压控制振荡器的选择状态的变化时刻的一定期间内复位，因此，基准信号和分频器5的输出相位同步，由此，因电压控制振荡器的选择状态的变化造成的频率的较大变化可通过相位比较器1中在短时间内检测出，从而可防止具有不同的控制电压-振荡频率特性的电压控制振荡器组4的选择状态出现误动作。
即使这样根据特性C进行PLL控制，也因内部信号的频率依然低于基准信号的4倍频率，而控制电压S4再次超过阈值电压Vref2。此时，加算履历计数器427的2位输出同时变为高电位(H)，因此AND电路429的输出变为高电位(H)，由此，环路滤波器3的输出S4被强制设定到低于阈值Vref2的附近，且同时，分频器5也反复进行上述动作，转移至特性B。
即使这样根据特性B进行PLL控制，也因内部信号的频率依然低于基准信号的4倍频率，而控制电压S4再次超过阈值电压Vref2，选择电路6反复进行上述的动作，转移至特性A。
在该时刻，电压控制振荡器为输出与基准信号大致相同的频率的状态，但因分频器5的相位也变为与其对应的值，故此后2个频率变得相等，并最终以特性A锁定。
相反，例如，通过锁定在目前特性A的状态对于应使所期望的振荡频率fosc成为f1＜fosc＜f2的基准信号CK1的频率进行切换，则如图5所示，例如切换为特性A→特性B→特性C→特性D，并最终锁定到特性D。
图5为表示图3所示的电压控制振荡器组4的控制信号S4相对电压的振荡频率特性的特性图。
如上所述的本方式中，虽然是将环路滤波器3的输出值S4设定到阈值电压Vref1或阈值电压Vref2的附近，但这对于需要大幅改变频率的情况很有效。在同一频带内的使用时等，通常在电压控制振荡器的2个量以内的频率范围进行微调整为宜，但向不同的频带跃迁时等，需要大幅改变频率。
(第3实施方式)
图6为表示适用了本发明的PLL电路的第3实施方式的4倍增电路的构成例的框图。另外，在图6中，对于与图1所示的构成部分相同的部分标以相同标号，省略详细说明。
在图6所示的本方式中，在第1实施方式示出的部分上取代具有不同频率可变范围的电压控制振荡器而设有由具有不同谐振频率的多个谐振电路构成的谐振电路组434，并通过切换多个谐振电路，获得与第1实施方式所示的效果相同的效果。另外，谐振电路通常由电感器和电容器构成。
(第4实施方式)
图7为表示适用了本发明的PLL电路的第4实施方式的4倍增电路的构成例的框图。另外，对于与图1所示的构成部分相同的部分标以相同标号，省略详细说明。
在图7所示的本方式中，在第2实施方式示出的部分上取代具有不同频率可变范围的电压控制振荡器而设有由具有不同谐振频率的多个谐振电路构成的谐振电路组434，并通过切换多个谐振电路，获得与第2实施方式所示的效果相同的效果。另外，谐振电路通常由电感器和电容器构成。
(第5实施方式)
图8为表示适用了本发明的PLL电路的第5实施方式的4倍增电路的构成例的框图。另外，对于与图1所示的构成部分相同的部分标以相同标号，省略详细说明。
在图8所示的本方式中，在第1实施方式示出的部分上取代具有不同频率可变范围的电压控制振荡器而采用延迟时间可变的连续连接多个反相器的环形振荡器435。在本方式中，通过切换环形振荡器435的连接数量，可以在宽范围内改变频率。
(第6实施方式)
图9为表示适用了本发明的PLL电路的第6实施方式的4倍增电路的构成例的框图。另外，对于与图1所示的构成部分相同的部分标以相同标号，省略详细说明。
在图9所示的本方式中，在第2实施方式示出的部分上取代具有不同频率可变范围的电压控制振荡器而采用延迟时间可变的连续连接多个反相器的环形振荡器435。在本方式中，通过切换环形振荡器435的连接数量，可以在宽范围内改变频率。
另外，在上述的6个实施方式中，虽然是对包括具有不同的控制电压-振荡频率特性的4个电压控制振荡器的情况进行了说明，但对于包括2个以上任意个数的电压控制振荡器的情况，可以同样构成4倍增电路。
此外，在上述实施方式中，如图4所示，虽然使用了控制信号S4的电压电位变高则振荡频率变高的特性的电压控制振荡器，但也可使用相反动作特性即控制信号S4的电压电位变高则振荡频率变低的特性的电压控制振荡器。在这种情况下，若直接使用阈值电压Vref1、Vref2，则信号S4的电压小于阈值电压Vref1便切换成PLL锁定的特性的频率要比目前的特性高的特性，而为阈值电压Vref2以上便切换至频率低的特性。
此外，在各构成电压控制振荡器组4的4个电压控制振荡器中，虽然是对阈值电压Vref1、Vref2均相同的情况进行了说明，但也可考虑使4个电压控制振荡器中的每个的阈值电压Vref1、Vref2不同。
本发明适于使用具有不同的控制电压-振荡频率特性的多个电压控制振荡器而实现多频段无线功能即以多个频带的收发信号功能的移动通信系统，并涉及可根据所期望的振荡频率在短时间内选择所需的电压控制振荡器的PLL电路。

Claims (27)

1.一种PLL电路，其特征在于，具有：
相位比较机构，其对基准信号和内部信号的相位进行比较，并输出与其相位差对应的相位差信号；
多个振荡器，其具有互不相同的频率可变范围，且根据各个相位控制信号控制振荡频率；
选择机构，其根据所述相位差信号或所述相位控制信号，选择所述多个振荡器的输出中的1个；和
分频机构，其通过将由所述选择机构选择的振荡器的输出分频，生成所述内部信号；
还具有在所述振荡器的选择状态发生变化时使所述分频器的输出相位与所述基准信号的相位接近的机构。
2.如权利要求1所述的PLL电路，其中，所述多个振荡器的频率可变范围相互重叠。
3.如权利要求1所述的PLL电路，其中，所述多个振荡器的动作阈值电压值相互不同。
4.如权利要求1至3中任一项所述的PLL电路，其中，所述选择机构根据所述相位差信号或所述相位控制信号的履历，切换所述多个振荡器的输出。
5.如权利要求1至4中任一项所述的PLL电路，其中，
所述振荡器为电压控制振荡器，
具有将所述相位差信号转换为电压值的机构。
6.如权利要求5所述的PLL电路，其中，具有下述机构：设定其值在所述相位控制电压的可变电压范围内互不相同的2个阈值电压，在所述电压控制振荡器的选择状态发生变化时，将所述相位控制电压的值暂时设定到所述2个阈值电压所夹持的范围内。
7.如权利要求6所述的PLL电路，其中，具有下述机构：根据所述电压控制振荡器的选择状态发生变化时的履历，改变暂时设定的所述相位控制电压的值。
8.如权利要求6所述的PLL电路，其中，当所述相位控制电压在所述2个阈值电压所夹持的范围外而切换所述电压控制振荡器的选择状态时，将暂时设定的所述相位控制电压设定到所述2个阈值电压中的所述相位控制电压侧的阈值电压附近。
9.如权利要求6所述的PLL电路，其中，所述相位控制电压在所述2个阈值电压所夹持的范围外而切换所述电压控制振荡器的选择状态时，在所述相位控制电压连续2次以上在所述2个阈值电压所夹持的范围外的情况下，将暂时设定的所述相位控制电压设定到所述2个阈值电压中的所述相位控制电压侧的阈值电压附近。
10.如权利要求6所述的PLL电路，其中，当所述相位控制电压在所述2个阈值电压所夹持的范围外时，根据该相位控制电压是否大于所述2个阈值电压或是否小于所述2个阈值电压，进行控制以将所述相位控制电压相对于所述2个阈值电压的中间电位设定成高或设定成低。
11.一种PLL电路，其特征在于，具有：
相位比较机构，其对基准信号和内部信号的相位进行比较，并输出与其相位差对应的相位差信号；
多个谐振电路，其具有互不相同的谐振频率；
振荡器，其根据所述谐振电路和相位控制信号控制振荡频率；
选择机构，其根据所述相位差信号或所述相位控制信号，选择所述多个谐振电路中的1个；和
分频机构，其通过对所述振荡器的输出分频，生成所述内部信号；
还具有在所述谐振电路的选择状态发生变化时使所述分频器的输出相位与所述基准信号的相位接近的机构。
12.如权利要求11所述的PLL电路，其中，所述选择机构根据所述相位差信号或所述相位控制信号的履历，切换所述多个谐振电路。
13.如权利要求11或12所述的PLL电路，其中，
所述振荡器为电压控制振荡器，
具有将所述相位差信号转换为电压值的机构。
14.如权利要求13所述的PLL电路，其中，具有下述机构：设定其值在所述相位控制电压的可变电压范围内互不相同的2个阈值电压，在所述谐振电路的选择状态发生变化时，将所述相位控制电压的值暂时设定到所述2个阈值电压所夹持的范围内。
15.如权利要求14所述的PLL电路，其中，具有下述机构：根据所述谐振电路的选择状态发生变化时的履历，改变暂时设定的所述相位控制电压的值。
16.如权利要求14所述的PLL电路，其中，当所述相位控制电压在所述2个阈值电压所夹持的范围外而切换所述谐振电路的选择状态时，将暂时设定的所述相位控制电压设定到所述2个阈值电压中的所述相位控制电压侧的阈值电压附近。
17.如权利要求14所述的PLL电路，其中，当所述相位控制电压在所述2个阈值电压所夹持的范围外而切换所述谐振电路的选择状态时，在所述相位控制电压连续2次以上在所述2个阈值电压所夹持的范围外的情况下，将暂时设定的所述相位控制电压设定到所述2个阈值电压中的所述相位控制电压侧的阈值电压附近。
18.如权利要求14所述的PLL电路，其中，当所述相位控制电压在所述2个阈值电压所夹持的范围外时，根据该相位控制电压是否大于所述2个阈值电压或是否小于所述2个阈值电压，进行控制以将所述相位控制电压相对于所述2个阈值电压的中间电位设定成高或设定成低。
19.一种PLL电路，其特征在于，具有：
相位比较机构，其对基准信号和内部信号的相位进行比较，并输出与其相位差对应的相位差信号；
振荡器，其通过根据各个相位控制信号控制了延迟时间的多个延迟电路连接构成；
选择机构，其根据所述相位差信号或所述相位控制信号，选择所述延迟电路的连接数量；和
分频机构，其通过对由所述选择机构选择的振荡器的输出分频，生成所述内部信号；
还具有在所述振荡器的选择状态发生变化时使所述分频器的输出相位与所述基准信号的相位接近的机构。
20.如权利要求19所述的PLL电路，其中，所述选择机构根据所述相位差信号或所述相位控制信号的履历，切换所述延迟电路的连接数量。
21.如权利要求19或20所述的PLL电路，其中，
所述振荡器为电压控制振荡器，
具有将所述相位差信号转换为电压值的机构。
22.如权利要求21所述的PLL电路，其中，具有下述机构：设定其值在所述相位控制电压的可变电压范围内互不相同的2个阈值电压，在所述延迟电路的连接数量的选择状态发生变化时，将所述相位控制电压的值暂时设定到所述2个阈值电压所夹持的范围内。
23.如权利要求22所述的PLL电路，其中，具有下述机构：根据所述延迟电路的连接数量的选择状态发生变化时的履历，改变暂时设定的所述相位控制电压的值。
24.如权利要求22所述的PLL电路，其中，当所述相位控制电压在所述2个阈值电压所夹持的范围外而切换所述延迟电路的连接数量的选择状态时，将暂时设定的所述相位控制电压设定到所述2个阈值电压中的所述相位控制电压侧的阈值电压附近。
25.如权利要求22所述的PLL电路，其中，当所述相位控制电压在所述2个阈值电压所夹持的范围外而切换所述延迟电路的的连接数量的选择状态时，在所述相位控制电压连续2次以上在所述2个阈值电压所夹持的范围外的情况下，将暂时设定的所述相位控制电压设定到所述2个阈值电压中的所述相位控制电压侧的阈值电压附近。
26.如权利要求22所述的PLL电路，其中，当所述相位控制电压在所述2个阈值电压所夹持的范围外时，根据该相位控制电压是否大于所述2个阈值电压或是否小于所述2个阈值电压，进行控制以将所述相位控制电压相对于所述2个阈值电压的中间电位设定成高或设定成低。
27.如权利要求1至26中任一项所述的PLL电路，其中，使所述分频机构的输出相位与所述基准信号的相位同步。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102279403A (zh) * 2011-04-25 2011-12-14 上海迦美信芯通讯技术有限公司 双通道导航射频接收机
CN102281066A (zh) * 2011-04-15 2011-12-14 上海迦美信芯通讯技术有限公司 用于双通道多模射频接收机的频率综合器
CN102445699A (zh) * 2011-10-18 2012-05-09 上海迦美信芯通讯技术有限公司 共享射频前端的双通道导航射频接收机系统架构
CN102522985A (zh) * 2011-12-31 2012-06-27 杭州士兰微电子股份有限公司 锁相环及其压控振荡器
CN102857221A (zh) * 2011-06-30 2013-01-02 中兴通讯股份有限公司 锁相环、宽带发射机及宽带发射机的载波泄露校准方法
CN104702271A (zh) * 2013-12-10 2015-06-10 展讯通信（上海）有限公司 锁相环电路及压控振荡器的特性曲线的校准方法
CN106170920A (zh) * 2014-04-11 2016-11-30 高通股份有限公司 利用单个锁相回路锁定多个压控振荡器

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004173177A (ja) * 2002-11-22 2004-06-17 Nec Corp Ｐｌｌ回路
CA2580945A1 (en) * 2004-09-22 2006-04-06 Gct Semiconductor, Inc. Apparatus and method of oscillating wideband frequency
JP2006173936A (ja) * 2004-12-15 2006-06-29 Nec Corp 電圧制御発振器及びそれを用いたｐｌｌ回路並びに周波数変調器
US20070016835A1 (en) * 2005-07-12 2007-01-18 Integrated Device Technology, Inc. Method and apparatus for parameter adjustment, testing, and configuration
US7746179B1 (en) * 2006-09-13 2010-06-29 Rf Micro Devices, Inc. Method and apparatus for selecting a frequency generating element
US7692497B2 (en) * 2007-02-12 2010-04-06 Analogix Semiconductor, Inc. PLLS covering wide operating frequency ranges
KR100910531B1 (ko) * 2007-09-11 2009-07-31 삼성전기주식회사 다중 대역 전압 제어 발진기를 갖는 주파수 합성기
JP2009105651A (ja) * 2007-10-23 2009-05-14 Panasonic Corp Ｐｌｌ回路及び無線通信システム
TWI484758B (zh) * 2009-10-02 2015-05-11 Mstar Semiconductor Inc 壓控振盪器之控制電路、壓控振盪器之控制方法、快速相位收斂之鎖相迴路及快速相位收斂之鎖相方法
US8553469B2 (en) 2011-04-06 2013-10-08 Dell Products L.P. Memory buffer for buffer-on-board applications
US9083356B1 (en) * 2013-03-14 2015-07-14 Gsi Technology, Inc. Systems and methods of phase-locked loop involving closed-loop, continuous frequency range, auto calibration and/or other features
US9608605B2 (en) * 2015-08-06 2017-03-28 Futurewei Technologies, Inc. Apparatus and scheme for IO-pin-less calibration or trimming of on-chip regulators
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10725777B2 (en) 2016-12-06 2020-07-28 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2540893B1 (fr) 1983-02-16 1985-11-08 Rhone Poulenc Fibres Procede simplifie de filage de polyamide a grande vitesse
JPH01123508A (ja) 1987-11-06 1989-05-16 Mitsubishi Electric Corp 発振器
JP3103611B2 (ja) 1991-05-23 2000-10-30 八木アンテナ株式会社 平面アンテナ
JPH05300479A (ja) 1992-04-20 1993-11-12 Sony Corp レートコンバータ
JPH05300470A (ja) * 1992-04-21 1993-11-12 Fujitsu General Ltd クロック信号生成回路
JP3014566B2 (ja) * 1992-06-22 2000-02-28 松下電器産業株式会社 Ｐｌｌ回路
JPH06303134A (ja) 1993-04-15 1994-10-28 Hitachi Ltd Ｐｌｌ回路
JP3257612B2 (ja) 1994-06-10 2002-02-18 株式会社富士通ゼネラル Ｐｌｌ回路
JP3317794B2 (ja) 1994-10-06 2002-08-26 旭化成マイクロシステム株式会社 Ｐｌｌ回路およびその周波数引込方法
JPH09214335A (ja) 1996-02-01 1997-08-15 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路
JPH09246962A (ja) 1996-03-08 1997-09-19 Nec Corp 位相同期ループ電圧制御発振器
JP2001060870A (ja) 1999-08-24 2001-03-06 Matsushita Electric Ind Co Ltd 周波数シンセサイザ装置、周波数生成方法、および移動無線機
JP2001094417A (ja) 1999-09-24 2001-04-06 Toshiba Microelectronics Corp デジタル方式ｐｌｌ回路
JP4623787B2 (ja) 1999-11-15 2011-02-02 三洋電機株式会社 Ｐｌｌシンセサイザ回路
JP2001237640A (ja) * 2000-02-21 2001-08-31 Murata Mfg Co Ltd 電圧制御発振器および通信装置
JP3818624B2 (ja) * 2000-02-23 2006-09-06 株式会社ルネサステクノロジ 無線通信システム
JP2002261607A (ja) 2001-02-28 2002-09-13 Sanyo Electric Co Ltd Ｖｃｏ自動切換回路
JP2004173177A (ja) * 2002-11-22 2004-06-17 Nec Corp Ｐｌｌ回路

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102281066A (zh) * 2011-04-15 2011-12-14 上海迦美信芯通讯技术有限公司 用于双通道多模射频接收机的频率综合器
CN102279403A (zh) * 2011-04-25 2011-12-14 上海迦美信芯通讯技术有限公司 双通道导航射频接收机
CN102857221A (zh) * 2011-06-30 2013-01-02 中兴通讯股份有限公司 锁相环、宽带发射机及宽带发射机的载波泄露校准方法
CN102857221B (zh) * 2011-06-30 2017-07-21 中兴通讯股份有限公司 锁相环、宽带发射机及宽带发射机的载波泄露校准方法
CN102445699A (zh) * 2011-10-18 2012-05-09 上海迦美信芯通讯技术有限公司 共享射频前端的双通道导航射频接收机系统架构
CN102522985A (zh) * 2011-12-31 2012-06-27 杭州士兰微电子股份有限公司 锁相环及其压控振荡器
CN102522985B (zh) * 2011-12-31 2014-02-19 杭州士兰微电子股份有限公司 锁相环及其压控振荡器
CN104702271A (zh) * 2013-12-10 2015-06-10 展讯通信（上海）有限公司 锁相环电路及压控振荡器的特性曲线的校准方法
CN104702271B (zh) * 2013-12-10 2018-06-05 展讯通信（上海）有限公司 锁相环电路及压控振荡器的特性曲线的校准方法
CN106170920A (zh) * 2014-04-11 2016-11-30 高通股份有限公司 利用单个锁相回路锁定多个压控振荡器

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