JP3014566B2 - Pll回路 - Google Patents
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Description
ックド・ループ)回路に関するものであり、例えばマイ
クロプロセッサに内蔵されたクロック回路に有効利用で
きる技術に関するものである。
サのクロック回路に用いられるようになった。具体的に
は、マイクロプロセッサにおける回路ブロック間の位相
同期の実現や逓倍周波数クロックの生成に利用される。
すものである。図10のPLL回路は、位相比較器3
0、フィルタ31、電圧制御発振器(VCO)32及び
分周器33を備えている。位相比較器30は、外部から
入力された基準信号φ1と内部信号φ2との位相を比較
し、その位相差に応じたアナログ位相差信号Vpcを出力
する。フィルタ31は、アナログ位相差信号Vpcを積分
することにより位相制御信号Vcnt を生成する。VCO
32は、位相制御信号Vcnt に従って基本クロックφ0
を生成する。この際、位相制御信号Vcnt の電圧(制御
電圧)に従ってVCO32の発振周波数が制御される結
果、基本クロックφ0の周波数が変更される。分周器3
3は、基本クロックφ0を分周することによりデューテ
ィ比50%の内部信号φ2を生成する。この内部信号φ
2は、位相比較器30に一方の入力として帰還される。
分周器33の分周比を例えば1/4とし、その中間タッ
プから基本クロックφ0の1/2分周出力を取り出せ
ば、基準信号φ1の2倍の周波数を持ったデューティ比
50%の逓倍周波数クロックが得られる。
回路は、例えばI.A.Young et al.,"A PLL Clock Genera
tor with 5 to 110MHz Lock Range for Microprocessor
s",ISSCC Digest of Technical Papers,pp.50-51,Feb.1
992 に示されている。
周波数可変範囲を拡大できれば、広い周波数域にわたっ
て同期動作が可能となるだけでなく、例えば実動作時は
高周波数側で、動作テスト時は低周波数側でと使い分け
ることができる。低周波数のテスト機器は高周波数のテ
スト機器に比べて安価に入手できるので、テストの低コ
スト化が達成される。ところが、前記従来のPLL回路
(図10)においてその周波数可変範囲を拡大しようと
すると、該拡大された周波数可変範囲を1つのVCO3
2で保証しなければならないため、直線性の良好な入出
力特性を持ったVCOの実現が困難になる。また、PL
L回路の引込み動作の遅延すなわち引込み時間の増大と
いう大きな問題が生じる。
ても高速引込み動作を実現できるPLL回路を提供する
ことにある。
に、請求項1〜6の発明に係るPLL回路では、互いに
異なる中心周波数を持った複数のVCOを設け、使用す
べきVCOの切り替えと各VCOの発振・停止制御とを
PLL回路の内部状態に応じて行なうこととした。つま
り、基準信号と内部信号との位相を比較してその位相差
に応じた位相差信号を出力するための位相比較器と、前
記位相差信号に応じた電圧値を有する位相制御信号を生
成するためのフィルタと、互いに異なる中心周波数を持
ちかつ各々前記位相制御信号の電圧値に従って発振周波
数が制御される複数のVCOと、前記位相差信号又は位
相制御信号に基づき前記複数のVCOの出力のうちの1
つを選択するための選択器と、該選択されたVCOの出
力を分周することにより前記内部信号を生成するための
分周器と、前記選択されたVCOの位相同期状態では該
選択されたVCOを除く他のVCOの発振動作を停止さ
せるように、前記複数のVCOの各々の発振・停止の状
態を前記位相差信号に基づいて切り替えるための制御回
路とを備えた構成を採用したものである。好ましくは、
複数のVCOは、位相制御信号の電圧値変化量に対する
発振周波数の変化量すなわち利得が互いに等しく設定さ
れる。また、該複数のVCOの周波数可変範囲は、互い
に重なり合うように設定される。選択器は、位相差信号
又は位相制御信号の履歴に基づいて複数のVCOの出力
の切り替えを行なう。また、該選択器は、外部から複数
のVCOの出力の切り替えを制御できるように構成され
る。分周器は、分周比が1/n(nは正の整数)であ
る。
は、各々目標周波数への追随動作を実行する。この状態
において、ある周波数で発振している1つのVCOから
目標周波数に近い周波数で発振している他のVCOへの
切り替えにより「周波数ジャンプ」が生じる結果、PL
L回路の高速引込み動作が達成される。しかも、複数の
VCOを備えた該PLL回路の総合的な周波数可変範囲
を拡大しても、個々のVCOが保証すべき周波数可変範
囲を小さく設定することができるので、直線性の良好な
入出力特性を持ったVCOの実現は容易であり、また各
VCOの引込み時間が短縮される。また、使用していな
いVCOの発振動作を位相差信号に基づいて停止させる
ことができる。つまり、少なくとも位相同期時(ロック
時)には使用していないVCOの動作を停止させること
としたので、PLL回路の消費電力が低減される。
設定すれば、PLL回路全体のループ利得は切り替え動
作に関係なく一定となるので、ループのダンピング係
数、帯域幅も一定となり好都合である。複数のVCOの
周波数可変範囲が互いに重なり合うように設定される場
合には、VCOの循環的な選択が回避される結果、PL
L回路の更なる高速引込み動作が達成される。位相差信
号又は位相制御信号の履歴に基づいて選択器が複数のV
COの出力の切り替えを行なうこととすれば、最適VC
Oの選択制御が容易になる。複数のVCOの出力の切り
替えを外部からプリセットできるように選択器を構成す
れば、PLL回路の起動時(初期動作時)における引込
み時間が短縮される。分周器の分周比を1/nに設定す
れば、デューティ比50%の逓倍周波数クロックが容易
に得られる。
いて、図面を参照しながら説明する。
ック図である。図1のPLL回路は、位相比較器1、フ
ィルタ2、3つの電圧制御発振器3、マルチプレクサ
4、カウンタ5、シフトレジスタ6及び分周器7を備え
ている。位相比較器1は、位相比較部とチャージポンプ
とにより構成される。位相比較部は、外部から入力され
た基準信号φ1と内部信号φ2との位相を比較し、その
位相差に応じたデジタル位相差信号UP,DOWNを出
力する。UPはφ2の位相遅れを、DOWNはφ2の位
相進みを各々示すパルス信号である。チャージポンプ
は、デジタル位相差信号UP,DOWNに従って、基準
信号φ1と内部信号φ2との位相差に応じた電圧値を有
するアナログ位相差信号Vpcを出力する。フィルタ2
は、アナログ位相差信号Vpcを積分することにより位相
制御信号Vcnt を生成する。VCO1、VCO2及びV
CO3は、互いに異なる中心周波数を持ちかつ各々フィ
ルタ2からの位相制御信号Vcnt の電圧値に従って発振
周波数が制御されるものである。VCO1の中心周波数
が最も高く、かつVCO3の中心周波数が最も低く設定
されている。マルチプレクサ4は、並列動作しているV
CO1〜VCO3の出力のうちの1つを基本クロックφ
0として選択するための選択器である。カウンタ5は、
位相比較器1からUPのパルスが連続2回出力された場
合又はDOWNのパルスが連続2回出力された場合に、
シフトレジスタ6にシフト信号を与えるものである。シ
フトレジスタ6は、マルチプレクサ4の切り替えを制御
するためのデータを保持したレジスタであって、該デー
タはカウンタ5からのシフト信号に応じて更新される。
分周器7は、基本クロックφ0を分周することによりデ
ューティ比50%の内部信号φ2を生成する。この内部
信号φ2は、位相比較器1に一方の入力として帰還され
る。
セット信号又はシフトレジスタ6からの切り替え制御信
号により制御される。外部プリセット信号は、所望の動
作点から目標周波数への追随動作を開始できるように、
PLL回路の起動前に予めVCO1〜VCO3のうちの
1つをマルチプレクサ4に選択させるための信号であ
る。
性の一例を図2に示す。図2において、横軸は制御電圧
V(位相制御信号Vcnt の電圧値)を、縦軸は発振周波
数fを各々示している。この例では、VCO1〜VCO
3は、制御電圧Vの変化量に対する発振周波数fの変化
量すなわち利得が一定かつ互いに等しく、かつ各VCO
の周波数可変範囲が互いにオーバーラップしないよう
に、各々の発振周波数特性が設定されている。
波数f0への追随動作をも示している。ただし、VCO
2の周波数可変範囲内に目標周波数f0があるものと仮
定している。
る場合には、マルチプレクサ4はVCO3の出力を選択
している。この状態ではVCO3の発振周波数が目標周
波数f0よりかなり低く、基準信号φ1と内部信号φ2
との位相差(周波数の差)が大きくなっている。したが
って、位相比較器1から出力されるアナログ位相差信号
Vpcの電圧値が増大し、これに伴ってフィルタ2から出
力される位相制御信号Vcnt の電圧値も増大する。この
結果、PLL回路の動作点はVCO3の特性直線上を移
動し、発振周波数fが増大する。一方、内部信号φ2の
位相遅れを示すデジタル位相差信号UPのパルスが位相
比較器1から連続して出力され、該パルスをカウンタ5
が計数する。そして、UPのパルスが連続2回出力され
た時点でシフトレジスタ6にシフト信号が与えられ、マ
ルチプレクサ4の選択がVCO3からVCO2に切り替
えられる。これにより、PLL回路の動作点はVCO2
の特性直線上へ遷移し、発振周波数fが目標周波数f0
の近傍へジャンプする。そして、VCO2により、基準
信号φ1に対するPLL回路の位相同期がすばやく達成
される。図3は、動作点P1から開始した以上の追随動
作の過程を信号波形図の形式で示したものである。
る場合には、図4に示すように内部信号φ2の位相進み
を示すデジタル位相差信号DOWNの2パルス目でVC
O1からVCO2への切り替えが行なわれる結果、動作
点P1から開始する場合と同様にPLL回路の位相同期
がすばやく達成される。
COの切り替えにより周波数ジャンプが生じる結果、P
LL回路の高速引込み動作が達成される。しかも、PL
L回路の総合的な周波数可変範囲を拡大しても、VCO
1〜VCO3の各々が保証すべき周波数可変範囲を小さ
くすることができるので、直線性の良好な入出力特性を
持ったVCOの実現は容易であり、また各VCOの引込
み時間が短縮される。このようにしてPLL回路の周波
数可変範囲を支障なく拡大できる結果、実動作時と動作
テスト時との動作周波数の使い分けが可能となり、PL
L回路の動作テストの低コスト化に寄与することができ
る。また、例えばVCO1に故障が生じても、残りの健
全なVCO2及びVCO3でPLL回路の制限された機
能を達成できる。
囲が互いにオーバーラップしない図2の発振周波数特性
を採用する場合には、追随動作時にVCOの循環的な選
択が生じる可能性がある。図5に示すように、VCO3
の周波数可変範囲内に目標周波数f0があり、かつ基準
信号φ1に対して内部信号φ2の位相が遅れた(発振周
波数が低い)状態の動作点P1から追随動作を開始する
ものとする。この際、目標周波数f0に到達するまで
に、VCO3−VCO2−VCO3という選択の循環が
起きる。つまり、発振周波数特性上の動作点の移動経路
が回り道となり、PLL回路の引込み動作に遅延が生じ
る。
VCO3の周波数可変範囲をオーバーラップさせること
によって解消される。目標周波数f0がVCO3の周波
数可変範囲だけでなくVCO2の周波数可変範囲にも含
まれるため、VCO2により目標周波数f0への位相同
期がすばやく達成されるのである。また、VCO1〜V
CO3の周波数可変範囲が互いにオーバーラップした図
6の発振周波数特性を採用する場合には、各VCOの利
得間にばらつきがあっても、PLL回路の所望の総合的
な周波数可変範囲を全てカバーできる効果がある。つま
り、利得のばらつきを見込んでオーバーラップ長を設計
すれば、PLL回路の製品歩留りが向上する。
的な系の不安定状態を生じやすい。ただし、動作周波数
がキャプチャ・レンジ内にあれば引込み可能であるの
で、系は安定する。したがって、追随動作が逸脱しない
範囲において、必ずしもVCO1〜VCO3の利得を互
いに等しくしなくてもよい。本実施例では、VCO1〜
VCO3の利得を互いに等しく設定したことにより、P
LL回路全体のループ利得はVCOの切り替え動作に関
係なく一定であり、したがってループのダンピング係
数、帯域幅も一定となる効果がある。
をデジタル位相差信号UP,DOWNの履歴に基づいて
検知したが、アナログ位相差信号Vpc又は位相制御信号
Vcnt の電圧値の上昇及び下降の履歴に関するモニタ結
果を用いてもよい。VCOの配設数は、使用条件に応じ
て適宜変更可能である。選択器としてのマルチプレクサ
4に代えて、トランスファーゲート、リレー回路などを
採用することも可能である。分周器7の分周比を1/n
(nは正の整数)に設定すれば、デューティ比50%の
所望の逓倍周波数クロックが容易に得られる。
ック図である。第2の実施例は、図1の構成にVCO制
御回路10を付加した構成を採用したものである。VC
O1〜VCO3の発振周波数特性は、図2又は図6に示
すものである。VCO制御回路10は、位相比較器1か
ら出力されるデジタル位相差信号UP,DOWNに基づ
くカウンタ5からのシフト信号及びシフトレジスタ6か
らの切り替え制御信号に応じて、VCO1〜VCO3の
各々の発振・停止の状態を切り替えるための回路であ
る。以下、PLL回路の内部状態別にVCO制御回路1
0の役割を説明する。
レジスタ6を通じてVCOの切り替えを行なおうとす
る。VCO制御回路10は、カウンタ5からのシフト信
号を受けて、VCO1〜VCO3の全てに発振動作をさ
せる。したがって、第1の実施例の場合と同様の使用V
COの切り替えにより、目標周波数への高速追随動作す
なわちPLL回路の高速引込み動作が達成される。
力されないことを受けて位相同期状態であるとの判定を
下すとともに、シフトレジスタ6からの切り替え制御信
号より現在のVCO選択情報を得て、現在選択されてい
るVCOを除く2つのVCOの発振動作を停止させる。
このようにして不使用VCOの動作を停止させることに
より、第1の実施例の場合に比べてPLL回路の消費電
力が低減される。
どに起因してPLL回路が位相同期状態から外れた場
合、VCO制御回路10は、カウンタ5からのシフト信
号の出力の有無に応じて動作を切り替える。すなわち、
VCOの切り替えを必要としない程度の小さい変動であ
る場合には、カウンタ5からシフト信号は出力されず、
上記位相同期状態(2)の動作を継続する。つまり、現
在選択されているVCOのみで再引込みが達成される。
一方、VCOの切り替えが必要となるほど大きい変動が
生じた場合には、カウンタ5からシフト信号が出力され
る結果、上記初期状態(1)と同様の動作に切り替わ
る。これにより、前記の周波数ジャンプを通じた高速再
引込み動作が達成される。
記第1の実施例の効果に加えて、PLL回路の消費電力
が低減される効果がある。
ック図である。図8のPLL回路は、位相比較器1、フ
ィルタ2、1つのVCO20、マルチプレクサ21、カ
ウンタ5、シフトレジスタ6及び分周器7を備えてい
る。VCO20及びマルチプレクサ21を除く回路ブロ
ック1,2,5,6,7の各々のはたらきは、第1の実
施例と同様である。
チェーン状に連結して構成されたものである。3段目、
5段目及び7段目の各インバータの出力VCO1、VC
O2及びVCO3は、マルチプレクサ21を介して選択
的に1段目のインバータに帰還される。つまり、リング
オシレータを構成するインバータチェーンの段数が、マ
ルチプレクサ21により3段階に切り替えられる。VC
O1が選択された場合の発振周波数が最も高く、VCO
3が選択された場合の発振周波数が最も低い。しかも、
7個のインバータは、各々非反転入力端子及び反転出力
端子に加えて遅延制御入力端子を備えており、全てのイ
ンバータの遅延制御入力端子にフィルタ2からの位相制
御信号Vcnt が共通に印加される。これにより、位相制
御信号Vcnt の電圧値変化に応じて各インバータの遅延
時間が変化する結果、VCO20の発振周波数が変更可
能となっている。
リセット信号又はシフトレジスタ6からの切り替え制御
信号により制御される。これにより、VCO20の発振
周波数特性が3段階に切り替えられる。図9は、各々V
CO1〜VCO3で示された互いに利得が異なりかつ周
波数可変範囲が互いにオーバーラップした3種の発振周
波数特性の例を表わしている。
波数f0への追随動作をも示している。図9中の動作点
P1から追随動作を開始する場合には、マルチプレクサ
21はVCO3で示される周波数特性を選択している。
この状態ではVCO20の発振周波数が目標周波数f0
よりかなり低く、基準信号φ1と内部信号φ2との位相
差(周波数の差)が大きくなっている。したがって、位
相比較器1から出力されるアナログ位相差信号Vpcの電
圧値が増大し、これに伴ってフィルタ2から出力される
位相制御信号Vcnt の電圧値も増大する。この結果、P
LL回路の動作点はVCO3で示される特性直線上を移
動し、発振周波数fが増大する。一方、内部信号φ2の
位相遅れを示すデジタル位相差信号UPのパルスが位相
比較器1から連続して出力され、該パルスをカウンタ5
が計数する。そして、UPのパルスが連続2回出力され
た時点でシフトレジスタ6にシフト信号が与えられ、マ
ルチプレクサ21による特性選択がVCO3からVCO
2に切り替えられる。これにより、PLL回路の動作点
はVCO2で示される特性直線上へ遷移し、発振周波数
fが目標周波数f0の近傍へジャンプする。この結果、
基準信号φ1に対するPLL回路の位相同期がすばやく
達成される。
る場合には、内部信号φ2の位相進みを示すデジタル位
相差信号DOWNの2パルス目でVCO1からVCO2
への特性切り替えが行なわれる結果、動作点P1から開
始する場合と同様にPLL回路の位相同期がすばやく達
成される。
オシレータを構成するインバータチェーンの段数切り替
えを通じたVCO20の発振周波数特性の切り替えによ
り周波数ジャンプが生じる結果、PLL回路の周波数可
変範囲を拡大しても、該PLL回路の高速引込み動作が
達成される。しかも、VCO20中の一部インバータの
共用により、第1の実施例の場合に比べて該VCO部分
の小面積化、低消費電力化が図れる。
をデジタル位相差信号UP,DOWNの履歴に基づいて
検知したが、アナログ位相差信号Vpc又は位相制御信号
Vcnt の電圧値の上昇及び下降の履歴に関するモニタ結
果を用いてもよい。VCO20を構成するインバータチ
ェーンの段数や、VCO20の選択可能な発振周波数特
性の数は、使用条件に応じて適宜変更可能である。VC
O20中の各インバータに代えて、前記I.A.Young et a
l.による差動回路で構成された遅延回路を採用すること
もできる。選択器としてのマルチプレクサ21に代え
て、トランスファーゲート、リレー回路などを採用する
ことも可能である。分周器7の分周比を1/n(nは正
の整数)に設定すれば、デューティ比50%の所望の逓
倍周波数クロックが容易に得られる。
の発明によれば、互いに異なる中心周波数を持った複数
のVCOを設け、使用VCOの切り替えと各VCOの発
振・停止制御とをPLL回路の内部状態に応じて行なう
構成を採用したので、PLL回路の周波数可変範囲を拡
大してもその高速引込み動作を達成でき、かつ不使用V
COの発振動作が停止してPLL回路の消費電力が低減
される。
ック図である。
囲をオーバーラップさせない場合の該PLL回路におけ
る目標周波数への追随動作を示す周波数特性図である。
随動作を開始した場合の各部信号波形図である。
3と同様の図である。
対してPLL回路の追随動作が遅くなることを示す説明
図である。
囲をオーバーラップさせた場合の該PLL回路における
目標周波数への追随動作を示す周波数特性図である。
ック図である。
ック図である。
動作を示すVCO周波数特性図である。
Claims (6)
- 【請求項1】 基準信号と内部信号との位相を比較して
その位相差に応じた位相差信号を出力するための位相比
較器と、 前記位相差信号に応じた電圧値を有する位相制御信号を
生成するためのフィルタと、 互いに異なる中心周波数を持ちかつ各々前記位相制御信
号の電圧値に従って発振周波数が制御される複数の電圧
制御発振器と、前記位相差信号又は位相制御信号に基づき前記複数の電
圧制御発振器の出力のうちの1つを選択するための選択
器と、 前記選択された電圧制御発振器の出力を分周することに
より前記内部信号を生成するための分周器と、 前記選択された電圧制御発振器の位相同期状態では該選
択された電圧制御発振器を除く他の電圧制御発振器の発
振動作を停止させるように、前記複数の電圧制御発振器
の各々の発振・停止の状態を前記位相差信号に基づいて
切り替えるための制御回路とを 備えたことを特徴とする
PLL回路。 - 【請求項2】 請求項1記載のPLL回路において、 前記複数の電圧制御発振器は、位相制御信号の電圧値変
化量に対する発振周波数の変化量が互いに等しいことを
特徴とするPLL回路。 - 【請求項3】 請求項1記載のPLL回路において、 前記複数の電圧制御発振器は、周波数可変範囲が互いに
重なり合うことを特徴とするPLL回路。 - 【請求項4】 請求項1記載のPLL回路において、 前記選択器は、前記位相差信号又は位相制御信号の履歴
に基づいて前記複数の電圧制御発振器の出力の切り替え
を行なうことを特徴とするPLL回路。 - 【請求項5】 請求項1記載のPLL回路において、 前記選択器は、外部から前記複数の電圧制御発振器の出
力の切り替えを制御できるように構成されたことを特徴
とするPLL回路。 - 【請求項6】 請求項1記載のPLL回路において、 前記分周器は、分周比が1/n(nは正の整数)である
ことを特徴とするPLL回路。
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Publication number | Publication date |
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JPH06104748A (ja) | 1994-04-15 |
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