JP3014566B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP3014566B2 JP3014566B2 JP5146048A JP14604893A JP3014566B2 JP 3014566 B2 JP3014566 B2 JP 3014566B2 JP 5146048 A JP5146048 A JP 5146048A JP 14604893 A JP14604893 A JP 14604893A JP 3014566 B2 JP3014566 B2 JP 3014566B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ（フェーズ・ロ
ックド・ループ）回路に関するものであり、例えばマイ
クロプロセッサに内蔵されたクロック回路に有効利用で
きる技術に関するものである。
ックド・ループ）回路に関するものであり、例えばマイ
クロプロセッサに内蔵されたクロック回路に有効利用で
きる技術に関するものである。
【０００２】
【従来の技術】近年、ＰＬＬ回路は、マイクロプロセッ
サのクロック回路に用いられるようになった。具体的に
は、マイクロプロセッサにおける回路ブロック間の位相
同期の実現や逓倍周波数クロックの生成に利用される。
サのクロック回路に用いられるようになった。具体的に
は、マイクロプロセッサにおける回路ブロック間の位相
同期の実現や逓倍周波数クロックの生成に利用される。
【０００３】図１０は、従来のＰＬＬ回路の構成例を示
すものである。図１０のＰＬＬ回路は、位相比較器３
０、フィルタ３１、電圧制御発振器（ＶＣＯ）３２及び
分周器３３を備えている。位相比較器３０は、外部から
入力された基準信号φ１と内部信号φ２との位相を比較
し、その位相差に応じたアナログ位相差信号Ｖpcを出力
する。フィルタ３１は、アナログ位相差信号Ｖpcを積分
することにより位相制御信号Ｖcnt を生成する。ＶＣＯ
３２は、位相制御信号Ｖcnt に従って基本クロックφ０
を生成する。この際、位相制御信号Ｖcnt の電圧（制御
電圧）に従ってＶＣＯ３２の発振周波数が制御される結
果、基本クロックφ０の周波数が変更される。分周器３
３は、基本クロックφ０を分周することによりデューテ
ィ比５０％の内部信号φ２を生成する。この内部信号φ
２は、位相比較器３０に一方の入力として帰還される。
分周器３３の分周比を例えば１／４とし、その中間タッ
プから基本クロックφ０の１／２分周出力を取り出せ
ば、基準信号φ１の２倍の周波数を持ったデューティ比
５０％の逓倍周波数クロックが得られる。
すものである。図１０のＰＬＬ回路は、位相比較器３
０、フィルタ３１、電圧制御発振器（ＶＣＯ）３２及び
分周器３３を備えている。位相比較器３０は、外部から
入力された基準信号φ１と内部信号φ２との位相を比較
し、その位相差に応じたアナログ位相差信号Ｖpcを出力
する。フィルタ３１は、アナログ位相差信号Ｖpcを積分
することにより位相制御信号Ｖcnt を生成する。ＶＣＯ
３２は、位相制御信号Ｖcnt に従って基本クロックφ０
を生成する。この際、位相制御信号Ｖcnt の電圧（制御
電圧）に従ってＶＣＯ３２の発振周波数が制御される結
果、基本クロックφ０の周波数が変更される。分周器３
３は、基本クロックφ０を分周することによりデューテ
ィ比５０％の内部信号φ２を生成する。この内部信号φ
２は、位相比較器３０に一方の入力として帰還される。
分周器３３の分周比を例えば１／４とし、その中間タッ
プから基本クロックφ０の１／２分周出力を取り出せ
ば、基準信号φ１の２倍の周波数を持ったデューティ比
５０％の逓倍周波数クロックが得られる。
【０００４】以上の構成のＰＬＬ回路を用いたクロック
回路は、例えばI.A.Young et al.,"A PLL Clock Genera
tor with 5 to 110MHz Lock Range for Microprocessor
s",ISSCC Digest of Technical Papers,pp.50-51,Feb.1
992 に示されている。
回路は、例えばI.A.Young et al.,"A PLL Clock Genera
tor with 5 to 110MHz Lock Range for Microprocessor
s",ISSCC Digest of Technical Papers,pp.50-51,Feb.1
992 に示されている。
【０００５】
【発明が解決しようとする課題】一般に、ＰＬＬ回路の
周波数可変範囲を拡大できれば、広い周波数域にわたっ
て同期動作が可能となるだけでなく、例えば実動作時は
高周波数側で、動作テスト時は低周波数側でと使い分け
ることができる。低周波数のテスト機器は高周波数のテ
スト機器に比べて安価に入手できるので、テストの低コ
スト化が達成される。ところが、前記従来のＰＬＬ回路
（図１０）においてその周波数可変範囲を拡大しようと
すると、該拡大された周波数可変範囲を１つのＶＣＯ３
２で保証しなければならないため、直線性の良好な入出
力特性を持ったＶＣＯの実現が困難になる。また、ＰＬ
Ｌ回路の引込み動作の遅延すなわち引込み時間の増大と
いう大きな問題が生じる。
周波数可変範囲を拡大できれば、広い周波数域にわたっ
て同期動作が可能となるだけでなく、例えば実動作時は
高周波数側で、動作テスト時は低周波数側でと使い分け
ることができる。低周波数のテスト機器は高周波数のテ
スト機器に比べて安価に入手できるので、テストの低コ
スト化が達成される。ところが、前記従来のＰＬＬ回路
（図１０）においてその周波数可変範囲を拡大しようと
すると、該拡大された周波数可変範囲を１つのＶＣＯ３
２で保証しなければならないため、直線性の良好な入出
力特性を持ったＶＣＯの実現が困難になる。また、ＰＬ
Ｌ回路の引込み動作の遅延すなわち引込み時間の増大と
いう大きな問題が生じる。
【０００６】本発明の目的は、周波数可変範囲を拡大し
ても高速引込み動作を実現できるＰＬＬ回路を提供する
ことにある。
ても高速引込み動作を実現できるＰＬＬ回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１〜６の発明に係るＰＬＬ回路では、互いに
異なる中心周波数を持った複数のＶＣＯを設け、使用す
べきＶＣＯの切り替えと各ＶＣＯの発振・停止制御とを
ＰＬＬ回路の内部状態に応じて行なうこととした。つま
り、基準信号と内部信号との位相を比較してその位相差
に応じた位相差信号を出力するための位相比較器と、前
記位相差信号に応じた電圧値を有する位相制御信号を生
成するためのフィルタと、互いに異なる中心周波数を持
ちかつ各々前記位相制御信号の電圧値に従って発振周波
数が制御される複数のＶＣＯと、前記位相差信号又は位
相制御信号に基づき前記複数のＶＣＯの出力のうちの１
つを選択するための選択器と、該選択されたＶＣＯの出
力を分周することにより前記内部信号を生成するための
分周器と、前記選択されたＶＣＯの位相同期状態では該
選択されたＶＣＯを除く他のＶＣＯの発振動作を停止さ
せるように、前記複数のＶＣＯの各々の発振・停止の状
態を前記位相差信号に基づいて切り替えるための制御回
路とを備えた構成を採用したものである。好ましくは、
複数のＶＣＯは、位相制御信号の電圧値変化量に対する
発振周波数の変化量すなわち利得が互いに等しく設定さ
れる。また、該複数のＶＣＯの周波数可変範囲は、互い
に重なり合うように設定される。選択器は、位相差信号
又は位相制御信号の履歴に基づいて複数のＶＣＯの出力
の切り替えを行なう。また、該選択器は、外部から複数
のＶＣＯの出力の切り替えを制御できるように構成され
る。分周器は、分周比が１／ｎ（ｎは正の整数）であ
る。
に、請求項１〜６の発明に係るＰＬＬ回路では、互いに
異なる中心周波数を持った複数のＶＣＯを設け、使用す
べきＶＣＯの切り替えと各ＶＣＯの発振・停止制御とを
ＰＬＬ回路の内部状態に応じて行なうこととした。つま
り、基準信号と内部信号との位相を比較してその位相差
に応じた位相差信号を出力するための位相比較器と、前
記位相差信号に応じた電圧値を有する位相制御信号を生
成するためのフィルタと、互いに異なる中心周波数を持
ちかつ各々前記位相制御信号の電圧値に従って発振周波
数が制御される複数のＶＣＯと、前記位相差信号又は位
相制御信号に基づき前記複数のＶＣＯの出力のうちの１
つを選択するための選択器と、該選択されたＶＣＯの出
力を分周することにより前記内部信号を生成するための
分周器と、前記選択されたＶＣＯの位相同期状態では該
選択されたＶＣＯを除く他のＶＣＯの発振動作を停止さ
せるように、前記複数のＶＣＯの各々の発振・停止の状
態を前記位相差信号に基づいて切り替えるための制御回
路とを備えた構成を採用したものである。好ましくは、
複数のＶＣＯは、位相制御信号の電圧値変化量に対する
発振周波数の変化量すなわち利得が互いに等しく設定さ
れる。また、該複数のＶＣＯの周波数可変範囲は、互い
に重なり合うように設定される。選択器は、位相差信号
又は位相制御信号の履歴に基づいて複数のＶＣＯの出力
の切り替えを行なう。また、該選択器は、外部から複数
のＶＣＯの出力の切り替えを制御できるように構成され
る。分周器は、分周比が１／ｎ（ｎは正の整数）であ
る。
【０００８】
【作用】請求項１〜６の発明によれば、複数のＶＣＯ
は、各々目標周波数への追随動作を実行する。この状態
において、ある周波数で発振している１つのＶＣＯから
目標周波数に近い周波数で発振している他のＶＣＯへの
切り替えにより「周波数ジャンプ」が生じる結果、ＰＬ
Ｌ回路の高速引込み動作が達成される。しかも、複数の
ＶＣＯを備えた該ＰＬＬ回路の総合的な周波数可変範囲
を拡大しても、個々のＶＣＯが保証すべき周波数可変範
囲を小さく設定することができるので、直線性の良好な
入出力特性を持ったＶＣＯの実現は容易であり、また各
ＶＣＯの引込み時間が短縮される。また、使用していな
いＶＣＯの発振動作を位相差信号に基づいて停止させる
ことができる。つまり、少なくとも位相同期時（ロック
時）には使用していないＶＣＯの動作を停止させること
としたので、ＰＬＬ回路の消費電力が低減される。
は、各々目標周波数への追随動作を実行する。この状態
において、ある周波数で発振している１つのＶＣＯから
目標周波数に近い周波数で発振している他のＶＣＯへの
切り替えにより「周波数ジャンプ」が生じる結果、ＰＬ
Ｌ回路の高速引込み動作が達成される。しかも、複数の
ＶＣＯを備えた該ＰＬＬ回路の総合的な周波数可変範囲
を拡大しても、個々のＶＣＯが保証すべき周波数可変範
囲を小さく設定することができるので、直線性の良好な
入出力特性を持ったＶＣＯの実現は容易であり、また各
ＶＣＯの引込み時間が短縮される。また、使用していな
いＶＣＯの発振動作を位相差信号に基づいて停止させる
ことができる。つまり、少なくとも位相同期時（ロック
時）には使用していないＶＣＯの動作を停止させること
としたので、ＰＬＬ回路の消費電力が低減される。
【０００９】更に、複数のＶＣＯの利得を互いに等しく
設定すれば、ＰＬＬ回路全体のループ利得は切り替え動
作に関係なく一定となるので、ループのダンピング係
数、帯域幅も一定となり好都合である。複数のＶＣＯの
周波数可変範囲が互いに重なり合うように設定される場
合には、ＶＣＯの循環的な選択が回避される結果、ＰＬ
Ｌ回路の更なる高速引込み動作が達成される。位相差信
号又は位相制御信号の履歴に基づいて選択器が複数のＶ
ＣＯの出力の切り替えを行なうこととすれば、最適ＶＣ
Ｏの選択制御が容易になる。複数のＶＣＯの出力の切り
替えを外部からプリセットできるように選択器を構成す
れば、ＰＬＬ回路の起動時（初期動作時）における引込
み時間が短縮される。分周器の分周比を１／ｎに設定す
れば、デューティ比５０％の逓倍周波数クロックが容易
に得られる。
設定すれば、ＰＬＬ回路全体のループ利得は切り替え動
作に関係なく一定となるので、ループのダンピング係
数、帯域幅も一定となり好都合である。複数のＶＣＯの
周波数可変範囲が互いに重なり合うように設定される場
合には、ＶＣＯの循環的な選択が回避される結果、ＰＬ
Ｌ回路の更なる高速引込み動作が達成される。位相差信
号又は位相制御信号の履歴に基づいて選択器が複数のＶ
ＣＯの出力の切り替えを行なうこととすれば、最適ＶＣ
Ｏの選択制御が容易になる。複数のＶＣＯの出力の切り
替えを外部からプリセットできるように選択器を構成す
れば、ＰＬＬ回路の起動時（初期動作時）における引込
み時間が短縮される。分周器の分周比を１／ｎに設定す
れば、デューティ比５０％の逓倍周波数クロックが容易
に得られる。
【００１０】
【実施例】以下、本発明の実施例に係るＰＬＬ回路につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【００１１】（実施例１） 図１は、本発明の第１の実施例に係るＰＬＬ回路のブロ
ック図である。図１のＰＬＬ回路は、位相比較器１、フ
ィルタ２、３つの電圧制御発振器３、マルチプレクサ
４、カウンタ５、シフトレジスタ６及び分周器７を備え
ている。位相比較器１は、位相比較部とチャージポンプ
とにより構成される。位相比較部は、外部から入力され
た基準信号φ１と内部信号φ２との位相を比較し、その
位相差に応じたデジタル位相差信号ＵＰ，ＤＯＷＮを出
力する。ＵＰはφ２の位相遅れを、ＤＯＷＮはφ２の位
相進みを各々示すパルス信号である。チャージポンプ
は、デジタル位相差信号ＵＰ，ＤＯＷＮに従って、基準
信号φ１と内部信号φ２との位相差に応じた電圧値を有
するアナログ位相差信号Ｖpcを出力する。フィルタ２
は、アナログ位相差信号Ｖpcを積分することにより位相
制御信号Ｖcnt を生成する。ＶＣＯ１、ＶＣＯ２及びＶ
ＣＯ３は、互いに異なる中心周波数を持ちかつ各々フィ
ルタ２からの位相制御信号Ｖcnt の電圧値に従って発振
周波数が制御されるものである。ＶＣＯ１の中心周波数
が最も高く、かつＶＣＯ３の中心周波数が最も低く設定
されている。マルチプレクサ４は、並列動作しているＶ
ＣＯ１〜ＶＣＯ３の出力のうちの１つを基本クロックφ
０として選択するための選択器である。カウンタ５は、
位相比較器１からＵＰのパルスが連続２回出力された場
合又はＤＯＷＮのパルスが連続２回出力された場合に、
シフトレジスタ６にシフト信号を与えるものである。シ
フトレジスタ６は、マルチプレクサ４の切り替えを制御
するためのデータを保持したレジスタであって、該デー
タはカウンタ５からのシフト信号に応じて更新される。
分周器７は、基本クロックφ０を分周することによりデ
ューティ比５０％の内部信号φ２を生成する。この内部
信号φ２は、位相比較器１に一方の入力として帰還され
る。
ック図である。図１のＰＬＬ回路は、位相比較器１、フ
ィルタ２、３つの電圧制御発振器３、マルチプレクサ
４、カウンタ５、シフトレジスタ６及び分周器７を備え
ている。位相比較器１は、位相比較部とチャージポンプ
とにより構成される。位相比較部は、外部から入力され
た基準信号φ１と内部信号φ２との位相を比較し、その
位相差に応じたデジタル位相差信号ＵＰ，ＤＯＷＮを出
力する。ＵＰはφ２の位相遅れを、ＤＯＷＮはφ２の位
相進みを各々示すパルス信号である。チャージポンプ
は、デジタル位相差信号ＵＰ，ＤＯＷＮに従って、基準
信号φ１と内部信号φ２との位相差に応じた電圧値を有
するアナログ位相差信号Ｖpcを出力する。フィルタ２
は、アナログ位相差信号Ｖpcを積分することにより位相
制御信号Ｖcnt を生成する。ＶＣＯ１、ＶＣＯ２及びＶ
ＣＯ３は、互いに異なる中心周波数を持ちかつ各々フィ
ルタ２からの位相制御信号Ｖcnt の電圧値に従って発振
周波数が制御されるものである。ＶＣＯ１の中心周波数
が最も高く、かつＶＣＯ３の中心周波数が最も低く設定
されている。マルチプレクサ４は、並列動作しているＶ
ＣＯ１〜ＶＣＯ３の出力のうちの１つを基本クロックφ
０として選択するための選択器である。カウンタ５は、
位相比較器１からＵＰのパルスが連続２回出力された場
合又はＤＯＷＮのパルスが連続２回出力された場合に、
シフトレジスタ６にシフト信号を与えるものである。シ
フトレジスタ６は、マルチプレクサ４の切り替えを制御
するためのデータを保持したレジスタであって、該デー
タはカウンタ５からのシフト信号に応じて更新される。
分周器７は、基本クロックφ０を分周することによりデ
ューティ比５０％の内部信号φ２を生成する。この内部
信号φ２は、位相比較器１に一方の入力として帰還され
る。
【００１２】マルチプレクサ４の切り替えは、外部プリ
セット信号又はシフトレジスタ６からの切り替え制御信
号により制御される。外部プリセット信号は、所望の動
作点から目標周波数への追随動作を開始できるように、
ＰＬＬ回路の起動前に予めＶＣＯ１〜ＶＣＯ３のうちの
１つをマルチプレクサ４に選択させるための信号であ
る。
セット信号又はシフトレジスタ６からの切り替え制御信
号により制御される。外部プリセット信号は、所望の動
作点から目標周波数への追随動作を開始できるように、
ＰＬＬ回路の起動前に予めＶＣＯ１〜ＶＣＯ３のうちの
１つをマルチプレクサ４に選択させるための信号であ
る。
【００１３】ＶＣＯ１〜ＶＣＯ３の各々の発振周波数特
性の一例を図２に示す。図２において、横軸は制御電圧
Ｖ（位相制御信号Ｖcnt の電圧値）を、縦軸は発振周波
数ｆを各々示している。この例では、ＶＣＯ１〜ＶＣＯ
３は、制御電圧Ｖの変化量に対する発振周波数ｆの変化
量すなわち利得が一定かつ互いに等しく、かつ各ＶＣＯ
の周波数可変範囲が互いにオーバーラップしないよう
に、各々の発振周波数特性が設定されている。
性の一例を図２に示す。図２において、横軸は制御電圧
Ｖ（位相制御信号Ｖcnt の電圧値）を、縦軸は発振周波
数ｆを各々示している。この例では、ＶＣＯ１〜ＶＣＯ
３は、制御電圧Ｖの変化量に対する発振周波数ｆの変化
量すなわち利得が一定かつ互いに等しく、かつ各ＶＣＯ
の周波数可変範囲が互いにオーバーラップしないよう
に、各々の発振周波数特性が設定されている。
【００１４】図２は、図１のＰＬＬ回路における目標周
波数ｆ０への追随動作をも示している。ただし、ＶＣＯ
２の周波数可変範囲内に目標周波数ｆ０があるものと仮
定している。
波数ｆ０への追随動作をも示している。ただし、ＶＣＯ
２の周波数可変範囲内に目標周波数ｆ０があるものと仮
定している。
【００１５】図２中の動作点Ｐ１から追随動作を開始す
る場合には、マルチプレクサ４はＶＣＯ３の出力を選択
している。この状態ではＶＣＯ３の発振周波数が目標周
波数ｆ０よりかなり低く、基準信号φ１と内部信号φ２
との位相差（周波数の差）が大きくなっている。したが
って、位相比較器１から出力されるアナログ位相差信号
Ｖpcの電圧値が増大し、これに伴ってフィルタ２から出
力される位相制御信号Ｖcnt の電圧値も増大する。この
結果、ＰＬＬ回路の動作点はＶＣＯ３の特性直線上を移
動し、発振周波数ｆが増大する。一方、内部信号φ２の
位相遅れを示すデジタル位相差信号ＵＰのパルスが位相
比較器１から連続して出力され、該パルスをカウンタ５
が計数する。そして、ＵＰのパルスが連続２回出力され
た時点でシフトレジスタ６にシフト信号が与えられ、マ
ルチプレクサ４の選択がＶＣＯ３からＶＣＯ２に切り替
えられる。これにより、ＰＬＬ回路の動作点はＶＣＯ２
の特性直線上へ遷移し、発振周波数ｆが目標周波数ｆ０
の近傍へジャンプする。そして、ＶＣＯ２により、基準
信号φ１に対するＰＬＬ回路の位相同期がすばやく達成
される。図３は、動作点Ｐ１から開始した以上の追随動
作の過程を信号波形図の形式で示したものである。
る場合には、マルチプレクサ４はＶＣＯ３の出力を選択
している。この状態ではＶＣＯ３の発振周波数が目標周
波数ｆ０よりかなり低く、基準信号φ１と内部信号φ２
との位相差（周波数の差）が大きくなっている。したが
って、位相比較器１から出力されるアナログ位相差信号
Ｖpcの電圧値が増大し、これに伴ってフィルタ２から出
力される位相制御信号Ｖcnt の電圧値も増大する。この
結果、ＰＬＬ回路の動作点はＶＣＯ３の特性直線上を移
動し、発振周波数ｆが増大する。一方、内部信号φ２の
位相遅れを示すデジタル位相差信号ＵＰのパルスが位相
比較器１から連続して出力され、該パルスをカウンタ５
が計数する。そして、ＵＰのパルスが連続２回出力され
た時点でシフトレジスタ６にシフト信号が与えられ、マ
ルチプレクサ４の選択がＶＣＯ３からＶＣＯ２に切り替
えられる。これにより、ＰＬＬ回路の動作点はＶＣＯ２
の特性直線上へ遷移し、発振周波数ｆが目標周波数ｆ０
の近傍へジャンプする。そして、ＶＣＯ２により、基準
信号φ１に対するＰＬＬ回路の位相同期がすばやく達成
される。図３は、動作点Ｐ１から開始した以上の追随動
作の過程を信号波形図の形式で示したものである。
【００１６】図２中の動作点Ｐ２から追随動作を開始す
る場合には、図４に示すように内部信号φ２の位相進み
を示すデジタル位相差信号ＤＯＷＮの２パルス目でＶＣ
Ｏ１からＶＣＯ２への切り替えが行なわれる結果、動作
点Ｐ１から開始する場合と同様にＰＬＬ回路の位相同期
がすばやく達成される。
る場合には、図４に示すように内部信号φ２の位相進み
を示すデジタル位相差信号ＤＯＷＮの２パルス目でＶＣ
Ｏ１からＶＣＯ２への切り替えが行なわれる結果、動作
点Ｐ１から開始する場合と同様にＰＬＬ回路の位相同期
がすばやく達成される。
【００１７】以上のとおり、本実施例によれば、使用Ｖ
ＣＯの切り替えにより周波数ジャンプが生じる結果、Ｐ
ＬＬ回路の高速引込み動作が達成される。しかも、ＰＬ
Ｌ回路の総合的な周波数可変範囲を拡大しても、ＶＣＯ
１〜ＶＣＯ３の各々が保証すべき周波数可変範囲を小さ
くすることができるので、直線性の良好な入出力特性を
持ったＶＣＯの実現は容易であり、また各ＶＣＯの引込
み時間が短縮される。このようにしてＰＬＬ回路の周波
数可変範囲を支障なく拡大できる結果、実動作時と動作
テスト時との動作周波数の使い分けが可能となり、ＰＬ
Ｌ回路の動作テストの低コスト化に寄与することができ
る。また、例えばＶＣＯ１に故障が生じても、残りの健
全なＶＣＯ２及びＶＣＯ３でＰＬＬ回路の制限された機
能を達成できる。
ＣＯの切り替えにより周波数ジャンプが生じる結果、Ｐ
ＬＬ回路の高速引込み動作が達成される。しかも、ＰＬ
Ｌ回路の総合的な周波数可変範囲を拡大しても、ＶＣＯ
１〜ＶＣＯ３の各々が保証すべき周波数可変範囲を小さ
くすることができるので、直線性の良好な入出力特性を
持ったＶＣＯの実現は容易であり、また各ＶＣＯの引込
み時間が短縮される。このようにしてＰＬＬ回路の周波
数可変範囲を支障なく拡大できる結果、実動作時と動作
テスト時との動作周波数の使い分けが可能となり、ＰＬ
Ｌ回路の動作テストの低コスト化に寄与することができ
る。また、例えばＶＣＯ１に故障が生じても、残りの健
全なＶＣＯ２及びＶＣＯ３でＰＬＬ回路の制限された機
能を達成できる。
【００１８】さて、ＶＣＯ１〜ＶＣＯ３の周波数可変範
囲が互いにオーバーラップしない図２の発振周波数特性
を採用する場合には、追随動作時にＶＣＯの循環的な選
択が生じる可能性がある。図５に示すように、ＶＣＯ３
の周波数可変範囲内に目標周波数ｆ０があり、かつ基準
信号φ１に対して内部信号φ２の位相が遅れた（発振周
波数が低い）状態の動作点Ｐ１から追随動作を開始する
ものとする。この際、目標周波数ｆ０に到達するまで
に、ＶＣＯ３−ＶＣＯ２−ＶＣＯ３という選択の循環が
起きる。つまり、発振周波数特性上の動作点の移動経路
が回り道となり、ＰＬＬ回路の引込み動作に遅延が生じ
る。
囲が互いにオーバーラップしない図２の発振周波数特性
を採用する場合には、追随動作時にＶＣＯの循環的な選
択が生じる可能性がある。図５に示すように、ＶＣＯ３
の周波数可変範囲内に目標周波数ｆ０があり、かつ基準
信号φ１に対して内部信号φ２の位相が遅れた（発振周
波数が低い）状態の動作点Ｐ１から追随動作を開始する
ものとする。この際、目標周波数ｆ０に到達するまで
に、ＶＣＯ３−ＶＣＯ２−ＶＣＯ３という選択の循環が
起きる。つまり、発振周波数特性上の動作点の移動経路
が回り道となり、ＰＬＬ回路の引込み動作に遅延が生じ
る。
【００１９】この遅延は、図６に示すようにＶＣＯ１〜
ＶＣＯ３の周波数可変範囲をオーバーラップさせること
によって解消される。目標周波数ｆ０がＶＣＯ３の周波
数可変範囲だけでなくＶＣＯ２の周波数可変範囲にも含
まれるため、ＶＣＯ２により目標周波数ｆ０への位相同
期がすばやく達成されるのである。また、ＶＣＯ１〜Ｖ
ＣＯ３の周波数可変範囲が互いにオーバーラップした図
６の発振周波数特性を採用する場合には、各ＶＣＯの利
得間にばらつきがあっても、ＰＬＬ回路の所望の総合的
な周波数可変範囲を全てカバーできる効果がある。つま
り、利得のばらつきを見込んでオーバーラップ長を設計
すれば、ＰＬＬ回路の製品歩留りが向上する。
ＶＣＯ３の周波数可変範囲をオーバーラップさせること
によって解消される。目標周波数ｆ０がＶＣＯ３の周波
数可変範囲だけでなくＶＣＯ２の周波数可変範囲にも含
まれるため、ＶＣＯ２により目標周波数ｆ０への位相同
期がすばやく達成されるのである。また、ＶＣＯ１〜Ｖ
ＣＯ３の周波数可変範囲が互いにオーバーラップした図
６の発振周波数特性を採用する場合には、各ＶＣＯの利
得間にばらつきがあっても、ＰＬＬ回路の所望の総合的
な周波数可変範囲を全てカバーできる効果がある。つま
り、利得のばらつきを見込んでオーバーラップ長を設計
すれば、ＰＬＬ回路の製品歩留りが向上する。
【００２０】ところで、ＶＣＯを切り替えた直後は一時
的な系の不安定状態を生じやすい。ただし、動作周波数
がキャプチャ・レンジ内にあれば引込み可能であるの
で、系は安定する。したがって、追随動作が逸脱しない
範囲において、必ずしもＶＣＯ１〜ＶＣＯ３の利得を互
いに等しくしなくてもよい。本実施例では、ＶＣＯ１〜
ＶＣＯ３の利得を互いに等しく設定したことにより、Ｐ
ＬＬ回路全体のループ利得はＶＣＯの切り替え動作に関
係なく一定であり、したがってループのダンピング係
数、帯域幅も一定となる効果がある。
的な系の不安定状態を生じやすい。ただし、動作周波数
がキャプチャ・レンジ内にあれば引込み可能であるの
で、系は安定する。したがって、追随動作が逸脱しない
範囲において、必ずしもＶＣＯ１〜ＶＣＯ３の利得を互
いに等しくしなくてもよい。本実施例では、ＶＣＯ１〜
ＶＣＯ３の利得を互いに等しく設定したことにより、Ｐ
ＬＬ回路全体のループ利得はＶＣＯの切り替え動作に関
係なく一定であり、したがってループのダンピング係
数、帯域幅も一定となる効果がある。
【００２１】なお、本実施例ではＰＬＬ回路の内部状態
をデジタル位相差信号ＵＰ，ＤＯＷＮの履歴に基づいて
検知したが、アナログ位相差信号Ｖpc又は位相制御信号
Ｖcnt の電圧値の上昇及び下降の履歴に関するモニタ結
果を用いてもよい。ＶＣＯの配設数は、使用条件に応じ
て適宜変更可能である。選択器としてのマルチプレクサ
４に代えて、トランスファーゲート、リレー回路などを
採用することも可能である。分周器７の分周比を１／ｎ
（ｎは正の整数）に設定すれば、デューティ比５０％の
所望の逓倍周波数クロックが容易に得られる。
をデジタル位相差信号ＵＰ，ＤＯＷＮの履歴に基づいて
検知したが、アナログ位相差信号Ｖpc又は位相制御信号
Ｖcnt の電圧値の上昇及び下降の履歴に関するモニタ結
果を用いてもよい。ＶＣＯの配設数は、使用条件に応じ
て適宜変更可能である。選択器としてのマルチプレクサ
４に代えて、トランスファーゲート、リレー回路などを
採用することも可能である。分周器７の分周比を１／ｎ
（ｎは正の整数）に設定すれば、デューティ比５０％の
所望の逓倍周波数クロックが容易に得られる。
【００２２】（実施例２） 図７は、本発明の第２の実施例に係るＰＬＬ回路のブロ
ック図である。第２の実施例は、図１の構成にＶＣＯ制
御回路１０を付加した構成を採用したものである。ＶＣ
Ｏ１〜ＶＣＯ３の発振周波数特性は、図２又は図６に示
すものである。ＶＣＯ制御回路１０は、位相比較器１か
ら出力されるデジタル位相差信号ＵＰ，ＤＯＷＮに基づ
くカウンタ５からのシフト信号及びシフトレジスタ６か
らの切り替え制御信号に応じて、ＶＣＯ１〜ＶＣＯ３の
各々の発振・停止の状態を切り替えるための回路であ
る。以下、ＰＬＬ回路の内部状態別にＶＣＯ制御回路１
０の役割を説明する。
ック図である。第２の実施例は、図１の構成にＶＣＯ制
御回路１０を付加した構成を採用したものである。ＶＣ
Ｏ１〜ＶＣＯ３の発振周波数特性は、図２又は図６に示
すものである。ＶＣＯ制御回路１０は、位相比較器１か
ら出力されるデジタル位相差信号ＵＰ，ＤＯＷＮに基づ
くカウンタ５からのシフト信号及びシフトレジスタ６か
らの切り替え制御信号に応じて、ＶＣＯ１〜ＶＣＯ３の
各々の発振・停止の状態を切り替えるための回路であ
る。以下、ＰＬＬ回路の内部状態別にＶＣＯ制御回路１
０の役割を説明する。
【００２３】（１）初期状態 カウンタ５は、発振周波数を急変させるように、シフト
レジスタ６を通じてＶＣＯの切り替えを行なおうとす
る。ＶＣＯ制御回路１０は、カウンタ５からのシフト信
号を受けて、ＶＣＯ１〜ＶＣＯ３の全てに発振動作をさ
せる。したがって、第１の実施例の場合と同様の使用Ｖ
ＣＯの切り替えにより、目標周波数への高速追随動作す
なわちＰＬＬ回路の高速引込み動作が達成される。
レジスタ６を通じてＶＣＯの切り替えを行なおうとす
る。ＶＣＯ制御回路１０は、カウンタ５からのシフト信
号を受けて、ＶＣＯ１〜ＶＣＯ３の全てに発振動作をさ
せる。したがって、第１の実施例の場合と同様の使用Ｖ
ＣＯの切り替えにより、目標周波数への高速追随動作す
なわちＰＬＬ回路の高速引込み動作が達成される。
【００２４】（２）位相同期状態 ＶＣＯ制御回路１０は、カウンタ５からシフト信号が出
力されないことを受けて位相同期状態であるとの判定を
下すとともに、シフトレジスタ６からの切り替え制御信
号より現在のＶＣＯ選択情報を得て、現在選択されてい
るＶＣＯを除く２つのＶＣＯの発振動作を停止させる。
このようにして不使用ＶＣＯの動作を停止させることに
より、第１の実施例の場合に比べてＰＬＬ回路の消費電
力が低減される。
力されないことを受けて位相同期状態であるとの判定を
下すとともに、シフトレジスタ６からの切り替え制御信
号より現在のＶＣＯ選択情報を得て、現在選択されてい
るＶＣＯを除く２つのＶＣＯの発振動作を停止させる。
このようにして不使用ＶＣＯの動作を停止させることに
より、第１の実施例の場合に比べてＰＬＬ回路の消費電
力が低減される。
【００２５】基準信号φ１の周波数変化や外来ノイズな
どに起因してＰＬＬ回路が位相同期状態から外れた場
合、ＶＣＯ制御回路１０は、カウンタ５からのシフト信
号の出力の有無に応じて動作を切り替える。すなわち、
ＶＣＯの切り替えを必要としない程度の小さい変動であ
る場合には、カウンタ５からシフト信号は出力されず、
上記位相同期状態（２）の動作を継続する。つまり、現
在選択されているＶＣＯのみで再引込みが達成される。
一方、ＶＣＯの切り替えが必要となるほど大きい変動が
生じた場合には、カウンタ５からシフト信号が出力され
る結果、上記初期状態（１）と同様の動作に切り替わ
る。これにより、前記の周波数ジャンプを通じた高速再
引込み動作が達成される。
どに起因してＰＬＬ回路が位相同期状態から外れた場
合、ＶＣＯ制御回路１０は、カウンタ５からのシフト信
号の出力の有無に応じて動作を切り替える。すなわち、
ＶＣＯの切り替えを必要としない程度の小さい変動であ
る場合には、カウンタ５からシフト信号は出力されず、
上記位相同期状態（２）の動作を継続する。つまり、現
在選択されているＶＣＯのみで再引込みが達成される。
一方、ＶＣＯの切り替えが必要となるほど大きい変動が
生じた場合には、カウンタ５からシフト信号が出力され
る結果、上記初期状態（１）と同様の動作に切り替わ
る。これにより、前記の周波数ジャンプを通じた高速再
引込み動作が達成される。
【００２６】以上のとおり、第２の実施例によれば、前
記第１の実施例の効果に加えて、ＰＬＬ回路の消費電力
が低減される効果がある。
記第１の実施例の効果に加えて、ＰＬＬ回路の消費電力
が低減される効果がある。
【００２７】（実施例３） 図８は、本発明の第３の実施例に係るＰＬＬ回路のブロ
ック図である。図８のＰＬＬ回路は、位相比較器１、フ
ィルタ２、１つのＶＣＯ２０、マルチプレクサ２１、カ
ウンタ５、シフトレジスタ６及び分周器７を備えてい
る。ＶＣＯ２０及びマルチプレクサ２１を除く回路ブロ
ック１，２，５，６，７の各々のはたらきは、第１の実
施例と同様である。
ック図である。図８のＰＬＬ回路は、位相比較器１、フ
ィルタ２、１つのＶＣＯ２０、マルチプレクサ２１、カ
ウンタ５、シフトレジスタ６及び分周器７を備えてい
る。ＶＣＯ２０及びマルチプレクサ２１を除く回路ブロ
ック１，２，５，６，７の各々のはたらきは、第１の実
施例と同様である。
【００２８】ＶＣＯ２０は、例えば７個のインバータを
チェーン状に連結して構成されたものである。３段目、
５段目及び７段目の各インバータの出力ＶＣＯ１、ＶＣ
Ｏ２及びＶＣＯ３は、マルチプレクサ２１を介して選択
的に１段目のインバータに帰還される。つまり、リング
オシレータを構成するインバータチェーンの段数が、マ
ルチプレクサ２１により３段階に切り替えられる。ＶＣ
Ｏ１が選択された場合の発振周波数が最も高く、ＶＣＯ
３が選択された場合の発振周波数が最も低い。しかも、
７個のインバータは、各々非反転入力端子及び反転出力
端子に加えて遅延制御入力端子を備えており、全てのイ
ンバータの遅延制御入力端子にフィルタ２からの位相制
御信号Ｖcnt が共通に印加される。これにより、位相制
御信号Ｖcnt の電圧値変化に応じて各インバータの遅延
時間が変化する結果、ＶＣＯ２０の発振周波数が変更可
能となっている。
チェーン状に連結して構成されたものである。３段目、
５段目及び７段目の各インバータの出力ＶＣＯ１、ＶＣ
Ｏ２及びＶＣＯ３は、マルチプレクサ２１を介して選択
的に１段目のインバータに帰還される。つまり、リング
オシレータを構成するインバータチェーンの段数が、マ
ルチプレクサ２１により３段階に切り替えられる。ＶＣ
Ｏ１が選択された場合の発振周波数が最も高く、ＶＣＯ
３が選択された場合の発振周波数が最も低い。しかも、
７個のインバータは、各々非反転入力端子及び反転出力
端子に加えて遅延制御入力端子を備えており、全てのイ
ンバータの遅延制御入力端子にフィルタ２からの位相制
御信号Ｖcnt が共通に印加される。これにより、位相制
御信号Ｖcnt の電圧値変化に応じて各インバータの遅延
時間が変化する結果、ＶＣＯ２０の発振周波数が変更可
能となっている。
【００２９】マルチプレクサ２１の切り替えは、外部プ
リセット信号又はシフトレジスタ６からの切り替え制御
信号により制御される。これにより、ＶＣＯ２０の発振
周波数特性が３段階に切り替えられる。図９は、各々Ｖ
ＣＯ１〜ＶＣＯ３で示された互いに利得が異なりかつ周
波数可変範囲が互いにオーバーラップした３種の発振周
波数特性の例を表わしている。
リセット信号又はシフトレジスタ６からの切り替え制御
信号により制御される。これにより、ＶＣＯ２０の発振
周波数特性が３段階に切り替えられる。図９は、各々Ｖ
ＣＯ１〜ＶＣＯ３で示された互いに利得が異なりかつ周
波数可変範囲が互いにオーバーラップした３種の発振周
波数特性の例を表わしている。
【００３０】図９は、図８のＰＬＬ回路における目標周
波数ｆ０への追随動作をも示している。図９中の動作点
Ｐ１から追随動作を開始する場合には、マルチプレクサ
２１はＶＣＯ３で示される周波数特性を選択している。
この状態ではＶＣＯ２０の発振周波数が目標周波数ｆ０
よりかなり低く、基準信号φ１と内部信号φ２との位相
差（周波数の差）が大きくなっている。したがって、位
相比較器１から出力されるアナログ位相差信号Ｖpcの電
圧値が増大し、これに伴ってフィルタ２から出力される
位相制御信号Ｖcnt の電圧値も増大する。この結果、Ｐ
ＬＬ回路の動作点はＶＣＯ３で示される特性直線上を移
動し、発振周波数ｆが増大する。一方、内部信号φ２の
位相遅れを示すデジタル位相差信号ＵＰのパルスが位相
比較器１から連続して出力され、該パルスをカウンタ５
が計数する。そして、ＵＰのパルスが連続２回出力され
た時点でシフトレジスタ６にシフト信号が与えられ、マ
ルチプレクサ２１による特性選択がＶＣＯ３からＶＣＯ
２に切り替えられる。これにより、ＰＬＬ回路の動作点
はＶＣＯ２で示される特性直線上へ遷移し、発振周波数
ｆが目標周波数ｆ０の近傍へジャンプする。この結果、
基準信号φ１に対するＰＬＬ回路の位相同期がすばやく
達成される。
波数ｆ０への追随動作をも示している。図９中の動作点
Ｐ１から追随動作を開始する場合には、マルチプレクサ
２１はＶＣＯ３で示される周波数特性を選択している。
この状態ではＶＣＯ２０の発振周波数が目標周波数ｆ０
よりかなり低く、基準信号φ１と内部信号φ２との位相
差（周波数の差）が大きくなっている。したがって、位
相比較器１から出力されるアナログ位相差信号Ｖpcの電
圧値が増大し、これに伴ってフィルタ２から出力される
位相制御信号Ｖcnt の電圧値も増大する。この結果、Ｐ
ＬＬ回路の動作点はＶＣＯ３で示される特性直線上を移
動し、発振周波数ｆが増大する。一方、内部信号φ２の
位相遅れを示すデジタル位相差信号ＵＰのパルスが位相
比較器１から連続して出力され、該パルスをカウンタ５
が計数する。そして、ＵＰのパルスが連続２回出力され
た時点でシフトレジスタ６にシフト信号が与えられ、マ
ルチプレクサ２１による特性選択がＶＣＯ３からＶＣＯ
２に切り替えられる。これにより、ＰＬＬ回路の動作点
はＶＣＯ２で示される特性直線上へ遷移し、発振周波数
ｆが目標周波数ｆ０の近傍へジャンプする。この結果、
基準信号φ１に対するＰＬＬ回路の位相同期がすばやく
達成される。
【００３１】図９中の動作点Ｐ２から追随動作を開始す
る場合には、内部信号φ２の位相進みを示すデジタル位
相差信号ＤＯＷＮの２パルス目でＶＣＯ１からＶＣＯ２
への特性切り替えが行なわれる結果、動作点Ｐ１から開
始する場合と同様にＰＬＬ回路の位相同期がすばやく達
成される。
る場合には、内部信号φ２の位相進みを示すデジタル位
相差信号ＤＯＷＮの２パルス目でＶＣＯ１からＶＣＯ２
への特性切り替えが行なわれる結果、動作点Ｐ１から開
始する場合と同様にＰＬＬ回路の位相同期がすばやく達
成される。
【００３２】以上のとおり、本実施例によれば、リング
オシレータを構成するインバータチェーンの段数切り替
えを通じたＶＣＯ２０の発振周波数特性の切り替えによ
り周波数ジャンプが生じる結果、ＰＬＬ回路の周波数可
変範囲を拡大しても、該ＰＬＬ回路の高速引込み動作が
達成される。しかも、ＶＣＯ２０中の一部インバータの
共用により、第１の実施例の場合に比べて該ＶＣＯ部分
の小面積化、低消費電力化が図れる。
オシレータを構成するインバータチェーンの段数切り替
えを通じたＶＣＯ２０の発振周波数特性の切り替えによ
り周波数ジャンプが生じる結果、ＰＬＬ回路の周波数可
変範囲を拡大しても、該ＰＬＬ回路の高速引込み動作が
達成される。しかも、ＶＣＯ２０中の一部インバータの
共用により、第１の実施例の場合に比べて該ＶＣＯ部分
の小面積化、低消費電力化が図れる。
【００３３】なお、本実施例ではＰＬＬ回路の内部状態
をデジタル位相差信号ＵＰ，ＤＯＷＮの履歴に基づいて
検知したが、アナログ位相差信号Ｖpc又は位相制御信号
Ｖcnt の電圧値の上昇及び下降の履歴に関するモニタ結
果を用いてもよい。ＶＣＯ２０を構成するインバータチ
ェーンの段数や、ＶＣＯ２０の選択可能な発振周波数特
性の数は、使用条件に応じて適宜変更可能である。ＶＣ
Ｏ２０中の各インバータに代えて、前記I.A.Young et a
l.による差動回路で構成された遅延回路を採用すること
もできる。選択器としてのマルチプレクサ２１に代え
て、トランスファーゲート、リレー回路などを採用する
ことも可能である。分周器７の分周比を１／ｎ（ｎは正
の整数）に設定すれば、デューティ比５０％の所望の逓
倍周波数クロックが容易に得られる。
をデジタル位相差信号ＵＰ，ＤＯＷＮの履歴に基づいて
検知したが、アナログ位相差信号Ｖpc又は位相制御信号
Ｖcnt の電圧値の上昇及び下降の履歴に関するモニタ結
果を用いてもよい。ＶＣＯ２０を構成するインバータチ
ェーンの段数や、ＶＣＯ２０の選択可能な発振周波数特
性の数は、使用条件に応じて適宜変更可能である。ＶＣ
Ｏ２０中の各インバータに代えて、前記I.A.Young et a
l.による差動回路で構成された遅延回路を採用すること
もできる。選択器としてのマルチプレクサ２１に代え
て、トランスファーゲート、リレー回路などを採用する
ことも可能である。分周器７の分周比を１／ｎ（ｎは正
の整数）に設定すれば、デューティ比５０％の所望の逓
倍周波数クロックが容易に得られる。
【００３４】
【発明の効果】以上説明してきたとおり、請求項１〜６
の発明によれば、互いに異なる中心周波数を持った複数
のＶＣＯを設け、使用ＶＣＯの切り替えと各ＶＣＯの発
振・停止制御とをＰＬＬ回路の内部状態に応じて行なう
構成を採用したので、ＰＬＬ回路の周波数可変範囲を拡
大してもその高速引込み動作を達成でき、かつ不使用Ｖ
ＣＯの発振動作が停止してＰＬＬ回路の消費電力が低減
される。
の発明によれば、互いに異なる中心周波数を持った複数
のＶＣＯを設け、使用ＶＣＯの切り替えと各ＶＣＯの発
振・停止制御とをＰＬＬ回路の内部状態に応じて行なう
構成を採用したので、ＰＬＬ回路の周波数可変範囲を拡
大してもその高速引込み動作を達成でき、かつ不使用Ｖ
ＣＯの発振動作が停止してＰＬＬ回路の消費電力が低減
される。
【図１】本発明の第１の実施例に係るＰＬＬ回路のブロ
ック図である。
ック図である。
【図２】図１のＰＬＬ回路中の各ＶＣＯの周波数可変範
囲をオーバーラップさせない場合の該ＰＬＬ回路におけ
る目標周波数への追随動作を示す周波数特性図である。
囲をオーバーラップさせない場合の該ＰＬＬ回路におけ
る目標周波数への追随動作を示す周波数特性図である。
【図３】図１のＰＬＬ回路において図２中のＰ１から追
随動作を開始した場合の各部信号波形図である。
随動作を開始した場合の各部信号波形図である。
【図４】図２中のＰ２から追随動作を開始した場合の図
３と同様の図である。
３と同様の図である。
【図５】図２の周波数特性の設定ではある目標周波数に
対してＰＬＬ回路の追随動作が遅くなることを示す説明
図である。
対してＰＬＬ回路の追随動作が遅くなることを示す説明
図である。
【図６】図１のＰＬＬ回路中の各ＶＣＯの周波数可変範
囲をオーバーラップさせた場合の該ＰＬＬ回路における
目標周波数への追随動作を示す周波数特性図である。
囲をオーバーラップさせた場合の該ＰＬＬ回路における
目標周波数への追随動作を示す周波数特性図である。
【図７】本発明の第２の実施例に係るＰＬＬ回路のブロ
ック図である。
ック図である。
【図８】本発明の第３の実施例に係るＰＬＬ回路のブロ
ック図である。
ック図である。
【図９】図８のＰＬＬ回路における目標周波数への追随
動作を示すＶＣＯ周波数特性図である。
動作を示すＶＣＯ周波数特性図である。
【図１０】従来のＰＬＬ回路のブロック図である。
１ 位相比較器 ２ フィルタ ３ 電圧制御発振器（ＶＣＯ） ４ マルチプレクサ（選択器） ５ カウンタ ６ シフトレジスタ ７ 分周器 １０ ＶＣＯ制御回路 ２０ 電圧制御発振器（ＶＣＯ） ２１ マルチプレクサ（選択器） φ１ 基準信号 φ２ 内部信号 Ｖpc アナログ位相差信号 ＵＰ，ＤＯＷＮ デジタル位相差信号 Ｖcnt 位相制御信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−123226（ＪＰ，Ａ) 特開 平２−272912（ＪＰ，Ａ) 特開 昭58−43632（ＪＰ，Ａ) 特開 昭64−50622（ＪＰ，Ａ) 特開 平３−259619（ＪＰ，Ａ) 特開 平４−81125（ＪＰ，Ａ) 実公 昭49−29569（ＪＰ，Ｙ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/00 - 7/14
Claims (6)
- 【請求項１】 基準信号と内部信号との位相を比較して
その位相差に応じた位相差信号を出力するための位相比
較器と、 前記位相差信号に応じた電圧値を有する位相制御信号を
生成するためのフィルタと、 互いに異なる中心周波数を持ちかつ各々前記位相制御信
号の電圧値に従って発振周波数が制御される複数の電圧
制御発振器と、前記位相差信号又は位相制御信号に基づき前記複数の電
圧制御発振器の出力のうちの１つを選択するための選択
器と、 前記選択された電圧制御発振器の出力を分周することに
より前記内部信号を生成するための分周器と、 前記選択された電圧制御発振器の位相同期状態では該選
択された電圧制御発振器を除く他の電圧制御発振器の発
振動作を停止させるように、前記複数の電圧制御発振器
の各々の発振・停止の状態を前記位相差信号に基づいて
切り替えるための制御回路とを 備えたことを特徴とする
ＰＬＬ回路。 - 【請求項２】 請求項１記載のＰＬＬ回路において、 前記複数の電圧制御発振器は、位相制御信号の電圧値変
化量に対する発振周波数の変化量が互いに等しいことを
特徴とするＰＬＬ回路。 - 【請求項３】 請求項１記載のＰＬＬ回路において、 前記複数の電圧制御発振器は、周波数可変範囲が互いに
重なり合うことを特徴とするＰＬＬ回路。 - 【請求項４】 請求項１記載のＰＬＬ回路において、 前記選択器は、前記位相差信号又は位相制御信号の履歴
に基づいて前記複数の電圧制御発振器の出力の切り替え
を行なうことを特徴とするＰＬＬ回路。 - 【請求項５】 請求項１記載のＰＬＬ回路において、 前記選択器は、外部から前記複数の電圧制御発振器の出
力の切り替えを制御できるように構成されたことを特徴
とするＰＬＬ回路。 - 【請求項６】 請求項１記載のＰＬＬ回路において、 前記分周器は、分周比が１／ｎ（ｎは正の整数）である
ことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5146048A JP3014566B2 (ja) | 1992-06-22 | 1993-06-17 | Ｐｌｌ回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16247792 | 1992-06-22 | ||
| JP4-162477 | 1992-06-22 | ||
| JP5146048A JP3014566B2 (ja) | 1992-06-22 | 1993-06-17 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104748A JPH06104748A (ja) | 1994-04-15 |
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Family
ID=26476990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5146048A Expired - Fee Related JP3014566B2 (ja) | 1992-06-22 | 1993-06-17 | Ｐｌｌ回路 |
Country Status (1)
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| DE19823103C2 (de) * | 1998-05-22 | 2002-09-26 | Ericsson Telefon Ab L M | Mehrfachband-Frequenzgenerierung mit einer PLL-Schaltung |
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| EP1193877A1 (fr) * | 2000-09-29 | 2002-04-03 | Koninklijke Philips Electronics N.V. | Synthétiseur de fréquences à diviseur fractionnaire et à réponse rapide, et procédé de synthèse de fréquences correspondant |
| JP2004173177A (ja) * | 2002-11-22 | 2004-06-17 | Nec Corp | Ｐｌｌ回路 |
| US6911872B2 (en) * | 2003-03-25 | 2005-06-28 | Intel Corporation | Circuit and method for generating a clock signal |
| WO2005039051A1 (ja) | 2003-10-17 | 2005-04-28 | Fujitsu Limited | 半導体装置及び電圧制御発振回路 |
| JP4679814B2 (ja) * | 2003-10-20 | 2011-05-11 | 株式会社リコー | Ｐｌｌ回路 |
| WO2005093956A1 (ja) * | 2004-03-29 | 2005-10-06 | Nec Corporation | Ｐｌｌ回路 |
| KR100910531B1 (ko) * | 2007-09-11 | 2009-07-31 | 삼성전기주식회사 | 다중 대역 전압 제어 발진기를 갖는 주파수 합성기 |
| KR101007211B1 (ko) * | 2010-05-01 | 2011-01-12 | 삼성탈레스 주식회사 | 항공전자용 광대역 고주파 주파수 합성기 |
-
1993
- 1993-06-17 JP JP5146048A patent/JP3014566B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH06104748A (ja) | 1994-04-15 |
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