JPH10336027A - クロック発生器 - Google Patents
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- 239000013078 crystal Substances 0.000 claims description 5
- 230000010355 oscillation Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/08—Clock generators with changeable or programmable clock frequency
-
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 出力クロックを発生させる過程で出力クロッ
ク或は入力クロックの周波数より高周波数を生じさせ
ず、選択可能な出力クロックの周波数を細かく設定でき
るＰＬＬを用いたクロック発生器を提供する。 【選択手段】 クロック入力１を、分周比が周波数制御
レジスタ７によって設定される分周回路２で分周し、分
周した出力クロックをＶＣＯ５と第２の分周回路６とを
含むＰＬＬで逓倍したクロックを出力クロック１０とし
て出力する。この分周回路２の分周比は、周波数制御レ
ジスタ７の設定によりプログラマブルに指定する。
ク或は入力クロックの周波数より高周波数を生じさせ
ず、選択可能な出力クロックの周波数を細かく設定でき
るＰＬＬを用いたクロック発生器を提供する。 【選択手段】 クロック入力１を、分周比が周波数制御
レジスタ７によって設定される分周回路２で分周し、分
周した出力クロックをＶＣＯ５と第２の分周回路６とを
含むＰＬＬで逓倍したクロックを出力クロック１０とし
て出力する。この分周回路２の分周比は、周波数制御レ
ジスタ７の設定によりプログラマブルに指定する。
Description
【０００１】
【発明の属する技術分野】本発明はクロック発生器に関
し、特に発生させるクロック周波数を任意に選択できる
クロック発生器に関する。
し、特に発生させるクロック周波数を任意に選択できる
クロック発生器に関する。
【０００２】
【従来の技術】近年マイクロコンピュータを始めとする
半導体集積回路の動作周波数の高速化により、外部から
集積回路の動作周波数と同じクロック周波数を供給する
ことが困難になっている。そのため通常はＰＬＬ等を利
用した逓倍回路を集積回路内部にクロック発生器として
搭載しておき、外部から供給するクロックは低く抑え、
内部の動作周波数のみを高速化する方法が一般的に取ら
れている。これに関連する技術としては、例えば特開平
９−９３１２６号「クロック発生器」で開示された先行
技術が存在する（以下、これを先行技術という）。
半導体集積回路の動作周波数の高速化により、外部から
集積回路の動作周波数と同じクロック周波数を供給する
ことが困難になっている。そのため通常はＰＬＬ等を利
用した逓倍回路を集積回路内部にクロック発生器として
搭載しておき、外部から供給するクロックは低く抑え、
内部の動作周波数のみを高速化する方法が一般的に取ら
れている。これに関連する技術としては、例えば特開平
９−９３１２６号「クロック発生器」で開示された先行
技術が存在する（以下、これを先行技術という）。
【０００３】図３は先行技術の構成を説明するためのブ
ロック図、図４は図３に示す回路の周波数遷移を示す図
である。入力端子１へは水晶発振器または外部システム
（共に図示せず）から入力クロック信号ｆｒが入力さ
れ、位相周波数比較器３へ基準クロックとして、またク
ロックセレクタ１２へのクロック入力として用いられ
る。位相周波数比較器３の出力は、ローパスフィルタ４
に接続され、ローパスフィルタ４からのアナログ出力信
号が電圧制御発振器（以下、ＶＣＯとも言う）５に入力
され、その制御電圧となる。ＶＣＯ５の出力は、第１お
よび第２の分周回路６，２へ入力として供給され、第１
の分周回路６の出力は、位相周波数比較器３の他の一方
の入力に接続され、フィードバックループが形成されて
いる。
ロック図、図４は図３に示す回路の周波数遷移を示す図
である。入力端子１へは水晶発振器または外部システム
（共に図示せず）から入力クロック信号ｆｒが入力さ
れ、位相周波数比較器３へ基準クロックとして、またク
ロックセレクタ１２へのクロック入力として用いられ
る。位相周波数比較器３の出力は、ローパスフィルタ４
に接続され、ローパスフィルタ４からのアナログ出力信
号が電圧制御発振器（以下、ＶＣＯとも言う）５に入力
され、その制御電圧となる。ＶＣＯ５の出力は、第１お
よび第２の分周回路６，２へ入力として供給され、第１
の分周回路６の出力は、位相周波数比較器３の他の一方
の入力に接続され、フィードバックループが形成されて
いる。
【０００４】周波数制御レジスタ７から出力される分周
制御信号８，９は、第２の分周回路２に接続され、その
分周比の選択に用いられる。また周波数制御レジスタ７
からはクロックセレクタ１２へクロックセレクタ信号１
１が出力され、クロックセレクタ１２から出力する出力
クロック１０の選択に供される。また周波数制御レジス
タ７は、ＣＰＵ（図示せず）のプログラム処理により設
定された条件に応じて、分周制御信号８，９およびクロ
ックセレクタ信号１２の出力レベルを切り替える動作を
行うが、分周制御信号８と分周制御信号９は各々排他的
であり、どちらか一方のみがアクティブになる。
制御信号８，９は、第２の分周回路２に接続され、その
分周比の選択に用いられる。また周波数制御レジスタ７
からはクロックセレクタ１２へクロックセレクタ信号１
１が出力され、クロックセレクタ１２から出力する出力
クロック１０の選択に供される。また周波数制御レジス
タ７は、ＣＰＵ（図示せず）のプログラム処理により設
定された条件に応じて、分周制御信号８，９およびクロ
ックセレクタ信号１２の出力レベルを切り替える動作を
行うが、分周制御信号８と分周制御信号９は各々排他的
であり、どちらか一方のみがアクティブになる。
【０００５】先行技術のクロック発生器は図３に示すよ
うに、位相周波数比較器３，ローパスフィルタ４，ＶＣ
Ｏ５，分周回路６の構成により、ＰＬＬとして動作し、
分周回路６の出力信号を入力クロック信号の位相，周波
数に同期（ロック）させる動作を行う。このとき入力ク
ロックの周波数ｆｒとＶＣＯ５の出力周波数ｆｖとは、
ｆｖ＝Ｍ・ｆｒの式により関連付けられる（Ｍは第１の
分周回路６の分周比）。また、ＶＣＯ５の出力周波数ｆ
ｖと第２の分周回路２の出力周波数ｆｄは、ｆｄ＝ｆｖ
／Ｎの式により関連付けられる。ここでＮは分周回路２
の分周比を表し、分周制御信号８，９により指定され
る。クロックセレクタ１２では、クロックセレクタ信号
１１の指定により、入力クロック信号ｆｒまたは分周回
路２の出力ｆｄのどちらか一方を選択して出力する（す
なわちｆｃ＝ｆｒまたはｆｄ）。
うに、位相周波数比較器３，ローパスフィルタ４，ＶＣ
Ｏ５，分周回路６の構成により、ＰＬＬとして動作し、
分周回路６の出力信号を入力クロック信号の位相，周波
数に同期（ロック）させる動作を行う。このとき入力ク
ロックの周波数ｆｒとＶＣＯ５の出力周波数ｆｖとは、
ｆｖ＝Ｍ・ｆｒの式により関連付けられる（Ｍは第１の
分周回路６の分周比）。また、ＶＣＯ５の出力周波数ｆ
ｖと第２の分周回路２の出力周波数ｆｄは、ｆｄ＝ｆｖ
／Ｎの式により関連付けられる。ここでＮは分周回路２
の分周比を表し、分周制御信号８，９により指定され
る。クロックセレクタ１２では、クロックセレクタ信号
１１の指定により、入力クロック信号ｆｒまたは分周回
路２の出力ｆｄのどちらか一方を選択して出力する（す
なわちｆｃ＝ｆｒまたはｆｄ）。
【０００６】入力端子１からの入力クロックの周波数ｆ
ｒと、ＰＬＬの出力クロックの周波数ｆｖと、分周回路
２の出力クロックの周波数ｆｄすなわちクロック出力端
子１０から出力されるクロック周波数ｆｃとは、図４に
示すように遷移する。従ってこのクロック発生器内での
最大周波数は、分周回路２の分周比の如何に係わらず、
常にＰＬＬの出力周波数ｆｖとなる。
ｒと、ＰＬＬの出力クロックの周波数ｆｖと、分周回路
２の出力クロックの周波数ｆｄすなわちクロック出力端
子１０から出力されるクロック周波数ｆｃとは、図４に
示すように遷移する。従ってこのクロック発生器内での
最大周波数は、分周回路２の分周比の如何に係わらず、
常にＰＬＬの出力周波数ｆｖとなる。
【０００７】
【発明が解決しようとする課題】先行技術に係わるクロ
ック発生器は上述のような構成とすることで瞬時にクロ
ック周波数を切り替えることとしているが、クロック発
生器内のＰＬＬで高周波が発生するため、例えば集積回
路内に設ける場合に、この高周波が高周波ノイズ源とな
る恐れがある。すなわち入力クロックの周波数ｆｒ常に
最大周波数ｆｖまで高速化する構成なので、必然的に高
周波が発生する。
ック発生器は上述のような構成とすることで瞬時にクロ
ック周波数を切り替えることとしているが、クロック発
生器内のＰＬＬで高周波が発生するため、例えば集積回
路内に設ける場合に、この高周波が高周波ノイズ源とな
る恐れがある。すなわち入力クロックの周波数ｆｒ常に
最大周波数ｆｖまで高速化する構成なので、必然的に高
周波が発生する。
【０００８】また先行技術に係わるクロック発生器で
は、出力クロックとして選択可能な周波数ｆｄがＶＣＯ
の出力周波数ｆｖの整数分周となるため、選択可能な周
波数をより細分化するためには、この周波数ｆｖをより
高速化する必要があり、上述の問題がさらに顕著とな
る。さらに周波数ｆｖを高くすると、分周器の動作周波
数範囲を超えてしまうという問題が生じる。
は、出力クロックとして選択可能な周波数ｆｄがＶＣＯ
の出力周波数ｆｖの整数分周となるため、選択可能な周
波数をより細分化するためには、この周波数ｆｖをより
高速化する必要があり、上述の問題がさらに顕著とな
る。さらに周波数ｆｖを高くすると、分周器の動作周波
数範囲を超えてしまうという問題が生じる。
【０００９】本発明はかかる問題点を解決するためにな
されたものであり、位相同期回路内部の周波数を低くし
て高周波ノイズの発生を抑えると共に、消費電力の低
減，選択可能な周波数の細分化が可能なクロック発生器
を提供することを目的としている。
されたものであり、位相同期回路内部の周波数を低くし
て高周波ノイズの発生を抑えると共に、消費電力の低
減，選択可能な周波数の細分化が可能なクロック発生器
を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明に係わるクロック
発生器は、入力信号を逓倍する位相同期回路で構成され
たクロック発振器において、前記入力信号を分周して前
記位相同期回路に入力する分周手段と、この分周手段の
分周比を選択的に設定する手段とを備えたことを特徴と
する。
発生器は、入力信号を逓倍する位相同期回路で構成され
たクロック発振器において、前記入力信号を分周して前
記位相同期回路に入力する分周手段と、この分周手段の
分周比を選択的に設定する手段とを備えたことを特徴と
する。
【００１１】また、力信号を受け所定分周出力との位相
比較を行う位相周波数比較器と、この位相周波数比較器
の出力電圧を取り出すローパスフィルタと、このローパ
スフィルタの出力を制御電圧として発振出力を制御する
電圧制御発振器と、この電圧制御発振器の出力を分周し
て前記分周出力を得る分周回路とからなるフィードバッ
クループにより位相同期回路が構成されたクロック発生
器において、前記入力信号を分周して前記位相周波数比
較器に入力する分周手段と、この分周手段の分周比を選
択的に設定する手段とを備えたことを特徴とする。本発
明のクロック発生器は上述のような構成とすることによ
り、位相同期回路内部の周波数を低く設定することが可
能となる。
比較を行う位相周波数比較器と、この位相周波数比較器
の出力電圧を取り出すローパスフィルタと、このローパ
スフィルタの出力を制御電圧として発振出力を制御する
電圧制御発振器と、この電圧制御発振器の出力を分周し
て前記分周出力を得る分周回路とからなるフィードバッ
クループにより位相同期回路が構成されたクロック発生
器において、前記入力信号を分周して前記位相周波数比
較器に入力する分周手段と、この分周手段の分周比を選
択的に設定する手段とを備えたことを特徴とする。本発
明のクロック発生器は上述のような構成とすることによ
り、位相同期回路内部の周波数を低く設定することが可
能となる。
【００１２】また前記分周手段の分周比を選択的に設定
する手段は、分周比設定用のレジスタと、出力クロック
により駆動されると共に分周比を設定するプログラムを
実行する中央処理装置とが含まれることを特徴とする。
する手段は、分周比設定用のレジスタと、出力クロック
により駆動されると共に分周比を設定するプログラムを
実行する中央処理装置とが含まれることを特徴とする。
【００１３】また当該クロック発生器は集積回路内部に
組み込まれ、前記入力信号には同じく前記集積回路内部
に設けられた水晶発振器の発振出力が用いられることを
特徴とする。
組み込まれ、前記入力信号には同じく前記集積回路内部
に設けられた水晶発振器の発振出力が用いられることを
特徴とする。
【００１４】さらに当該クロック発生器は集積回路内部
に組み込まれ、前記入力信号には前記集積回路外部から
供給されるクロック信号が用いられることを特徴とす
る。
に組み込まれ、前記入力信号には前記集積回路外部から
供給されるクロック信号が用いられることを特徴とす
る。
【００１５】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。図１は、本発明のクロック発生器の
構成の一実施形態を示すブロック図であり、図におい
て、１はクロック入力端子、２は第１の分周回路、３は
位相周波数比較器、４はローパスフィルタ、５は電圧制
御発振器（ＶＣＯ）、６は第２の分周回路、７は周波数
制御レジスタ、８，９は分周制御信号、１０はクロック
出力端子である。なおこの実施形態では、第１の分周回
路２で本願明細書で言う分周手段が構成され、位相周波
数比較器３，ローパスフィルタ４，電圧制御発振器（Ｖ
ＣＯ）５，第２の分周回路６で位相同期回路が構成さ
れ、また本願明細書で言う分周手段の分周比を選択的に
設定する手段には、周波数制御レジスタ７およびＣＰＵ
（図示せず）が含まれるものとする。
参照して説明する。図１は、本発明のクロック発生器の
構成の一実施形態を示すブロック図であり、図におい
て、１はクロック入力端子、２は第１の分周回路、３は
位相周波数比較器、４はローパスフィルタ、５は電圧制
御発振器（ＶＣＯ）、６は第２の分周回路、７は周波数
制御レジスタ、８，９は分周制御信号、１０はクロック
出力端子である。なおこの実施形態では、第１の分周回
路２で本願明細書で言う分周手段が構成され、位相周波
数比較器３，ローパスフィルタ４，電圧制御発振器（Ｖ
ＣＯ）５，第２の分周回路６で位相同期回路が構成さ
れ、また本願明細書で言う分周手段の分周比を選択的に
設定する手段には、周波数制御レジスタ７およびＣＰＵ
（図示せず）が含まれるものとする。
【００１６】クロック入力端子１へは水晶発振器または
外部（図示せず）から入力クロック信号ｆｒが入力さ
れ、第１の分周回路２へ出力される。周波数制御レジス
タ７から出力される分周制御信号８，９は、第１の分周
回路２へ入力され、その分周比の選択に用いられる。第
１の分周回路２からの出力クロックｆｄは、位相周波数
比較器３の一方へ基準クロックとして入力される。位相
周波数比較器３はその出力がローパスフィルタ４に入力
され、ローパスフィルタ４のアナログ出力信号が電圧制
御発振器（ＶＣＯ）５に入力され、その制御電圧とな
る。電圧制御発振器５の出力は、出力クロックとしてク
ロック出力端子１０から出力されると共に、第２の分周
回路６に入力され、第２の分周回路６の出力が位相周波
数比較器３の他の一方に入力され、フィードバックルー
プが形成されている。
外部（図示せず）から入力クロック信号ｆｒが入力さ
れ、第１の分周回路２へ出力される。周波数制御レジス
タ７から出力される分周制御信号８，９は、第１の分周
回路２へ入力され、その分周比の選択に用いられる。第
１の分周回路２からの出力クロックｆｄは、位相周波数
比較器３の一方へ基準クロックとして入力される。位相
周波数比較器３はその出力がローパスフィルタ４に入力
され、ローパスフィルタ４のアナログ出力信号が電圧制
御発振器（ＶＣＯ）５に入力され、その制御電圧とな
る。電圧制御発振器５の出力は、出力クロックとしてク
ロック出力端子１０から出力されると共に、第２の分周
回路６に入力され、第２の分周回路６の出力が位相周波
数比較器３の他の一方に入力され、フィードバックルー
プが形成されている。
【００１７】周波数制御レジスタ７は、ＣＰＵ（図示せ
ず）のプログラム処理により設定された条件に応じて分
周制御信号８，９を設定する。入力クロックｆｒの周波
数Ｆｒと、第１の分周回路２の出力クロックｆｄの周波
数Ｆｄは、Ｆｄ＝Ｆｒ／Ｎの式により関連付けられる。
ここで、Ｎは第１の分周回路２の分周比を表し、分周制
御信号８，９の組み合わせにより指定される。
ず）のプログラム処理により設定された条件に応じて分
周制御信号８，９を設定する。入力クロックｆｒの周波
数Ｆｒと、第１の分周回路２の出力クロックｆｄの周波
数Ｆｄは、Ｆｄ＝Ｆｒ／Ｎの式により関連付けられる。
ここで、Ｎは第１の分周回路２の分周比を表し、分周制
御信号８，９の組み合わせにより指定される。
【００１８】位相周波数比較器３，ローパスフィルタ
４，電圧制御発振器５および第２の分周回路６より形成
されるフィードバックループは、ＰＬＬの原理により動
作し、第２の分周回路６の出力クロックを、第１の分周
回路２の出力クロックｆｄの、位相，周波数に同期（ロ
ック）させる。このとき出力クロックｆｄの周波数Ｆｄ
と、電圧制御発振器５の出力クロックｆｖの周波数Ｆｖ
は、Ｆｖ＝Ｍ・Ｆｄの式により関連付けられる。ここ
で、Ｍは第２の分周回路６の分周比である。
４，電圧制御発振器５および第２の分周回路６より形成
されるフィードバックループは、ＰＬＬの原理により動
作し、第２の分周回路６の出力クロックを、第１の分周
回路２の出力クロックｆｄの、位相，周波数に同期（ロ
ック）させる。このとき出力クロックｆｄの周波数Ｆｄ
と、電圧制御発振器５の出力クロックｆｖの周波数Ｆｖ
は、Ｆｖ＝Ｍ・Ｆｄの式により関連付けられる。ここ
で、Ｍは第２の分周回路６の分周比である。
【００１９】図２に、本実施形態のクロック発生器にお
ける入力端子１からの入力クロックｆｒ、第１の分周回
路２の出力クロックｆｄ、位相周波数比較器３，ローパ
スフィルタ４，電圧制御発振器５および第２の分周回路
６より形成されるＰＬＬの出力クロックｆｖ（すなわち
出力クロックｆｃ）の周波数の遷移状態を示す。従って
第１の分周回路２の分周比が、第２の分周回路６の分周
比よりも小さな場合は、本実施形態のクロック発生器内
における最大周波数は出力クロックｆｃの周波数とな
る。また第１の分周回路２の分周比が、第２の分周回路
６の分周比よりも大きな場合は、入力クロック周波数ｆ
ｒが最大周波数となる。すなわち本実施形態のクロック
発生器では、何れの場合にも出力クロックｆｃあるいは
入力クロックｆｒより高い周波数が発生することはなく
なる。
ける入力端子１からの入力クロックｆｒ、第１の分周回
路２の出力クロックｆｄ、位相周波数比較器３，ローパ
スフィルタ４，電圧制御発振器５および第２の分周回路
６より形成されるＰＬＬの出力クロックｆｖ（すなわち
出力クロックｆｃ）の周波数の遷移状態を示す。従って
第１の分周回路２の分周比が、第２の分周回路６の分周
比よりも小さな場合は、本実施形態のクロック発生器内
における最大周波数は出力クロックｆｃの周波数とな
る。また第１の分周回路２の分周比が、第２の分周回路
６の分周比よりも大きな場合は、入力クロック周波数ｆ
ｒが最大周波数となる。すなわち本実施形態のクロック
発生器では、何れの場合にも出力クロックｆｃあるいは
入力クロックｆｒより高い周波数が発生することはなく
なる。
【００２０】
【実施例】以下、上述の実施形態を実施例レベルで説明
する。クロック入力端子１への入力クロックｆｒとし
て、１０ＭＨｚが供給され、第１の分周回路２の分周比
Ｎが、分周制御信号８，９の組合により、００ｂのとき
Ｎ＝８、 ０１ｂのときＮ＝９、 １０ｂのときＮ＝１
０、１１ｂのときＮ＝１１とすると、第１の分周回路２
から出力されるｆｄの周波数Ｆｄは、それぞれ、Ｆｄ＝
１．２５ＭＨｚ（Ｎ＝８）、 １．１１ＭＨｚ（Ｎ＝
９）、１．００ＭＨｚ（Ｎ＝１０）、 ０．９０ＭＨｚ
（Ｎ＝１１）となる。
する。クロック入力端子１への入力クロックｆｒとし
て、１０ＭＨｚが供給され、第１の分周回路２の分周比
Ｎが、分周制御信号８，９の組合により、００ｂのとき
Ｎ＝８、 ０１ｂのときＮ＝９、 １０ｂのときＮ＝１
０、１１ｂのときＮ＝１１とすると、第１の分周回路２
から出力されるｆｄの周波数Ｆｄは、それぞれ、Ｆｄ＝
１．２５ＭＨｚ（Ｎ＝８）、 １．１１ＭＨｚ（Ｎ＝
９）、１．００ＭＨｚ（Ｎ＝１０）、 ０．９０ＭＨｚ
（Ｎ＝１１）となる。
【００２１】また、第２の分周回路６の分周比Ｍが、Ｍ
＝６４の場合、電圧制御発振器５からの出力ｆｖの周波
数Ｆｖは、それぞれ、Ｆｖ＝８０ＭＨｚ（Ｍ＝６４，Ｎ
＝８）、 ７１ＭＨｚ（Ｍ＝６４，Ｎ＝９）、６４ＭＨ
ｚ（Ｍ＝６４，Ｎ＝１０）、 ５８ＭＨｚ（Ｍ＝６４，
Ｎ＝１１）となり、これが出力クロックｆｃとして出力
される。ＣＰＵ（図示せず）のプログラム処理により設
定された条件に応じて、周波数制御レジスタ７の設定値
を書き換えることによって、各処理に最適な周波数の出
力クロック１０を選択する。なお本実施例では、第２の
分周回路６における分周比を６４分周、第１の分周回路
２においては８分周，９分周，１０分周および１１分周
で切り替える構成として説明したが、さらに分周回路２
の分周比を大きくすることによって、より細かなクロッ
ク出力が得られる。
＝６４の場合、電圧制御発振器５からの出力ｆｖの周波
数Ｆｖは、それぞれ、Ｆｖ＝８０ＭＨｚ（Ｍ＝６４，Ｎ
＝８）、 ７１ＭＨｚ（Ｍ＝６４，Ｎ＝９）、６４ＭＨ
ｚ（Ｍ＝６４，Ｎ＝１０）、 ５８ＭＨｚ（Ｍ＝６４，
Ｎ＝１１）となり、これが出力クロックｆｃとして出力
される。ＣＰＵ（図示せず）のプログラム処理により設
定された条件に応じて、周波数制御レジスタ７の設定値
を書き換えることによって、各処理に最適な周波数の出
力クロック１０を選択する。なお本実施例では、第２の
分周回路６における分周比を６４分周、第１の分周回路
２においては８分周，９分周，１０分周および１１分周
で切り替える構成として説明したが、さらに分周回路２
の分周比を大きくすることによって、より細かなクロッ
ク出力が得られる。
【００２２】なお上述の従来の技術で説明したように、
本実施形態のクロック発生器は、集積回路内部に設けて
も良く、この場合クロック入力端子１へは同じく集積回
路内部に設けられた水晶発振器の発振出力が入力される
構成とすることも、或は集積回路外部からのクロック信
号が入力される構成としても良い。
本実施形態のクロック発生器は、集積回路内部に設けて
も良く、この場合クロック入力端子１へは同じく集積回
路内部に設けられた水晶発振器の発振出力が入力される
構成とすることも、或は集積回路外部からのクロック信
号が入力される構成としても良い。
【００２３】
【発明の効果】以上説明したように本発明のクロック発
生器は、入力クロックを任意の分周比で分周した後にＰ
ＬＬで逓倍する構成としたため、出力クロックが最大周
波数となり、例えば集積回路内に用いる場合、ＣＰＵク
ロックより速い高周波クロックを生成することがなく、
消費電力の低減，高周波ノイズの低減が図れる。
生器は、入力クロックを任意の分周比で分周した後にＰ
ＬＬで逓倍する構成としたため、出力クロックが最大周
波数となり、例えば集積回路内に用いる場合、ＣＰＵク
ロックより速い高周波クロックを生成することがなく、
消費電力の低減，高周波ノイズの低減が図れる。
【００２４】また入力クロックを任意の分周比で分周し
た後にＰＬＬで逓倍する構成のため、選択可能な出力ク
ロック周波数を細分化すべく、第１の分周回路および第
２の分周回路の分周比を大きくとっても、ＰＬＬによっ
て非常に高い周波数のクロックが生成されることがな
く、従って分周回路の動作周波数範囲を超えるという現
象を防止でき、選択可能な出力クロック周波数をより細
分化して、各処理に最適な周波数が容易に得られる等の
効果がある。
た後にＰＬＬで逓倍する構成のため、選択可能な出力ク
ロック周波数を細分化すべく、第１の分周回路および第
２の分周回路の分周比を大きくとっても、ＰＬＬによっ
て非常に高い周波数のクロックが生成されることがな
く、従って分周回路の動作周波数範囲を超えるという現
象を防止でき、選択可能な出力クロック周波数をより細
分化して、各処理に最適な周波数が容易に得られる等の
効果がある。
【図１】本発明のクロック発生器の一実施形態を示すブ
ロック図である。
ロック図である。
【図２】図１に示すクロック発生器の各クロックの周波
数遷移を示す図である。
数遷移を示す図である。
【図３】先行技術に係わるクロック発生器の一例を示す
ブロック図である。
ブロック図である。
【図４】先行技術に係わるクロック発生器の各クロック
の周波数遷移を示す図である。
の周波数遷移を示す図である。
１ クロック入力端子 ２ 第１の分周回路 ３ 位相周波数比較器 ４ ローパスフィルタ ５ 電圧制御発振器（ＶＣＯ） ６ 第２の分周回路 ７ 周波数制御レジスタ ８，９ 分周制御信号 １０ クロック出力端子 １１ クロック・タイミングセレクタ信号 １２ クロックセレクタ
Claims (5)
- 【請求項１】 入力信号を逓倍する位相同期回路で構成
されたクロック発振器において、 前記入力信号を分周して前記位相同期回路に入力する分
周手段と、 この分周手段の分周比を選択的に設定する手段とを備え
たことを特徴とするクロック発生器。 - 【請求項２】 入力信号を受け所定分周出力との位相比
較を行う位相周波数比較器と、この位相周波数比較器の
出力電圧を取り出すローパスフィルタと、このローパス
フィルタの出力を制御電圧として発振出力を制御する電
圧制御発振器と、この電圧制御発振器の出力を分周して
前記分周出力を得る分周回路とからなるフィードバック
ループにより位相同期回路が構成されたクロック発生器
において、 前記入力信号を分周して前記位相周波数比較器に入力す
る分周手段と、 この分周手段の分周比を選択的に設定する手段とを備え
たことを特徴とするクロック発生器。 - 【請求項３】 前記分周手段の分周比を選択的に設定す
る手段は、 分周比設定用のレジスタと、出力クロックにより駆動さ
れると共に分周比を設定するプログラムを実行する中央
処理装置とが含まれることを特徴とする請求項１または
請求項２の何れかに記載のクロック発生器。 - 【請求項４】 当該クロック発生器は集積回路内部に組
み込まれ、前記入力信号には同じく前記集積回路内部に
設けられた水晶発振器の発振出力が用いられることを特
徴とする請求項１乃至請求項３の何れかに記載のクロッ
ク発生器。 - 【請求項５】 当該クロック発生器は集積回路内部に組
み込まれ、前記入力信号には前記集積回路外部から供給
されるクロック信号が用いられることを特徴とする請求
項１乃至請求項３の何れかに記載のクロック発生器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156113A JPH10336027A (ja) | 1997-05-30 | 1997-05-30 | クロック発生器 |
| EP98109540A EP0881775A1 (en) | 1997-05-30 | 1998-05-26 | A clock generator |
| KR1019980019933A KR19980087520A (ko) | 1997-05-30 | 1998-05-29 | 클록 발생기 |
| CN98115152A CN1209692A (zh) | 1997-05-30 | 1998-05-30 | 时钟发生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156113A JPH10336027A (ja) | 1997-05-30 | 1997-05-30 | クロック発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10336027A true JPH10336027A (ja) | 1998-12-18 |
Family
ID=15620606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9156113A Pending JPH10336027A (ja) | 1997-05-30 | 1997-05-30 | クロック発生器 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0881775A1 (ja) |
| JP (1) | JPH10336027A (ja) |
| KR (1) | KR19980087520A (ja) |
| CN (1) | CN1209692A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100865739B1 (ko) | 2007-03-31 | 2008-10-29 | 주식회사 하이닉스반도체 | 위상 고정 루프 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6566921B1 (en) * | 2000-08-03 | 2003-05-20 | International Business Machines Corporation | Apparatus and method for high resolution frequency adjustment in a multistage frequency synthesizer |
| CN100428630C (zh) * | 2003-08-29 | 2008-10-22 | 华为技术有限公司 | 同步数字体系系统时钟及产生方法 |
| CN1722654B (zh) * | 2004-12-31 | 2010-04-14 | 杭州华三通信技术有限公司 | 以太网设备时钟调整装置 |
| CN102868398B (zh) * | 2011-07-05 | 2014-12-17 | 联发科技（新加坡）私人有限公司 | 时钟信号产生装置以及使用于时钟信号产生装置的方法 |
| CN115694475B (zh) * | 2022-12-30 | 2023-03-14 | 中国电子科技集团公司第二十九研究所 | 全相参基准信号产生电路、组合电路及控制方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105717B2 (ja) * | 1984-02-10 | 1995-11-13 | 株式会社日立製作所 | クロック発生回路 |
| US5142247A (en) * | 1991-08-06 | 1992-08-25 | Compaq Computer Corporation | Multiple frequency phase-locked loop clock generator with stable transitions between frequencies |
| JP3120602B2 (ja) * | 1992-11-09 | 2000-12-25 | 日本電気株式会社 | ディジタル受信機 |
| JP3866781B2 (ja) * | 1994-05-26 | 2007-01-10 | セイコーエプソン株式会社 | 消費電力を効率化した情報処理装置 |
| JPH0993126A (ja) * | 1995-09-28 | 1997-04-04 | Nec Corp | クロック発生器 |
-
1997
- 1997-05-30 JP JP9156113A patent/JPH10336027A/ja active Pending
-
1998
- 1998-05-26 EP EP98109540A patent/EP0881775A1/en not_active Withdrawn
- 1998-05-29 KR KR1019980019933A patent/KR19980087520A/ko not_active Application Discontinuation
- 1998-05-30 CN CN98115152A patent/CN1209692A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100865739B1 (ko) | 2007-03-31 | 2008-10-29 | 주식회사 하이닉스반도체 | 위상 고정 루프 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1209692A (zh) | 1999-03-03 |
| EP0881775A1 (en) | 1998-12-02 |
| KR19980087520A (ko) | 1998-12-05 |
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