JPH07105717B2

JPH07105717B2 - クロック発生回路

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Publication number: JPH07105717B2
Application number: JP59021768A
Authority: JP
Inventors: 憲二金子; 克明高木; 達治松浦; 吉宗萩原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-02-10
Filing date: 1984-02-10
Publication date: 1995-11-13
Anticipated expiration: 2010-11-13
Also published as: JPS60167525A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、集積回路用の内部クロツク信号を発生させる
回路に関する。

〔発明の背景〕

近年、集積回路の高速化が進み、集積回路の動作の基と
なるクロツク信号も年々、高周波数化してきており、今
後との一層高速化が進展する状況にある。デジタル集積
回路の代表としてよく知られているマイクロプロセツサ
においては、その動作速度は年率1.3〜1.4倍程度で伸び
てきており、この伸び率は多少鈍るにしても今後ともこ
の傾向は続くと考えられる。現在、高速のマイクロプロ
セツサとして知られているものは、外部から12MHzのク
ロツク信号を供給しており、上述した年率で動作速度が
向上すれば、必要とされるクロツク周波数は、５年後に
は44MHz〜64MHzと非常に高い周波数となつてしまう。つ
まり、今後更に集積回路の高速化を図るためには、上述
したように非常に高い周波数のクロツク信号を作り出す
必要があるが、こういつた高周波信号を従来のように水
晶振動子を用いて内部の発振回路で発生させる場合に
は、外部ピンの大きな浮遊容量等を高速に駆動する能力
を有する発振回路を構成しなければならない困難が伴
う。同様に外部の回路で発生させたクロツク信号を集積
回路に供給する場合には、外部ピンの容量と布線の浮遊
容量を高速に駆動しなければならない。とくに、集積回
路を多数使用するような用途においては、低コストのシ
ステムとするためにクロツク発生回路を１つにして各集
積回路へクロツク信号を供給することが望ましいし、各
集積回路を同期して動作させる場合には、クロツク発生
回路は１つに限定される。このように、１つのクロツク
発生回路から多数の集積回路へクロツク信号を供給する
場合には、各集積回路の外部ピンの浮遊容量と布線の浮
遊容量が非常に大きなものとなり、高周波のクロツク信
号を安定して供給するのが困難となる。

〔発明の目的〕

本発明の目的は、上述の問題点を解決するために集積回
路に加える外部クロツク信号を低周波のままで、この信
号に同期した高周波の内部のクロツク信号を発生させる
ことのできる回路を提供するものである。

また、外部から供給されるクロツク信号の周波数は常に
一定とは限らず、用途によつて種々の周波数が加えられ
る可能性があり、本発明ではこういつた場合にも適応可
能な回路を提供するものである。

〔発明の概要〕

本発明は、集積回路の内部クロツク信号にフエーズ・ロ
ツク・ループ回路（以下PLL回路と略称する。）を有す
ることにより、外部から供給されるクロツク信号に同期
した高周波の内部クロツク信号を発生させることを可能
とするものである。また、種々の周波数の外部クロツク
信号に応じて、PLL回路内部のフイルタの特定数を可変
にすることにより、広範な外部クロツク周波数での動作
を可能とするものである。

〔発明の実施例〕

以下、本発明を実施例に従つて説明する。

第１図（ａ）は、周波数倍周回路Ａ（12）を内部に有す
る集積回路11の構成を示した図である。第１図（ｂ）
は、第１図（ａ）における信号の波形を示した概念図で
ある。第１図（ａ）において、集積回路11は、周波数倍
周回路12とこの倍周回路によつて得られた内部クロツク
信号Ｓによつて動作する回路14を有している。上記倍周
回路Ａには、外部より基準クロツク信号Ｒ（周波数
_Ｒ）が加えられるか、あるいは、集積回路11内に有す
る発振回路OSC（13）によつて得られた基準クロツク信
号Ｒ（周波数_Ｒ）が加えられる。倍周回路Ａは、これ
らの信号を受けて、これらの信号に同期した高周波（周
波数ｎ_R:nは整数）の信号Ｓを発生させる。また倍周
回路Ａの入力、Ｎは倍周数ｎを設定するための外部入力
である。本方式の回路を用いれば、内部回路Ｂで必要と
なる内部クロツク信号の周波数が高い場合でも集積回路
の外部ピンに加えられる信号の周波数を低くすることが
可能となり、今後の集積回路の動作速度の向上に対して
も容易に適応できる利点を有する。

第２図の実施例は、第１図に示した倍周回路Ａを実現す
るための回路方式を示している。本回路方式はPLL回路
としてよく知られた回路構成である。第２図において、
21は分周回路（CNTR1）22は位相比較回路（PC）、22は
チヤージポンプ回路（CP）、24はローパスフイルタ（LP
F）、25は電圧制御発振回路（VCO）、26は分周回路（CN
TR2）である。分周回路に入力されている信号M,Nはそれ
ぞれ分周数設定のための信号である。また分周回路CNTR
1は用途に応じて段数を設定するが、不要な場合もあ
る。

本実施例の回路において、安定状態では、外部からの基
準クロツク信号Ｒ（周波数_Ｒ）の1/Mの周波数の信号R
_MとVCOの出力信号Ｓ（周波数_Ｓ）の1/Nの周波数の信
号S_Nが等しく、位相も同期している。したがつて、という周波数のVCO出力信号Ｓが得られる。ここで、N/M
＞１という関係を満足するようなM,Nの値を設定すれ
ば、VCOの出力信号の周波数を基準クロツク信号の周波
数より高くすることができる。同様に分周回路CNTR2の
途中から取り出す信号Ｓ′（周波数_S/N′）も基準ク
ロツク信号より周波数を高くすることができる。これら
の信号S,S′を内部クロツク信号として用いることによ
り、第１図で示した倍周回路を実現することが可能とな
る。

倍周回路として、本実施例のPLL回路を用いた場合の特
徴について次下に述べる。

まず第１に、外部からの基準クロツク信号と内部クロツ
ク信号の周波数比例を設定する上での自由度が大きいこ
とである。このことは、集積回路の内部クロツクの高周
波化に対して、外部からの基準クロツク周波数を変えず
に、分周回路CNTR2の分周数Ｎの設定変更だけで対処す
ることが可能になることを意味している。

第２の点は、PLL回路を用いた場合は、外部からの基準
クロツク信号と内部クロツク信号の位相の同期を容易に
とれることである。倍周回路として、PLL回路以外の回
路も可能であるが、位相の同期をとることは容易ではな
い。

以上、倍周回路として第２図に示す実施例を用いた場合
の特徴を述べてきたが、問題点も有している。それは、
基準クロツク信号の周波数が決まれば、LPFの時定数を
決定できるが、この基準クロツク信号として、広範な周
波数を用いて動作させたいというような用途の場合に
は、LPFの時定数を一義的に決定することができないこ
とである。つまり、LPFの時定数は、PLL回路全体のダン
ピングフアクタやロツク・アツプタイム等を決める要素
となつているため、位相比較回路に入る周波数に応じて
最適な値を選ぶ必要がある。このため、基準クロツクの
信号を周波数を広範に変えて用いる場合は、LPFの時定
数もそれに応じて変える必要がある。基準クロツク信号
の周波数を広範に設定したいという要求は、集積回路を
製造する立場から言えば、集積回路のテスト時に速度を
落して機能チエツクを行う場合が多々ある。また、集積
回路を使う立場から言えば、同じく集積回路中のマイク
ロ・プログラム等のソフトウエアチエツクのために速度
を落してテストする場合も多い。さらに、システムの都
合上、任意の周波数の基準クロツク信号を発生できず、
低周波の基準クロツク信号で使用する場合もよくある。

第２図で示した実施例の場合でも、こういつた種々の用
途に対して部分的には適応可能である。

まず、第１の基準クロツク信号の分周回路CNTR1の分周
段数を多くしておき、広範な基準クロツク信号に対して
分周数Ｍの設定を変えることにより、位相比較回路PCに
入る周波数を一定に保つ方法がある。しかしながら、こ
の場合は、位相比較回路の入力信号周波数はあらかじめ
低い周波数に設定しておかなければならないので、LPF
の時定数を大きな値に設定しておかなければならない。
集積回路においてはよく知られているように大きな時定
数を得ることは、素子面積の増大をきたし、困難を伴
う。さらに基準クロツク信号の分周回路の段数を増加さ
せることも回路面積の増大をきたし、好ましくない。

また、別の方法として、LPFの時定数を決める素子を外
付けとして、使用周波数に応じてその素子を交換する
か、あるいはLPFを電圧（電流）制御可変時定数回路を
用いて外部から時定数を設定させることも可能である。
しかしながら、この場合は素子を外付けするため、ある
いは制御端子用に外部ピンを用意しておかなければなら
ないので集積回路のピン数が増加してしまう。

このように、以上の方法では、使用周波数毎に設定を変
えなければいけないという制約がつきまとう。

第３図は、上述の問題点も解決できる回路方式を示した
実施例である。第３図において、31は分周回路（CNTR
1）、32は位相比較回路（PC）、33はチヤージポンプ回
路（CP）、34はローパスフイルタ（LPF）、35は電圧制
御発振回路（VCO）、36は分周回路（CNTR2）、37は周波
数−電圧変換回路（FVC）である。本回路方式において3
1〜36は第２図で示した実施例と同一の回路ブロツクで
ある。

本実施例では、第２図の実施例で述べた問題点を解決す
るために、周波数−電圧変換回路を有し、LPFを電圧
（電流）制御可変時定数回路で構成する。本実施例の動
作は、基準クロツク信号を周波数−電圧変換回路に入力
し、周波数を電圧に変換した信号電圧Vcを得て、これを
LPFの電圧制御入力に加える。これにより、基準クロツ
ク信号の周波数に応じてLPFの時定数を最適な値に自動
的に制御することが可能になる。

以上の本実施例の特徴について以下に述べる。本実施例
は、第２図で示した実施例の構成要件を全て有している
ので、第２図の実施例で述べた特徴はそのまま本実施例
の特徴となる。さらに、第２図の実施例で述べた問題点
を解決でき、外付け部品が不要になる。基準クロツク信
号の分周数を設定するための外部ピン、あるいはLPFの
時定数を制御するための外部ピンも不要になる。種々の
基準クロツク信号に対して全自動で適応可能になる、な
ど大きな利点を有している。以上の事により、本実施例
の回路方式を用いれば、集積回路のテスト時に動作速度
を落して機能チエツクを行うような用途、集積回路中の
マイクロ・プログラム等のリフトウエアチエツク時に速
度を落して使用するような用途、あるいはシステムの都
合により、高周波の基準信号が得られないような用途、
などに対しても容易に適用可能となる利点を有してい
る。

第４図（ａ）は、第２図，第３図で示した実施例におけ
るVCO回路を実現する具体回路の実施例を示した図であ
る。第４図（ｂ）は、従来のCMOSインバータによるリン
グオツシレータの例である。

第４図（ａ）において、41はLPFからの出力電圧を受け
て電流に変換する電圧・電流変換回路、Q₄₁,Q₄₂,Q₄₃は
カレントミラー回路を構成している。Q₄₄,Q₄₇はこのカ
レントミラー回路からの電位を受けて、Q₄₅,Q₄₆で構成
されるCMOSインバータに流れる充放電電流を制御するた
めのトランジスタである。発振回路部は、Q₄₅,Q₄₆のイ
ンバータとQ₄₄,Q₄₇のトランジスタが対になつた回路を
奇数段接続したリングオツシレータで構成している。出
力信号Ｓ（周波数_Ｓ）は42の出力バツフアを介して取
り出す。

本実施例のVCO回路は、入力電圧を電圧・電流回路で受
けて電流に変換し、この電流に比例した電流でインバー
タによるリングオツシレータ回路の発振周波数を制御し
ている。以下、本実施例の発振回路部の動作を従来例と
対比させて説明する。

第４図（ｂ）は、CMOSインバータによるリングオツシレ
ータを用いた従来のVCO回路である。第４図（ｂ）にお
いて、インバータ１段当りの遅延時間τは、 τ＝CV/I_D となる。ここで、Ｃはインバータの出力端での容量値、
Ｖは制御電圧でインバータの電源電圧を与えている。I_D
は、トランジスタのオン時のドレイン電流である。この
I_Dはゲート電圧の２乗に比例し、ゲート電圧はCMOSでは
接地電位から電源電圧Ｖまで振れるので、I_Dは結局、電
源電圧Ｖの２乗に比例する。したがつて、遅延時間で
は、 τ∝C/V となる。このインバータをｎ段（奇数）接続したリング
オツシレータでは、その発振周波数_Ｓは、となる。このように、第４図（ｂ）の回路では制御電圧
Ｖを変えることによつて発振周波数_ＳをＶに比例させ
て変化させることができる。

しかしながら、第４図（ｂ）に示したような従来例で
は、制御電圧Ｖの変化はそのままリングオツシレータ回
路の論理振幅の変化となつてしまい、リングオツシレー
タ回路から出力を取り出して他の回路を駆動することが
困難となる。

これに対して、第４図（ａ）に示した本発明の実施例の
回路は、発振周波数を変えても論理振幅が変化すること
なく、最大論理振幅が得られるのが特徴である。

本実施例の発振回路部のインバータは、電源側と接地側
に電流制御用のトランジスタを有しているので、出力端
容量の充放電はこの電流値I_oで決まる。本実施例回路の
インバータ１段当りの遅延時間τは、となる。ここで、Vccは電源電圧である。したがつて、
このインバータをｎ段（奇数）接続したリングオツシレ
ータの発振周波数_Ｓは、となる。このように、本実施例の回路は、制御電流I_Oに
比例させて発振周波数_Ｓを変化させることができる。
また本実施例の回路では、インバータの電源電圧を変化
させないので、論理振幅は一定で、接地電位から電源電
圧Vccまでの最大振幅が常に得られる。

以上述べた他にも第２図，第３図のVCO回路として、の
こぎり波発振回路やエミツタ結合発振回路（MOSの場合
はソース結合発振回路）、IIL回路による各種の発振回
路等を用いることができるのは言うまでもない。

次に、第２図，第３図で示した実施例におけるLPFを実
現する具体回路の実施例を第５図に示す。第５図は従来
から良く知られている受動素子（抵抗Ｒと容量Ｃ）によ
るLPFの例である。集積回路において、このように受動
素子を用いたLPFを実現することは勿論可能であるの
で、第２図，第３図に示した実施例のLPFとして用いる
ことができる。

しかしながら、集積回路において時定数の大きなLPFを
実現しようとする場合、その素子値、素子面積が大きく
なり、実現が難しい。また、第２図，第３図で示したよ
うに制御電圧VcによつてLPFの時定数を可変としなけれ
ばならない用途には用いることができない。

第６図（ａ）に示す回路は、こういつた従来回路の問題
点を解決し、可変時定数のLPFの構成を可能とする電圧
制御可変抵抗回路の実施例である。

第６図（ａ）において、可変抵抗はトランジスタQ₆₁とQ
₆₂の直列回路で構成され、抵抗値を制御するための回路
はQ₆₁,Q₆₂と逆極性のトランジスタQxと電圧制御定電流
源I_Xで構成されている。Vcは電圧制御定電流源I_Xを制御
するための入力電圧である。

以下に本実施例の動作を説明する。

まず、第６図（ａ）の回路においてＡ点の電位V_AがＢ点
V_Bより高いとする。

入力電圧Vcが与えられて、制御電流I_Xが決まるとトラン
ジスタQ_Xに電流が流れ、Qxのソース・ゲート間の電圧V_X
が決まる。トランジスタQ_Xのソースおよびゲートは、ト
ランジスタQ₆₁,Q₆₂のゲートおよびQ₆₁のドレイン（Q₆₂
のソース）にそれぞれ接続されている。このため、トラ
ンジスタQ₆₁のドレイン・ゲート間電圧およびQ₆₂のゲー
ト・ソース間電圧が電圧Vxに固定されることになる。

したがつて、トランジスタQ₆₁はゲート電圧がドレイン
電圧より常に電圧Vxだけ高いMOSダイオードとして動作
する。トランジスタQ₆₂はゲート・ソース間の電圧がV_X
に固定されるのでこの電圧で制限される電流が流れる定
電流源に近い動作をする。この結果、トランジスタQ₆₁
のドレイン・ソース間のインピーダンスは低く、Q₆₂の
それは高くなり、Q₆₁,Q₆₂を流れる電流Ｉはトランジス
タQ₆₂のドレイン・ソース間電流で決められる。結局、
本回路におけるＡ点からＢ点への電流は、電圧V_Xによつ
て可変とすることができるようになる。電圧V_Xは、電流
I_Xで制御され、I_Xは電源電圧Vcによつて制御することが
できる。

以上の説明からもわかるように本実施例の回路において
は、各トランジスタの特性を揃えることにより、制御電
流I_XとQ₆₁,Q₆₂に流れる電流Ｉを比例して制御すること
が可能である。

しかも、本実施例の回路はトランジスタを用いて抵抗を
構成しているので、そのバイアス電圧を変えることによ
り、小さな素子面積でも大きな抵抗値を容易に実現でき
る利点がある。

以上の説明においては、Ａ点の電位V_AがＢ点より高いと
したが、Ｂ点の電位V_BがＡ点よりも高い場合も、トラン
ジスタQ₆₁,Q₆₂の接続が対称になつているので、Ｂ点か
らＡ点へ同様の電流が流れる。結局、本実施例の回路
は、第６図（ｂ）に示すような電流電圧特性を示す。第
６図（ｂ）において、縦軸ＩはトランジスタQ₆₁,Q₆₂に
流れる電流（Ａ点からＢ点へ流れる電流の向きを正とす
る。）、横軸はＡ点とＢ点の電位V_A,V_Bの差Ｖである。
また、第６図（ｂ）には制御電圧Vcを変えたときの３つ
のケースについての特性を示してある。

本実施例で示した電圧制御可変抵抗回路は、受動素子の
抵抗と同じように、抵抗として用いる両端子間電圧が正
負のどちらの値でも対称の特性を示すので種々の回路へ
の応用が可能である。

以上の実施例では説明の都合上トランジスタの極性を限
定したが、各トランジスタの極性を反転させて構成した
場合も本発明に含まれることは言うまでもない。

第６図（ｃ）は、第６図（ａ）の本実施例の回路を用い
てLPFを構成した例である。第６図（ｃ）と第５図を対
比させてみるとわかるように、本実施例では、第５図の
抵抗Ｒの代りにトランジスタQ₁,Q₂を用いてLPFを構成し
ている。

この他にも、本実施例で示した電圧制御可変抵抗を従来
の受動素子である抵抗の代りに置き換えることが可能で
ある。

第７図（ａ）は、従来の遅れ進みLPFを受動素子で構成
した例であり、（ｂ）は（ａ）の回路の抵抗R₁,R₂の代
りに本実施例の電圧制御可変抵抗回路を用いた実施例を
示している。

第７図において、Q₇₁,Q₇₂が抵抗R₁として、Q₇₃,Q₇₄が抵
抗R₂として動作する。それぞれの抵抗値は、I_X1,I_X2の
電源によつて制御することが可能である。また、LPSに
限らず、ハイパスフイルタ（HPF）に用いることができ
るのは容易に類指できる。

さらに、増幅器を利用した応用等では、増幅器の利得を
電子的に制御したいことがしばしばある。この種の電子
的利得制御は、増幅器の信号処理能力あるいはダイナミ
ツクレンジを改善するのに特に有用であり、増幅器利得
を自動利得制御（AGC）ループで制御することが多い。
こういつた場合にも本実施例の電圧制御可変抵抗回路は
最適である。

なお、第２図，第３図で示した実施例のLPFにおける電
圧制御可変抵抗回路として、他の回路を用いてもよいこ
とは言うまでもない。

次に、第３図で示した実施例における周波数電圧変換回
路（FVC）を実現する具体回路の実施例を第８図に示
す。

第８図（ａ）の回路は、大きく分けて、（１）基準クロ
ツク信号を分周し、電荷積分を行なう回路を制御するた
めの信号を得る回路ブロツク（81〜89）、（２）上記信
号を受けて、一定期間電荷積分を行なう回路（90〜92,C
₁）、（３）電荷積分の結果、得られた電圧をサンプル
・ホールドする回路（93,C₂）、（４）サンプル・ホー
ルドされた電圧（あるいは電圧を電流に変換）を出力す
るためのバツフア回路（94）から構成される。

第８図（ａ）において、81は基準クロツクを分周する回
路、82,85は電荷積分の開始信号を分周信号から合成す
る論理回路、83,86は電荷積分の終了信号を分周信号か
ら合成する論理回路、84,87は電荷積分の結果の電圧を
取り込むのに必要なサンプルホールド信号を分周信号か
ら合成する論理回路である。88,89は電荷積分開始信号
と終了信号を受けて積分回路のゲートの開閉を行うため
のフリツプフロツプ回路、90は電荷積分の時間に対する
電圧上昇の傾斜を決定するための定電流回路、91,92は
電荷積分期間中休止期間中の電流通路の開閉を行うゲー
ト、C₁は電荷を蓄積するための容量である。93,C₂はそ
れぞれC₂の電圧を取り込むためのゲートとその電圧を保
持するための容量である。

以下に第８図（ａ）の回路の動作を第８図（ｂ）の信号
タイミングチヤートを参照しながら説明する。

基準クロツク信号Ｒ（周波数_Ｒ）を受けて、ｎ段（ｎ
は任意の値：ここでは説明の都合上４段としている。）
の分周回路によつて分周し、A,B,C,Dという４種の信号
を得る。これらの信号の関係は第８図（ｂ）に示してあ
る。これら基準クロツク信号ＲとA,B;C,Dの信号を、第
８図（ａ）の82,83,84の論理回路に入力することによ
り、E,F,Gの信号が得られる。

ここでＥ信号は、電荷積分開始を与える信号で論理式で
は、Ｅ＝Ｒ・Ａ・Ｂ・Ｃ・Ｄとなる。

Ｆ信号は、電荷積分終了を与える信号で、論理式ではＦ＝Ｒ・Ａ・・Ｃ・となる。

Ｇ信号は、電荷積分結果の電圧をサンプルホールドする
ための信号で、論理式ではＧ＝Ｒ・Ａ・Ｂ・Ｃ・となる。

この電荷積分開始信号Ｆが、88,89からなるフリツプ・
フロツプに入力されるとフリツプ・フロツプの出力Ｈは
Lowレベルとなり、トランジスタ91がオン、92がオフと
なる。したがつて、定電流源90から電流I_oが流れ出し、
容量C₁の充電を開始する。容量C₁の電圧値V_Aは、時間と
ともに一定の傾きを持つて直線的に上昇する。この電圧
上昇の過程でサンプル・ホールド信号が入り、ゲート93
を開いて容量C₂へ電圧を取り込んだ後、ゲート93を閉じ
て容量C₂の電圧を保持する。

次に電荷積分終了信号Ｆを受けてフリツプ・フロツプを
反転し、91をオフ、92をオン状態にする。このとき92が
オン状態になるので容量C₁の電荷はC₁を介して放電し、
電圧V_Aは０となる。この状態は、次の電荷積分開始信号
が来るまで維持される。

本実施例では、容量C₁の電圧V_Aをサンプルホールドする
時間的な位置は周波数に逆比例して変化するため、周波
数・電圧変換が可能となる。つまり、基準クロツク信号
の周波数を_Ｒとし、積分開始時点の時刻を０とする
と、サンプル・ホールドを行う時刻Ｔはとなる。ここでｎは分周回路の段数であり、第８図の例
ではｎ＝４である。

一方、電荷積分回路の電圧V_Aはであるから、時刻Ｔでの電圧V_Aはとなる。この電圧値V_A|_t _＝ _Ｔがサンプル・ホールドされ
るわけであるから、サンプル・ホールドされる電圧値は
基準クロツク信号Ｒの周波数_Ｒに逆比例することにあ
る。

このようにして、本実施例の回路は周波数・電圧変換を
行なうことができる。この変換された電圧を可変時定数
LPFに加えることによつて、基準クロツク信号の周波数
に応じてLPFの時定数を自動的に可変にすることが可能
である。

以上の説明においては、第２図，第３図で示した実施例
の位相比較回路、チヤージポンプ回路、分周回路につい
ては何も触れなかつたが、これらの回路は、従来から良
く知られている回路を用いて構成できることは言うまで
もない。

〔発明の効果〕

以上説明してきたように本発明によれば、集積回路に外
部から与える基準クロツク信号の周波数を高くすること
なく、（例えば高々10MHz程度）内部のクロツク信号の
周波数を高くすることができるので、（例えば数10MHz
〜100MHz）今後の集積回路の高速化に対しての適応が容
易になるという大きな効果がある。また、このことは集
積回路を利用する側にとつては、高周波の信号を扱う必
要がないため、集積回路と一緒に用いる各種部品のコス
トを下げられるという経済上の大きな利点を有してい
る。

さらに、本発明によれば、内部のクロツク信号の周波数
とは異なつた各種の周波数の外部基準クロツク信号の周
波数を内部の分周回路の分周数の設定を変えるだけで選
ぶことができることになるので、システム設計者にとつ
て多種多様のシステムへの応用が容易になるという利点
を有している。

この他に、本発明によれば、集積回路の内部クロツク信
号として外部基準クロツク信号に同期させた信号を得る
ことができるので、本発明の集積回路を多数用いる場合
に集積回路間の信号伝達の同期を容易にとることができ
るという利点を有している。

また、本発明を用いれば、外部から与える基準クロツク
信号の周波数を任意に変えても、内部の倍周回路に必要
な時定数を自動的に変化させて適応可能となる利点を有
している。しかもこの時定数回路は、集積回路中にオン
チツプで容易に構成できるので外部のピン数低減、ある
いは外付部品点数の低減の上で大きな効果がある。集積
回路内部の時定数を自動的に可変にできるということ
は、集積回路のテスト時に動作速度を落して用いるよう
な用途、集積回路中のマイクロ・プログラム等のソフト
ウエアのチエツク時に速度を落して使用するような用
途、あるいは高周波の基準クロツク信号が得られずやむ
なく動作速度を落して用いるような用途等に対してもシ
ステムに何ら変更を加えずに用いることができるという
大きな効果を有している。

【図面の簡単な説明】

第１図は、本発明の概括的説明を行うための実施例、第
２図は第１の実施例の回路でブロツク図、第３図は第２
の実施例の回路ブロツク図、第４図は第1,第２の実施例
の部分回路の実施例、第５図は従来例、第６図は第1,第
２の実施例の部分回路の実施例、第７図（ａ）は従来
例、（ｂ）は第1,第２の実施例の部分回路図、第８図は
第1,第２の実施例の部分回路図を示す図である。 11……集積回路、12……倍周回路、13……発振回路、15
……水晶振動子、16……容量、21,26……分周回路、22
……位相比較回路、23……チヤージポンプ回路、24……
LPF、25……VCO、31,36……分周回路、32……位相比較
回路、33……チヤージポンプ回路、34……LPF、35……V
CO、37……周波数・電圧変換回路、41……電圧・電流変
換回路、42……出力バツフア、Q₄₁,Q₄₂,Q₄₄,Q₄₅,Q₄₈…
…PMOSトランジスタ、Q₄₃,Q₄₆,Q₄₇,Q₄₈……NMOSトラン
ジスタ、Ｒ……抵抗、Ｃ……容量、I_X……定電流源、Q_X
……PMOSトランジスタ、Q₆₁,Q₆₂……NMOSトランジス
タ、R₁,R₂……抵抗、I_X1,I_X2……定電流源、Q_X1,Q_X2…
…PMOSトランジスタ、Q₇₁〜Q₇₄……NMOSトランジスタ、
81……分周回路、82〜87……論理ゲート、88,89……フ
リツプ・フロツプ回路、90……定電流源、91……PMOSト
ランジスタ、92……NMOSトランジスタ、93……トランス
フアゲート、94……バツフア回路、C₁,C₂……容量。

───────────────────────────────────────────────────── フロントページの続き (72)発明者萩原吉宗東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭51−21711（ＪＰ，Ａ) 特開昭58−43632（ＪＰ，Ａ) 特開昭60−189327（ＪＰ，Ａ) 特公昭54−7675（ＪＰ，Ｂ２)

Claims

【特許請求の範囲】

【請求項１】供給される電圧に対応した周波数の内部ク
ロック信号を出力する電圧制御発振回路と、上記電圧制御発振回路の発振出力を所定の周波数に分周
する分周回路と、基準となるクロック信号と上記分周回路の出力信号との
位相を比較する位相比較器と、上記位相比較器と上記電圧制御発振回路の間に配置され
たローパスフィルタと、上記基準となるクロック信号の周波数に対応して上記ロ
ーパスフィルタの時定数を連続的に変化させる時定数可
変手段とを有することを特徴とするクロック発生回路。
【請求項２】上記時定数可変手段は、周波数−電圧変換
回路と電圧制御可変抵抗回路とからなることを特徴とす
る特許請求の範囲第１項記載のクロック発生回路。
【請求項３】上記周波数−電圧変換回路は、上記基準ク
ロック信号を分周する手段と、上記分周した信号からタ
イミングを発生する手段と、前記タイミングを発生する
手段に基づいて積分期間を特定し積分信号を得る手段
と、前記積分信号に対し上記タイミングを発生する手段
からの信号により上記積分信号を保持する手段と、前記
保持された信号を上記ローパスフィルタへ供給してなる
ことを特徴とする特許請求の範囲第２項記載のクロック
発生回路。
【請求項４】上記クロック発生回路は、外部から基準ク
ロック信号が供給されるとともに、該基準クロック信号
を分周して出力する第２の分周回路を有し、上記位相比
較回路は上記第２の分周回路の出力信号と上記分周回路
の出力信号との位相を比較するよう構成され、上記時定
数可変手段は上記基準クロック信号に基づき上記ローパ
スフィルタの時定数を変化させることを特徴とする特許
請求の範囲第１項記載のクロック発生回路。