JPH07253825A - 半導体集積回路のクロック信号分配方法およびこの方法に用いられる周波数逓倍器 - Google Patents

Abstract

(57)【要約】 【目的】 消費電力を可及的に小さくすることの可能な
半導体集積回路のクロック信号分配方法およびこの方法
に用いられる周波数逓倍器の提供。 【構成】 本発明のクロック信号分配方法は、外部から
のクロック信号を受ける入力端子２と、クロック信号に
よって駆動される被駆動部１５₁ ，１５₂ ，１５₃ とを
有する半導体集積回路１において、入力端子と被駆動部
とを接続するクロック配線上に周波数逓倍器９₁ ，
９₂ ，９₃ ，９₄ を設け、被駆動部を駆動するクロック
信号の周波数が外部からのクロック信号の周波数よりも
高くなるようにしたことを特徴とする。本発明の周波数
逓倍器は、外部から入力される第１のクロック信号を遅
延させた第２のクロック信号を生成する遅延回路７０
と、第１および第２のクロック信号に基づいて排他的論
理和演算を行う排他的論理和回路８０と、この排他的論
理和回路の出力クロック信号に基づいて出力クロック信
号のデューティ比が所定値となるような制御信号を送出
するデューティ比制御回路９０とを備え、遅延回路は制
御信号に基づいて遅延量を変えることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路のクロッ
ク信号分配方法およびこの方法に用いられる周波数逓倍
器に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来、
同期式の論理回路を実現した半導体集積回路において
は、クロック信号は正しい動作を保証するために重要で
あり、多数のクロック分配方法が提案されている。例え
ば（南）Minami et al "Clock Tree Synthesis Based
on RC Delay Balancing." ＩＥＥＥ Custom Integrate
d Circuit Conference, pp２８．３．１〜４，１９９
２．や、高野他著、“ディレースキュー最小化のための
線幅最適化クロック配線手法”、信学技報 ＣＡＳ ９
３−９，pp５７〜６３などの論文に詳細に記述されてい
るように、チップすなわち半導体集積回路全体の各所で
のクロック信号間の到達時間の差（クロックスキュー）
や、チップのクロック入力端子からクロックで駆動され
る回路までの信号到達時間（クロックディレー）を小さ
くするための研究が報告されている。

【０００３】これらの技術においては、クロックスキュ
ーを小さくするために、チップのクロック入力端子から
クロック信号を必要とする多数の回路、多くの場合はフ
リップフロップなどの記憶素子までの信号遅延が同一と
なるように配線を決定していた。そして、この技術にお
いては、クロック配線の形態としてチップのクロック入
力端子からのクロック信号の配線をツリー（木）構造と
なるように布線し、かつツリーの根つまりクロックの入
力端子からクロック信号が必要な素子までのディレーを
バランスするように配線することによってクロックスキ
ューを最小化していた。したがって上述の技術において
は、配線形状を決定する段階で、分岐点をクロックディ
レーがバランスするように決定できるため、クロックス
キューが最小となる配線を得ることができる。

【０００４】更に、クロックディレーを縮小するための
技術として、ツリー構造のクロック配線の適当な位置に
バッファーを挿入して信号波形の劣化を回復する方法
や、クロック配線の配線幅を可変にして配線幅の最適化
を図るなどの提案がされている。配線幅を調節して遅延
を減少させる方法は、配線幅を広くすれば配線抵抗は減
少するが配線の静電容量は増加し、逆に配線幅を狭くす
れば配線抵抗は増加するものの配線の静電容量は減少す
るという性質を利用して、流れる電流量が大きなクロッ
ク配線の根元は配線幅を広げ、逆に電流量の少ない先端
部は静電容量が少なくなるように配線幅を狭めてある。
実際の線幅の決定には遅延時間を目的関数、クロックス
キューを零とする最適化問題を解くことによって決定で
きる。

【０００５】クロック配線で消費される電力が半導体集
積回路の消費電力全体に占める割合はかなり大きく、半
導体集積回路の低消費電力化の上で問題であった。これ
は、多くの同期式ディジタル回路の場合、最も高速動作
する部分においても、クロック信号に同期させて動作さ
せるために、クロック配線が集積回路の中で最も高い周
波数の信号を伝搬させること、および半導体集積回路中
のほとんどのフリップフロップなどの記憶素子をクロッ
ク信号で駆動する必要があることによるものである。何
故ならば、最近の主流であるＣＭＯＳ方式の集積回路に
おける消費電力Ｐは良く知られているように

【０００６】

【数１】 で表わされる。ここでＣ_ｉは対象となる回路の各々の負
荷容量であり、Ｖは電源電圧、ｆは動作周波数、ｎは駆
動される対象となる回路の個数である。クロックを分配
する回路に上述の式を適用する場合は、Ｃ_ｉはフリップ
フロップなど、クロックで駆動される記憶素子のクロッ
ク端子の入力静電容量とクロック配線自体の静電容量で
あり、ｆはクロック周波数、ｎはクロック端子とクロッ
ク配線の負荷容量の総数である。したがって、クロック
配線の場合は一つの信号で駆動される負荷容量Ｃ_ｉの総
和が最も大きく、かつクロック周波数ｆも大きいため消
費電力が大きくなるからである。

【０００７】従来、クロック配線の消費電力を低下させ
るための方法は、配線長を短くすることによって負荷容
量を低減させるか、またはフリップフロップのクロック
入力端子の静電容量を小さくすることによって行ってい
た。しかし、配線長を短くしたり、フリップフロップの
静電容量を小さくすることには限界があった。

【０００８】本発明は上記事情を考慮してなされたもの
であって、消費電力を可及的に低減することのできる半
導体集積回路のクロック信号分配方法、及びこの分配方
法に用いられる周波数逓倍器を提供することを目的とす
る。

【０００９】

【課題を解決するための手段】第１の発明による半導体
集積回路のクロック信号分配方法の第１の態様は、外部
からのクロック信号を受ける入力端子と、クロック信号
によって駆動される被駆動部とを有する半導体集積回路
において、入力端子と被駆動部とを接続するクロック配
線上に周波数逓倍器を設け、被駆動部を駆動するクロッ
ク信号の周波数が、外部からのクロック信号の周波数よ
りも高くなるようにしたことを特徴とする。

【００１０】また、第１の発明によるクロック信号分配
方法の第２の態様は、上記第１の態様において、クロッ
ク配線が分岐系を有する場合には、周波数逓倍器は分岐
系の負荷がバランスする位置に設けるようにすることを
特徴とする。

【００１１】第２の発明による半導体集積回路のクロッ
ク信号分配方法の第１の態様は、半導体集積回路の複数
のセルを駆動するクロック信号の周波数に応じて分類
し、同一周波数のクロック信号によって駆動されるセル
が近接するように配置し、第１の周波数のクロック信号
によって駆動されるセルの第１の集合と、前記第１の周
波数とは異なる第２の周波数のクロック信号によって駆
動されるセルの第２の集合との両方に含まれるクロック
配線の技が最小となるようにクロック配線を決定し、第
１の集合と第２の集合とを接続するクロック配線上に周
波数逓倍器を設けるようにすることを特徴とする。

【００１２】また、第２の発明のクロック信号分配方法
の第２の態様は、第２の発明の第１の態様において、ク
ロック配線が分岐系を有する場合には、周波数逓倍器は
分岐系の負荷がバランスする位置に設けるようにするこ
とを特徴とする。

【００１３】第３の発明による周波数逓倍器は、外部か
ら入力される第１のクロック信号を遅延させた第２のク
ロック信号を生成する遅延回路と、第１および第２のク
ロック信号に基づいて排他的論理和演算を行う排他的論
理和回路と、この排他的論理和回路の出力クロック信号
に基づいて出力クロック信号のデューティ比が所定値と
なるような制御信号を送出するデューティ比制御回路
と、を備え、遅延回路は制御信号に基づいて遅延量を変
えることを特徴とする。

【００１４】

【作用】上述のように構成された第１の発明の第１の態
様によれば、クロック信号を受ける入力端子と被駆動部
とを接続するクロック配線上に周波数逓倍器が設けら
れ、被駆動部を駆動するクロック信号の周波数が外部か
らクロック信号の周波数よりも高くなるようにされてい
る。一方、半導体集積回路の消費電力は周波数に比例す
る。このため周波数逓倍器を設けないで外部から入力さ
れるクロック信号によって直接駆動する場合に比べて第
１の発明の第１の態様のほうが消費電力を小さくするこ
とができる。

【００１５】また、第１の発明の第２の態様によれば、
第１の態様において周波数逓倍器は分岐系の負荷がバラ
ンスする位置に設けられることにより、クロックスキュ
ーを可及的に小さくすることができる。また、この第２
の態様による方法は第１の態様の方法と同様に消費電力
を小さくすることができることは言うまでもない。

【００１６】第２の発明方法の第１の態様によれば、第
１の周波数によって駆動されるセルの第１の集合と第２
の周波数によって駆動されるセルの第２の集合の両方に
含まれるクロック配線の技が最小となるようにクロック
配線が決定され、第１の集合と第２の集合とを接続する
クロック配線上に周波数逓倍器が設けられる。これによ
り周波数逓倍器の個数を最小にすることができ、消費電
力を小さくすることができる。

【００１７】また、第２の発明の第２の態様によれば、
第１の態様において、周波数逓倍器はクロック配線の分
岐系の負荷がバランスする位置に設けられる。これによ
り、クロックスキューを可及的に小さくすることができ
るとともに、消費電力を小さくすることができる。

【００１８】第３の発明の周波数逓倍器によれば、外か
らの第１のクロック信号とこの第１のクロック信号を遅
延回路によって遅延した第２のクロック信号との排他的
論理和回路において、排他的論理和演算することにより
周波数が逓倍されたクロック信号を得ている。そして、
この逓倍されたクロック信号のデューティ比が所定の値
でないならば、デューティ比制御回路から遅延回路に制
御信号が出力され、第２のクロック信号の遅延量が制御
される。これにより、デューティ比の安定した逓倍され
たクロック信号を得ることができる。

【００１９】

【実施例】第１の発明によるクロック信号分配方法の一
実施例を図１を参照して説明する。図１は上記実施例の
クロック信号分配方法によって得られた半導体集積回路
１のクロック配線系統図である。この実施例のクロック
信号分配方法は、まずクロック配線を周知の技術（例え
ば、従来技術で述べた南や高野の論文を参照）を用いて
ツリー（樹木）状に構成する。例えば図１において、外
部からのクロック信号を入力するための入力端子２に接
続されるクロック配線４が分岐点５においてクロック配
線４₁ ，４₂ に分岐される。そしてクロック配線４
_ｉ（ｉ＝１，２）は分岐点７_ｉにおいてクロック配線８
_2i-1，８_2iと分岐され、クロック配線８_ｊ（ｊ＝１，…
４）は分岐点１０_ｊにおいてクロック配線１１_2j-1，１
１_2jと分岐される。また、クロック配線１１_ｉ（ｉ＝
１，…８）は分岐点１２_ｉにおいてクロック配線１
１_i1，１１_i2に分岐される。このようにクロック配線を
ツリー状に構成するのは上述の論文等に示されているよ
うに、ツリー状配線系の分岐点の両側の負荷容量が等し
くなるようにすることが容易であり、これによりクロッ
クスキューを小さくすることができるためである。

【００２０】なお、図１においては、クロック配線の途
中、例えば、入力端子２と分岐点５との間、分岐点５と
分岐点７₁ および７₂ の間にはクロックバッファ３，６
₁ ，６₂ が設けられている。これは、クロックバッファ
によってクロック信号の波形の歪を補正し、クロック信
号の波形の劣化および遅延を可及的に防止するためであ
る。そしてクロック配線の途中にクロックバッファを挿
入する場合は、クロックスキューを無くするためにクロ
ック配線系の分岐系の対称の位置（例えば図１において
は左右対称となる位置）に挿入することが望ましい。こ
れは分岐点での分岐系の負荷のバランスを取るためであ
る。もし、対称の位置に挿入しないと、クロックスキュ
ーを零にする処理で矛盾が生じる可能性がある。

【００２１】上述のようにクロック配線系をツリー状に
構成した後は、入力端子２とクロック信号によって駆動
されるセル１５₁ ，１５₂ ，１５₃ との間に周波数逓倍
器９₁ ，９₂ ，９₃ ，９₄ を設ける。図１においてはこ
の周波数逓倍器９₁ は分岐点７₁ と分岐点１０₁ の間
に、周波数逓倍器９₂ は分岐点７₁ と分岐点１０₂ の間
に、周波数逓倍器９₃ は分岐点７₂ と分岐点１０₃ の間
に、周波数逓倍器９₄ は分岐点７₂ と分岐点１０₄ の間
に設けられている。そして、セル１５₁ ，１５₂１５₃
を駆動する周波数逓倍器９₁ の出力であるクロック信号
の周波数ｆ₀ は、外部から入力端子２に入力されるクロ
ック信号の周波数ｆ₁ よりも大きくなっている（例えば
ｆ₀ ＝２ｆ₁ ）。したがって、入力端子２に入力された
周波数ｆ₁のクロック信号はクロックバッファ３、クロ
ック配線４，４₁ 、クロックバッファ６₁ およびクロッ
ク配線８₁ を介して周波数逓倍器９₁ に送られて逓倍さ
れ、より高い周波数ｆ₀ のクロック信号が周波数逓倍器
９₁ から出力され、この出力信号によってセル１５₁ ，
１５₂ ，１５₃ が駆動されることになる。

【００２２】なお、周波数逓倍器９₁ ，９₂ ，９₃ ，９
₄ はバッファ回路も兼ねている。

【００２３】今、図１に示す半導体集積回路１におい
て、周波数ｆ₀ のクロック信号によって駆動される被駆
動素子（例えばセル１５₁ ，１５₂ ，１５₃ 等）はｍ１
個存在してこれらｍ１個の被駆動素子の各々の負荷容量
をＣ１_i （ｉ＝１，…ｍ１）とし、周波数ｆ₀ のクロッ
ク信号で駆動される配線の負荷容量はｍ２個存在して各
々の静電容量をＣ２_i （ｉ＝１，…ｍ２）とし、又周波
数ｆ₁ のクロック信号で駆動される配線の負荷容量はｍ
３個存在して各々の静電容量をＣ３_i （ｉ＝１，…ｍ
３）とし、すべての周波数逓倍器の消費電力Ｐ_D とし、
Ｖを電源電圧とすると、半導体集積回路１の消費電力Ｐ
₁ は次の（２）式で表わされる。

【００２４】

【数２】 一方、図１に示す半導体集積回路１において、周波数逓
倍器９₁ ，９₂ ，９₃，９₄ を用いない場合の消費電力
Ｐ₂ は次の（３）式で表わされる。

【００２５】

【数３】 ここで（２）式から（３）式を減算すると、

【００２６】

【数４】 となる。したがって周波数逓倍器の消費電力Ｐ_D が小さ
いならば、Ｐ₁ ＜Ｐ₂ となり、本実施例の分配方法を用
いることにより、従来の場合に比べて消費電力を小さく
することができる。ここではクロック信号の論理振幅が
電源電圧Ｖ_DDとグランド電圧の差に等しいとして計算し
たが、その論理振幅がＶ_DDとグランド電圧の差よりも小
さい場合も同様に考えることができる。

【００２７】なお、図１に示す半導体集積回路において
は、クロック配線系は対称性が良いため、周波数逓倍器
はクロック配線系の対称な位置に設けられている。この
ようにすることにより、周波数逓倍器までの遅延も相互
に等しくなるようにすることが可能となり、クロックス
キューの低減を図ることができる。

【００２８】なお、上述のようにクロック配線系に対称
性が無い場合は、分岐系の負荷がバランスするような位
置に周波数逓倍器を設ければ良い。こうすることによ
り、クロック配線系に対称性が無い場合でもクロック信
号伝搬経路上の遅延時間を揃える上で著しい効果を得る
ことができる。更に分岐系における信号遅延を等しくす
るように配置すればクロックスキューの低減に効果があ
る。

【００２９】次に、一つの半導体集積回路内に各々が異
なる周波数のクロック信号で駆動される部分回路やメガ
セルと呼ばれる比較的大きなセルが存在する半導体集積
回路に本発明の方法を適用する場合、すなわち第１の発
明の方法の第２の実施例について図２乃至図４を参照し
て説明する。

【００３０】図２は第２の発明の方法の一実施例を適用
した半導体集積回路を示す。この図２に示す半導体集積
回路は部分回路２１と部分回路２２からなっている。部
分回路２１は入力端子３２と、クロック配線３３、３４
₁ ，３４₂ ，３５₂ ，３６₁，３６₂ ，３７₁ ，３７₂
と、セル４２₁ ，４２₂ ，４２₃ ，４２₄ とを有してい
る。また部分回路２２はクロック配線３５₁ ，３９₁ ，
３９₂ ，４１₁ ，４１₂ と、周波数逓倍器３８と、メガ
セル４０と、セル４３₁ ，４３₂ ，…４３₈ とを備えて
いる。部分回路２１は、外部から入力端子３２に入力さ
れたクロック信号によって駆動され、部分回路２２は、
部分回路２１を駆動するクロック信号を周波数逓倍器３
８によって逓倍したクロック信号によって駆動される。
したがって回路２１と２２は各々異なる周波数のクロッ
ク信号によって駆動されることになる。

【００３１】このように各々が異なる周波数のクロック
信号によって駆動される部分回路を含む半導体集積回路
に適用される第２の発明の方法の上記実施例の手順を図
３に示す。この実施例はまず、半導体集積回路上に実現
する回路を周波数が同一となるように分割する（図３の
ステップＦ３１参照）。すなわち、より具体的には、ク
ロック信号によって駆動される記憶素子（多くのものは
フリップフロップ）を、駆動するクロックの周波数によ
って分類する。多くの組合せ回路のセルはクロック周波
数による分類では分類されずに残る。

【００３２】分類されたフリップフロップをクラスタ化
における核として上述のセル等をクラスタ化する。な
お、このとき、クラスタ中の被クロック駆動素子（フリ
ップフロップ等）のクロック入力容量のバランスが保た
れるようにクラスタを構成すればクロックスキューを小
さくすることができる。このことは前述のMinami（南）
や（高野）の論文に開示されている。

【００３３】次に、ステップＦ３１で形成されたクラス
タを特別な支障がない限り、このクラスタを守るよう
に、同一クロック周波数のセルが近接するように配置す
る（図３のステップＦ３２参照）。この配置のアルゴリ
ズムとしてはミニカットなどの従来からある手法を修正
することで実現できる。なお、核（フリップフロップ
等）の配置においては、周波数別のクラスタは相互に排
他的に配置される必要はなく、領域が重なっても良い。
ステップＦ３１による配置の結果は図４に示すようにな
る。この図４に示す回路配置領域５０においては、第１
のクロック周波数の回路群５３が４個のクラスタ５１に
分割され、回路配置領域５０の左上位置に配置され、第
２のクロック周波数の回路は１２個のクラスタ５２に分
割されて回路配置領域５０の残りの領域に配置される。
そして、入力端子６０に外部から入力されたクロック信
号はバッファ６１によって波形整形され、クロック配線
およびバッファ６２，６３，６４を介して１２個のクラ
スタ５２に送出される。また、バッファ６１によって波
形整形されたクロック信号はクロック配線を介して周波
数逓倍器６６に送られて第１の周波数のクロック信号に
変換され、４個のクラスタ５１に送出される。

【００３４】ステップＦ３２が終了した場合はクロック
信号分配回路、例えば図２においては部分回路２１，２
２を合成する（図３のステップＦ３３参照）。この合成
処理においては、所定のクロックスキューおよびクロッ
クディレーを守って、消費電力が小さくなるうよにクロ
ック分配回路を合成する。合成された回路には、バッフ
ァや周波数逓倍器を含んだ、クロック入力端子からクロ
ックを受けるセルまでの配線接続構造までが記述され
る。更に、上記接続構造の中には配線の技相互の接続構
造の情報も含まれる。クロック信号分配回路の合成の手
順はまず、ステップＦ３２で構成されたクラスタ５１，
５２の内部を二分木または配線長が最小となる構造のス
タイナー木で結ぶ。なお、二分木の方がクロックスキュ
ーを小さくする上では望ましいが遅延が大きくなる問題
がある。次に上位のツリー（木）は前述の論文でMinami
（南）や高野等によって提案された手法を用いてクロッ
ク信号の遅延のバランスを考慮して結んでいく。このボ
トムアップ方式のツリーの構成を別のクロック周波数の
部分木と結合する段階まで行なう。別のクロック周波数
の部分木を結合してツリーとする場合は周波数逓倍器６
６（図４参照周波数逓倍器）を挿入する。別の部分木に
対してもバッファ６２，６３，６４（図４参照）を挿入
すれば信号遅延のバランスが取りやすい。そして１つの
ツリーになったら入力端子６０に結合する。

【００３５】合成が終了した後はクロック信号分配回路
の詳細な配線処理を行い（ステップＦ３４参照）、続い
て一般信号の配線処理を行う（ステップＦ３５参照）。

【００３６】上述の実施例の方法を用いることにより、
周波数逓倍器の個数を可及的に少なくして異なる周波数
で駆動されるクロックツリーを構成できる。なお、この
実施例の方法も第１発明の実施例と同様の効果を奏する
ことは言うまでもない。

【００３７】なお、第１および第２の発明の実施例にお
いては、クロック配線系がツリー形状となる場合につい
て説明したが、ツリー形状とならない場合にも適用でき
ることは言うまでもない。この場合は、同一クロック周
波数の部分系の集合をＦ₁ と、クロック配線系の残りの
部分系をＦ₂ とすると、部分系Ｆ₁ とＦ₂ の両方に含ま
れる技（いわゆるカトセット）の数が最小となるように
クロック配線系を構成する。これにより周波数逓倍器の
個数を可及的に小さくすることができる。

【００３８】第１および第２の発明の方法においては周
波数逓倍器の消費電力が小さいことが肝要であるが、消
費電力を小さくすることのできる周波数逓倍器について
以下に説明する。

【００３９】第３の発明による周波数逓倍器の一実施例
の構成を図５に示す。この実施例の周波数逓倍器は遅延
可変回路７０と、排他的論理和回路８０と、デューティ
比制御回路９０とを備えている。この周波数逓倍器に入
力されたクロック信号Ｓ₁ は遅延可変回路７０に送出さ
れるとともに排他的論理和回路８０の一方の入力端子に
も送出される。そして遅延可変回路７０に送出されたク
ロック信号Ｓ₁ は遅延可変回路によって遅延されたクロ
ック信号Ｓ₂ （図６参照）になり、排他的論理和回路８
０の他方の入力端子に送出される。すると、クロック信
号Ｓ₁ とＳ₂ に基づいて排他的論理和回路８０によって
排他的論理和演算が行われ排他的論理和信号Ｓ₃ が出力
される。今、遅延可変回路７０の遅延量が元のクロック
信号Ｓ₁の周期の１／４の場合は排他的論理和信号Ｓ₃
の周波数はクロック信号の周波数の２倍となる（図６参
照）。一般に出力クロック信号Ｓ₃ のデューティ比は集
積回路製造時のばらつきや動作時の周囲環境によって不
安定に変化する可能性がある。そこで本発明においては
デューティ比を所定の大きさに保つためにデューティ比
制御回路９０を設けてある。デューティ比制御回路９０
は、逓倍された出力信号Ｓ₃ の１周期の“０”と“１”
の値の時間の比を測り、もし所定の比となっていなけれ
ば遅延可変回路７０に対して遅延量の修正を指示する制
御信号Ｓ₄ を出す。この帰還ループを設けることによっ
て周波数逓倍回路の安定動作が可能となる。

【００４０】遅延可変回路７０の具体的な構成を図７に
示す。この遅延可変回路７０はインバータ７１と、Ｐチ
ャネルＭＯＳトランジスタ７２ａおよびＮチャネルＭＯ
Ｓトランジスタ７２ｂからなるトランスミッションゲー
ト７２と、コンデンサ７３と、ＰチャネルＭＯＳトラン
ジスタ７４ａおよびＮチャネルＭＯＳトランジスタ７４
ｂからなるＣＭＯＳインバータ７４とを有している。デ
ューティ比保証回路９０からの制御信号Ｓ₄ はトランス
ミッションゲート７２のＮチャネルＭＯＳトランジスタ
７２ｂのゲートに入力されるとともにインバータ７１を
介してＰチャネルＭＯＳトランジスタ７２ａのゲートに
入力される。トランスミッションゲート７２の入力端子
にはクロック入力信号Ｓ₁ が入力される。またトランス
ミッションゲート７２の出力端子はコンデンサ７３の一
方の端子に接続されるとともにインバータ７４の入力端
子にも接続されている。そしてインバータ７４の出力端
子から遅延されたクロック信号Ｓ₂ が出力される。な
お、コンデンサ７３の他方の端子は接地されている。し
たがって、制御信号Ｓ₄ の大きさ（電圧値）によってト
ランジスタ７２ａ，７２ｂのコンダクタンスが変化し、
コンデンサ７３の充電に要する時間が変化する。そして
この時の時定数とインバータ７４のしきい値電圧によっ
て遅延量が決まることになる。

【００４１】また、遅延可変回路７０は図８に示すよう
にしても構成することができる。この図８に示す遅延可
変回路は図７に示す遅延可変回路においてインバータ７
１を削除するとともにトランスミッションゲート７２の
ＰチャネルＭＯＳトランジスタ７２ａのゲートを接地し
たものである。この図８に示す遅延可変回路は電源電圧
まで出力Ｓ₂ を上げられるにもかかわらず、トランジス
タの数は図７に示す回路よりも減少していることにな
る。

【００４２】一方、デューティ比制御回路９０の一具体
例の構成を図９に示す。このデューティ比制御回路９０
は排他的論理和回路８０が排他的ＮＯＲ回路８０ａとイ
ンバータ８０ｂとからなる周波数逓倍器に用いられ、ス
イッチ９１ａ，９１ｂと、電流源９２ａ，９２ｂと、ス
イッチ９３ａ，９３ｂと、コンデンサ９４ａ，９４ｂ
と、スイッチ９５ａ，９５ｂ，９６ａ，９６ｂと、コン
デンサ９７ａ，９７ｂと、電圧比較回路９８とを備えて
いる。スイツチ９１ａ，９１ｂはクロック信号Ｓ₁ のサ
イクルに同期した信号φ₁ に基づいて開閉動作を行い、
排他的ＮＯＲ回路８０ａ、インバータ８０ｂの出力を各
々、スイッチ９３ａ，９３ｂに送出する。スイッチ９３
ａ，９３ｂは各々スイッチ９１ａ，９１ｂの出力に基づ
いて開閉動作をし、各々電流源９２ａ，９２ｂの出力を
スイッチ９６ａ，９６ｂに送出する。なお、スイッチ９
４ａの出力端にはコンデンサ９４ａおよびスイッチ９５
ａの一端が接続され、スイッチ９４ｂの出力端にはコン
デンサ９４ｂおよびスイッチ９５ｂの一端が接続されて
いる。そしてコンデンサ９４ａ，９４ｂの他端およびス
イッチ９５ａ，９５ｂの他端は接地されている。スイッ
チ９５ａ，９５ｂは初期化信号φ₀ に基づいて開閉動作
を行い各々コンデンサ９４ａ，９４ｂの電荷を放電させ
るためのものである。スイッチ９６ａ，９６ｂは、信号
φ₁ の反転信号φ₂ に基づいて開閉動作し、各々の出力
端に設けられたコンデンサ９７ａ，９７ｂによってその
出力が充電されて電圧比較器９８に送出される。そして
電圧比較器９８の出力が遅延可変回路７０に送出される
制御信号Ｓ₄ となる。

【００４３】次に、図９に示すデューティ比制御回路の
動作を説明する。まず信号φ₀ によってスイッチ９５
ａ，９５ｂを閉とし、コンデンサ９４ａ，９４ｂを放電
させる。放電後スイッチ９５ａ，９５ｂを開とする。そ
して信号φ₁ によってスイッチが閉じると、インバータ
８０ｂの入出力の信号の状態により電流源９２ａ，９２
ｂからコンデンサ９４ａ，９４ｂに充電が行われる。こ
こでコンデンサ９４ａ，９４ｂに充電された電位が電源
電圧Ｖ_DDを越えてオーバーフローしないようにコンデン
サ９４ａ，９４ｂの容量が決められてあれば、コンデン
サ９４ａ，９４ｂの端子の電圧の比はデューティ比に比
例することになる。そしてこのコンデンサ９４ａ，９４
ｂの端子の電圧はスイッチ９６ａ，９６ｂに各々送出さ
れる。この時、信号φ₂ によってスイッチ９６ａ，９６
ｂを閉にすれば、コンデンサ９４ａ，９４ｂの端子電圧
は電圧比較器に送られて上記コンデンサ９４ａ，９４ｂ
の端子電圧の差に比例した電圧が電圧比較器９８におい
て作られ、この差に比例した電圧に応じた制御信号が遅
延可変回路７０に送出される。

【００４４】以上説明したように第３の発明の実施例の
周波数逓倍器はトランジスタの個数を可及的に少なくす
ることが可能となり、かつデューティ比の安定したクロ
ック信号を生成することが可能となる。トランジスタの
個数を少なくすることが可能となることにより消費電力
も小さくすることができる。

【００４５】

【発明の効果】第１および第２の発明のクロック信号分
配方法によれば、消費電力を可及的に低減させることが
できる。また、第３の発明の周波数逓倍器によればデュ
ーティ比が安定したクロック信号を生成できる。

【図面の簡単な説明】

【図１】第１の発明による方法の実施例によってクロッ
ク信号が配分された半導体集積回路のクロック配線を示
す系統図。

【図２】第２の発明による方法の一実施例によって形成
されるクロック配線の系統図。

【図３】第２の発明による方法の実施例の処理手順を示
すフローチャート。

【図４】第２の発明の実施例によって形成されたクラス
タの配置結果およびクロック配線を示す模式図。

【図５】第３の発明による周波数逓倍器の一実施例の構
成を示すブロック図。

【図６】図５に示す周波数逓倍器の動作を説明するタイ
ミングチャート。

【図７】遅延可変回路の構成の一具体例を示す回路図。

【図８】遅延可変回路の他の具体例を示す回路図。

【図９】デューティ比制御回路の一具体例を示す回路
図。

【符号の説明】

１ 半導体集積回路 ２ クロック信号入力端子 ３ クロックバッファ ４ クロック配線 ４₁ ，４₂ クロック配線 ５ 分岐点 ６₁ ，６₂ クロックバッファ ７₁ ，７₂ 分岐点 ８_i （ｉ＝１，…４） クロック配線 ９_i （ｉ＝１，…４） 周波数逓倍器 １０_i （ｉ＝１，…４） 分岐点 １１_i （ｉ＝１，…８） クロック配線 １１_ij（ｉ＝１，…、ｊ＝１，２） クロック配線 １２_i （ｉ＝１，…８） 分岐点

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 Ｈ０３Ｋ 5/00 Ｈ０１Ｌ 27/04 Ｆ Ｈ０３Ｋ 5/00 Ｍ

Claims (5)

【特許請求の範囲】
1. 【請求項１】外部からのクロック信号を受ける入力端子
   と、クロック信号によって駆動される被駆動部とを有す
   る半導体集積回路において、前記入力端子と前記被駆動
   部とを接続するクロック配線上に周波数逓倍器を設け、
   前記被駆動部を駆動するクロック信号の周波数が、前記
   外部からのクロック信号の周波数よりも高くなるように
   したことを特徴とする半導体集積回路のクロック信号分
   配方法。
2. 【請求項２】半導体集積回路の複数のセルを駆動するク
   ロック信号の周波数に応じて分類し、同一周波数のクロ
   ック信号によって駆動されるセルが近接するように配置
   し、第１の周波数のクロック信号によって駆動されるセ
   ルの第１の集合と、前記第１の周波数とは異なる第２の
   周波数のクロック信号によって駆動されるセルの第２の
   集合との両方に含まれるクロック配線の技が最小となる
   ようにクロック配線を決定し、前記第１の集合と第２の
   集合とを接続するクロック配線上に周波数逓倍器を設け
   るようにすることを特徴とする半導体集積回路のクロッ
   ク信号分配方法。
3. 【請求項３】前記クロック配線が分岐系を有する場合に
   は、前記周波数逓倍器は前記分岐系の負荷がバランスす
   る位置に設けるようにすることを特徴とする請求項１ま
   たは２記載の半導体集積回路のクロック信号分配方法。
4. 【請求項４】外部から入力される第１のクロック信号を
   遅延させた第２のクロック信号を生成する遅延回路と、 前記第１および第２のクロック信号に基づいて排他的論
   理和演算を行う排他的論理和回路と、 この排他的論理和回路の出力クロック信号に基づいて前
   記出力クロック信号のデューティ比が所定値となるよう
   な制御信号を送出するデューティ比制御回路と、 を備え、前記遅延回路は前記制御信号に基づいて遅延量
   を変えることを特徴とする周波数逓倍器。
5. 【請求項５】前記遅延回路は、 前記第２のクロック信号に基づいて前記第１のクロック
   信号を通過させる、ＭＯＳトランジスタからなるトラン
   スミッションゲートと、 このトランスミッションゲートの出力端に入力端が接続
   されたＣＭＯＳインバータと、 前記トランスミッションゲートと前記ＣＭＯＳインバー
   タの接続点に一端が接続され、他端が接地されたコンデ
   ンサと、 を備えていることを特徴とする請求項４記載の周波数逓
   倍器。