JPS63293620A - ディジタル情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル情報処理システムに関するもの
で、例えば、超高速コンピュータシステムなどに利用し
て特に有効な技術に関するものである。

〔従来の技術〕

複数相のクロック信号に従って同期動作される演算論理
ユニット等のディジタル回路を含むコンピュータシステ
ムがある。また、与えられた基本クロック信号に従って
基本クロック信号に位相同期されかつ基本クロック信号
の整数倍の内部クロック信号を形成するＰＬＬ回路があ
る。

このようなＰＬＬ回路については、例えば、１９８６年
２月２０日、東京電機大学出版局発行の角田秀夫著ｒＰ
ＬＬの基本と応用−に記載されている。

〔発明が解決しようとする問題点〕

コンピュータシステムには、第３図に例示的に示される
ように、それぞれ複数の論理ＬＳＩ（大規模半導体集積
回路）又はマルチチップモジエールを含む複数の実装ボ
ード８３〜Ｂ４と、これらの論理ＬＳＩに対して例えば
４相のクロック信号φ１〜φ４を供給するクロック発生
装置ＣＧＥが設けられる。クロック信号φ１〜φ４は、
クロック発生装置ＣＧＥからフラットケーブル又は高周
波同軸ケーブル等を介して各マルチチップモジュール又
は実装ボードＢ３〜Ｂ４に供給され、さらに内部配線を
介して各論理ＬＳＩに分配される。

各論理ＬＳＩに含まれる論理回路は、クロック信号φ１
〜φ４に従って同期動作し、情報処理に必要な論理演算
やデータ授受等を行う。

ところが、このようなコンピュータシステムのマシンサ
イクルが高速化されるにともなって、次のような問題が
生じることが本願発明者等によって明らかになった。す
なわち、前述のように、従来のコンピュータシステムで
は、複数相のクロック信号φ１〜φ４がそれぞれ別個の
供給経路を介して各論理ＬＳＩに供給される。マシンサ
イクルの高速化にあわせてクロック信号φ１〜φ４の周
波数が高くされることで、各論理ＬＳＩに入力される複
数相のクロック信号の間にはクロックアンプやケーブル
等の電機的特性のバラツキによるクロックスキニーが発
生する。このため、コンピュータシステムの同期動作が
不安定となり、マシンサイクルの高速化を妨げる一因と
なっている。

この発明の目的は、ディジタル情報処理システムのクロ
ックスキニーを低減し、マシンサイクルの高速化を図る
ことにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ディジタル情報処理装置を構成する論理ＬＳ
Ｉ内にそれぞれＰＬＬ回路を設けるとともに、各論理Ｌ
ＳＩで必要とされるクロック信号の整数分の−の周波数
とされる単相の基本クロック信号をクロック発生装置に
よって形成し等価的に同長とされるクロンク供給線を介
して各論理ＬＳＩに供給して、各論理ＬＳＩで必要とさ
れる動作クロック信号をそれぞれ内蔵するＰＬＬ回路に
よって形成するものである。

〔作　　用〕

上記手段によれば、各論理ＬＳＩにおいて形成される動
作クロック信号間のクロックスキニーを低減しシステム
のマシンサイクルの高速化を図ることができるとともに
、クロック供給経路を単一化しかつそのクロック供給経
路を介して伝達される基本クロック信号の周波数を低く
してシステムの実装コストを抑えることができる。

〔実施例〕

第１図には、この発明が通用された超高速コンピュータ
システムの一実施例の接続図が示されている。この実施
例のコンピュータシステムは、クロック発生装置ＣＧＥ
と、それぞれ複数の論理ＬＳＩ（半導体集積回路装置）
を搭載する複数の実装ボードＢ１〜Ｂ２を含む、これら
の実装ボード８１〜Ｂ２は、それぞれこのコンピュータ
システムの演算論理ユニット等の回路ブロックを構成す
る。また、特に制限されないが、各実装ボードに搭載さ
れる論理ＬＳＩのうちのいくつかはマルチチップモジュ
ール形態とされる。

この実施例のコンピュータシステムのクロック発生装置
ＣＧＥは、各論理ＬＳＩで必要とされる動作クロック信
号のＮ分の−の周波数とされる基本クロック信号φ／Ｎ
を形成する。この基本クロック信号φ／Ｎは、例えば高
周波同軸ケーブルを介して各実装ボードＢ１〜Ｂ２に供
給され、さらに各実装ボード内の配線を介して各論理Ｌ
ＳＩに供給される。高周波同軸ケーブル及び実装ボード
内の配線を含めた各クロック供給経路は、等価的に同一
の長さとされる。各論理ＬＳＩ内には、必要に応じてＰ
ＬＬ回路が設けられる。このＰＬＬ回路は、後述するよ
うに、クロック発生装置ＣＧＥから供給される基本クロ
ック信号φ／Ｎをもとに、論理ＬＳＩの動作を同期化す
るための４相のクロック信号φ１〜φ４を形成する。各
論理ＬＳＩのＰＬＬ回路により形成されるこれらのクロ
ック信号φｌ〜φ４間のクロックスキューは、基本クロ
ック信号φ／Ｎが等価的に同長のクロック供給線を介し
て供給されることから極めて少ないものとされる。これ
により、超高速コンピュータシステムの高速動作を安定
化し、そのマシンサイクルを高速化できるとともに、ク
ロック供給経路を単一化しかつ基本クロック信号の周波
数を低くすることができ、システムの実装コストを抑え
ることができる。

第１図において、クロック発生装置ＣＧＥは、特に制限
されないが、所定の固有振動数とされる水晶発振子を基
本構成とする水晶発振回路と、この水晶発振回路によっ
て形成されるパルス信号を増幅・分配するクロック分配
回路を含む。このパルス信号の周波数は、コンピュータ
システムの動作クロ７り信号φ１〜φ４の周波数のＮ分
の−とされる。上記クロック分配回路の出力信号すなわ
ちクロック発生装置ＣＧＥの出力信号は、基本クロック
信号φ／Ｎとされる。

基本クロック信号φ／Ｎは、特に制限されないが、それ
ぞれ対応する高周波同軸ケーブルを介して各実装ボード
８１〜Ｂ２に供給され、さらに各実装ボード内の配線を
介して各論理ＬＳＩに供給される。クロック発生装置Ｃ
ＧＥ内のクロック分配回路とこれらの高周波同軸ケーブ
ル及び実装ボード内配線を含むクロック供給経路は、実
質的にそれぞれの遅延特性が同一となるように設計され
、等価的に同長とされる。これにより、各論理ＬＳＩの
ＰＬＬ回路に入力される基本クロック信号φ／Ｎ間の位
相ずれは小さくされ、所定の条件を満足するものとされ
る。

実装ボード８１〜Ｂ２には、第１図の実装ボードＢ１及
びＢ２に例示的に示されるように、それぞれ複数の論理
ＬＳＩを搭載される。このうち、実装ボードＢ１には、
複数個の論理ＬＳＩＩ〜Ｌ３１４が搭載され、特に制限
されないが、一つの論理ＬＳＩ２にはＰＬＬ回路が内蔵
される。この論理ＬＳＩ２には、クロック発生装置ＣＧ
Ｅから対応する高周波同軸ケーブル及びボード内配線を
介して基本クロック信号φ／Ｎが供給される。

論理ＬＳＩ２に内蔵されるＰＬＬ回路ＰＬＬは、後述す
るように、位相比較回路ＰＦＣ，ロウパスフィルタＬＰ
Ｆ、電圧制御型発振回路ＶＣＯ及びクロックパルス発生
回路ＣＰＧによって構成される。ＰＬＬ回路ＰＬＬは、
クロック発生装置ＣＧＥから供給される基本クロック信
号φ／Ｎをもとに、その周波数が基本クロック信号φ／
Ｎの周波数のＮ倍とされそれぞれの位相が基本クロック
信号と所定の時間関係を持つようにされる４相のクロッ
ク信号φｌ〜φ４を形成する。これらのクロック信号φ
１〜φ４は、ボード内配線を介して、実装ボードＢｌ内
の他の論理ＬＳＩＩ及びＬＳＩ３〜ＬＳＩ４に供給され
る。

実装ボードＢ１に搭載される論理ＬＳＩＩ〜ＬＳＩ４は
、特に制限されないが、比較的大きな動作マージンを持
つ、これらの論理ＬＳＩは、上記論理ＬＳＩ２に内蔵さ
れるＰＬＬ回路により形成されるクロック信号φ１〜φ
４に従って同期動作し、所定の論理演算処理を行う。

実装ボードＢ２には、同様に複数個の論理ＬＳＫ５〜Ｌ
Ｓ１８が搭載される。これらの論理ＬＳＩ５〜ＬＳＩ８
は、特に制限されないが、いずれも複雑な論理演算回路
を含みその動作マージンが少ない、このため、論理ＬＳ
Ｉ５〜ＬＳｒ８には、それぞれＰＬＬ回路ＰＬＬが内蔵
される。これらのＰＬＬ回路ＰＬＬは、上記実装ボード
Ｂ１の論理ＬＳＩ２に内蔵されるＰＬＬ回路ＰＬＬと同
一の回路構成とされる。また、論理ＬＳＩ５〜ＬＳ■８
のＰＬＬ回路ＰＬＬには、上述のクロック発生装置ＣＧ
Ｅから対応する高周波同軸ケーブル及びボード内配線を
介して基本クロック信号φ／Ｎがそれぞれ供給される。

実装ボードＢ２の論理ＬＳＩ５〜１，３１８に内蔵され
る各ＰＬＬ回路ＰＬＬは、クロック発生装置ｃＧＥから
供給される基本クロック信号φ／Ｎをもとに、その周波
数が基本クロック信号φ／Ｎの周波数のＮ倍とされそれ
ぞれの位相が基本クロック信号φ／Ｎと所定の時間関係
を持つようにされる４相のクロック信号φ１〜φ４をそ
れぞれ形成する。これらのクロック信号φ１〜φ４は、
それぞれ対応する論理ＬＳＩ５〜ＬＳＩＢ内の各論理演
算回路に供給される。

各論理ＬＳＩ５〜ＬＳＩ８は、それぞれの論理ＬＳＩに
内蔵されるＰＬＬ回路ＰＬＬにより形成されるクロック
信号φｌ〜φ４に従って同期動作し、所定の論理演算処
理を行う。

前述のように、実装ボード８１〜Ｂ２の論理Ｌ５１２な
いしＬＳＩ５〜ＬＳＩ８に内蔵されるＰＬＬ回路ＰＬＬ
に供給される基本クロック信号φ／Ｎは、それぞれ等価
的に同長とされるクロック供給経路を介して伝達され、
その位相ずれは所定の条件を満足するように設計される
。したがって、各ＰＬＬ回路ＰＬＬによって形成される
クロック信号φ１〜φ４間のクロックスキューは、それ
ぞれが別個のＰＬＬ回路によって形成されるにもかかわ
らず、極めて小さなものとされる。

第２図には、論理ＬＳＩ２に内蔵されるＰＬＬ回路ＰＬ
Ｌの一実施例の回路ブロック図が示されている。実装ボ
ードＢ２の論理ＬＳＩ５〜ＬＳＩ８に内蔵されるＰＬＬ
回路ＰＬＬも、すべて同一の回路構成とされる。同図の
各回路ブロックを構成する回路素子は、論理ＬＳＩ２の
他の回路ブロックとともに、単結晶シリコンのような１
個の半導体基板上に形成される。

第２図において、クロック発生装置ＣＧＥから供給され
る基本クロック信号φ／Ｎは、位相比較回路ＰＦＣの一
方の入力端子に入力される０位相比較回路ＰＦＣの他方
の入力端子には、後述する内部基準クロック信号φ０を
Ｎ分の−に分周することによって形成される分周基準ク
ロック信号φｏ／Ｎが入力される。

位相比較回路ＰＦＣは、クロックパルス発生回路ＣＰＧ
から供給される基本クロック信号φ／Ｎと分周基準クロ
ック信号φｏ／Ｎの位相（周波数）を比較し、位相差信
号ｕｐ及びｄ　ｏｗｎを選択的に形成する。すなわち、
分周基準クロック信号φｏ／Ｎの位相が基本クロ７り信
号φ／Ｎの位相よりも遅れている場合、言い換えると分
周基準クロック信号φｏ／Ｈの周波数が基本クロック信
号φ／Ｎよりも低い場合、位相差信号ｕｐをその位相差
に相当する時間だけ選択的にハイレベルとする。また、
分周基準クロック信号φｏ／Ｎの位相が基本クロック信
号φ／Ｎの位相よりも進んでいる場合、言い換えると分
周基準クロック信号φ０／Ｎの周波数が基本クロック信
号φ／Ｎよりも高い場合、位相差信号ｄｏｗｎをその位
相差に相１当する時間だけ選択的にハイレベルとする。

基本クロック信号φ／Ｎ及び分周基準クロック信号φ０
／Ｎの位相及び周波数が一致している場合、位相差信号
ｕｐ及びｄ　ｏｗｎはともにロウレベルとされる。これ
らの位相差信号ｕｐ及びｄｏｗｎは、ロウパスフィルタ
ＬＰＦに供給される。

ロウパスフィルタＬＰＦは、位相比較回路ＰＦＣから出
力される位相差信号ｕｐ及びｄｏｗｎを積分することに
よって、制御電圧Ｖｃを形成する。

すなわち、位相比較回路ＰＦＣによって位相差信号ｕｐ
がハイレベルとされる場合、ロウパスフィルタＬＰＦは
その出力信号すなわち制御電圧Ｖｃを位相差信号ｕｐが
ハイレベルとされる時間に応じて直線的に高くする。一
方、位相比較回路ＰＦＣによって位相差信号ｄｏｗｎが
ハイレベルとされる場合、ロウパスフィルタＬＰＦは制
御電圧ＶＣを位相差信号ｄｏｗｎがハイレベルとされる
時間に応じて直線的に低くする０位相差信号ｕｐ及びｄ
　ｏ　ｗ　ｎがともにロウレベルとされるとき、ロウパ
スフィルタＬＰＦは制御電圧Ｖｃをそのままのレベルに
保持する。制御電圧Ｖｃは、電圧制御型発振回路ＶＣＯ
に供給される。

電圧制御型発振回路ＶＣＯは、安定した周波数特性を持
つ発振回路を含む、この発振回路の出力信号すなわち内
部基準クロック信号φ０の中心周波数は、クロック発生
装置ＣＧＥから供給される基本クロック信号の周波数の
Ｎ倍となるように設計される。また、この内部基準クロ
ック信号φ０の周波数は、上記中心周波数を中心に、上
記ロウパスフィルタＬＰＦから供給される制御電圧Ｖｃ
に従って所定の範囲だけ変化される。すなわち、制御電
圧Ｖｃが高くされることによって内部基準クロック信号
φ０の周波数は高くされ、制御電圧Ｖｃが低くされるこ
とによって内部基準クロック信号φ０の周波数は低くさ
れる。内部基準クロック信号φＯは、クロックパルス発
生回路ＣＰＧに供給される。

クロックパルス発生回路ＣＰＧは、特に制限されないが
、遅延回路を基本構成とするクロック形成回路と各クロ
ック信号を論理ＬＳＩＺ内の他の論理演算回路に供給す
るためのクロック分配回路を含む、また、クロックパル
ス発生回路ＣＰＧは、パイナリイカウンタを基本構成と
するクロック分周回路を含む。

クロックパルス発生回路ＣＰＧのクロック形成回路は、
電圧制御型発振回路ＶＣＯから供給される内部基準クロ
ック信号φ０をもとに、これと同一の周波数とされる４
相のクロック信号φ１〜φ４を形成する。これらの動作
クロック信号は、クロックパルス発生回路ＣＰＧのクロ
ック分配回路を経て、論理ＬＳＩＺ内の他の論理演算回
路に供給される。一方、クロックパルス発生回路ＣＰＧ
のクロック分周回路は、電圧制御型発振回路ＶＣＯから
供給される内部基準クロック信号φ０をＮ分の−に分周
することによって、上述の分周基準クロック信号φＯ／
Ｎを形成する。この分周基準クロック信号φｏ／Ｎは、
上記位相比較回路ＰＦＣの他方の入力端子に供給される
。

つまり、クロック発生装置ＣＧＥから供給される基本ク
ロック信号φ／Ｎに対して分周基準クロック信号φｏ　
／　Ｎの位相（周波数）が遅れている（低い）場合、位
相比較回路ＰＦＣによって位相差信号ｕｐがハイレベル
とされ、ロウパスフィルタＬＰＦによって制御電圧Ｖｃ
が高くされる。これにより、電圧制御型発振回路ＶＣＯ
の出力信号すなわち内部基準クロック信号φ０の周波数
が高くされ、結果的に分周基準クロック信号φｏ／Ｎの
周波数が高くされる。一方、基本クロック信号φ／Ｎに
対して分周基準クロック信号φＯ／Ｎの位相（周波数）
が進んでいる（高い）場合、位相比較回路ＰＦＣによっ
て位相差信号ｄｏｗｎがハイレベルとされ、ロウパスフ
ィルタＬＰＦによって制御電圧Ｖｃが低くされる。これ
により、電圧制御型発振回路ＶＣＯの出力信号すなわち
内部基準クロック信号φ０の周波数が低くされ、結果的
に分周基準クロック信号φｏ　／　Ｎの周波数が低くさ
れる。これらの位相制御動作は非常に高感度で実行され
るため、一旦位相同期された後における基本クロック信
号φ／Ｎ及び分周基準クロック信号φｏ／Ｎの位相（周
波数）差は極めて小さなものとなる。言い換えると、論
理ＬＳＩ２に内蔵されるＰＬＬ回路ＰＬＬによって形成
されるクロック信号φｌ〜φ４は、その中心周波数がク
ロック発生装置ＣＧＥから供給される基本クロック信号
φ／ＮのほぼＮ倍の周波数に一致し、それぞれの位相が
基本クロック信号φ／Ｎの位相と所定の時間関係を持つ
ように形成されるものとなる。

前述のように、クロック発生袋ＺＣＧＥから各論理ＬＳ
Ｉに内蔵されるＰＬＬ回路ＰＬＬに供給される基本クロ
ック信号φ／Ｎの位相ずれは非常に小さな値とされる。

各ＰＬＬ回路ＰＬＬにおいて上述のような基本クロック
信号φ／Ｎに従った位相制御Ｉｖｈ作が行われることに
よって、各論理ＬＳＩの動作クロック信号φ１〜φ４の
周波数及び位相はほぼ一致したものとなる。これにより
、この実施例のコンピュータシステムを構成するすべて
の論理ＬＳＩの動作は、その動作クロック信号φ１〜φ
４が極めて高い周波数とされるにもかかわらず、はぼ同
期化され、安定した高速動作を行うことができる。

以上のように、この実施例のコンピュータシステムを構
成する論理ＬＳＩは、必要に応じてＰＬＬ回路ＰＬＬを
内蔵する。これらのＰＬＬ回路ＰＬＬには、共通に設け
られるクロック発生装置ＣＧＥから動作クロック信号の
Ｎ分の−の周波数とされる基本クロック信号φ／Ｎが供
給される。クロック発生装置ＣＧＥから各論理ＬＳＩ内
のＰＬＬ回路ＰＬＬに基本クロック信号φ／Ｎを供給す
るためのクロック供給経路は等価的に同長とされ、各Ｐ
ＬＬ回路ＰＬＬの入力端子における基本クロック信号φ
／Ｎの位相ずれは極めて小さなものとされる。このため
、各論理ＬＳＩにおいて必要とされる動作クロック信号
の周波数が比較的高いにもかかわらず、クロック供給経
路を介して伝達される基本クロック信号の周波数は比較
的低（てすみ、また各論理ＬＳＩにおいて内蔵されるＰ
ＬＬ回路ＰＬＬによって形成されるクロック信号φ１〜
φ４の位相及び周波数はほぼ一致したものとなる。これ
により、各論理ＬＳＩの動作はほぼ同期化され、コンピ
ュータシステムの高速動作が安定化されるものである。

以上の本実施例に示されるように、この発明を超高速コ
ンピュータシステムなどのディジタル情報処理システム
に通用した場合、次のような効果が得られる。すなわち
、 （１１デイジタル情報処理装置を構成する論理ＬＳＩ内
にそれぞれＰＬＬ回路を設けるとともに、各論理ＬＳＩ
で必要とされるクロック信号の整数分の−の周波数とさ
れる単相の基本クロック信号をクロック発生装置によっ
て形成し、等価的に同長とされるクロック供給線を介し
て各論理ＬＳＩに供給して、各論理ＬＳＩに内蔵される
ＰＬＬ回路によりその周波数が基本クロック信号のＮ倍
とされそれぞれの位相が基本クロック信号と所定の時間
関係を持つようにされる複数相の動作クロック信号を形
成することで、各論理ＬＳＩの動作クロック間のクロッ
クスキューを低減することができるという効果が得られ
る。

（２）上記（１）項により、ディジタル情報処理システ
ムの誤動作を防止し、そのマシンサイクルをさらに高速
化できるという効果が得られる。

（３）上記＋１）項により、クロック供給経路を単一化
できるとともに、クロック供給経路を介して伝達される
基本クロック信号の周波数を低くし高周波同軸ケーブル
を主体としたクロック供給経路の高周波特性を比較的低
くく抑えることができるという効果が得られる。

（４）上記（３）項により、ディジタル情報処理システ
ムの実装コストを抑え、システムの低コスト化を図るこ
とができるという効果が得られる。

以上本発明者によっ°Ｃなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を通説しない範囲で種々変更
可能であることはいうまでもない０例えば、この実施例
ではクロック発生装置ＣＧＥから各論理ＬＳＩに単相の
基本クロック信号を供給しているが、基本クロック信号
は２相であってもよいし、それ以上の複数相であっても
よい、これらのクロック供給線は、高周波同軸ケーブル
でなく、フラットケーブル等のような他種のケーブルで
あってもよい、また、クロック供給経路を等価的に同長
とするために、例えば可変遅延手段を設けてもよい。第
１図の実施例において、ＰＬＬ回路ＰＬＬは例えば隣接
する２個の論理Ｌ３１によって共Ｈしてもよいし、各論
理ＬＳＩの動作マージンに応じて必要散設ければよい、
第２図のＰＬＬ回路ＰＬＬでは、電圧制御型発振回路ｖ
ＣＯから出力される内部基準タロツク信号φ０の周波数
を基本クロック信号のＮ倍としているが、この内部基準
クロック信号φ０の周波数は基本クロック信号のＮ倍の
さらに所定倍数としてもよい。

この場合、クロックパルス発生回路ＣＰＧは遅延回路を
用いることなく、内部基準クロック信号φ０を分周し組
み合わせることによって、クロック信号φ１〜φ４を形
成することができる。さらに、このＰＬＬ回路ＰＬＬの
ブロック構成や動作クロック信号の相数等、種々の実施
形態を採りうるちのである。

以上の説明では主として本発明者によってなされた発明
をその背景となった超高速コンピュータシステムに通用
した場合について説明したが、それに限定されるもので
はなく、例えば各種のディジタル制御システムやディジ
タル通信システムなどにも通用できる１本発明は、少な
くとも複数相の動作クロック信号に従って同期動作され
る複数の論理集積回路を含むディジタル情報処理システ
ムに広く通用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ディジタル情報処理システムを構成する
論理ＬＳＩ内にそれぞれＰＬＬ回路を設けるとともに、
各論理ＬＳＩで必要とされるクロック信号の整数分の−
の周波数とされる単相の基本クロック信号をクロック発
生装置によって形成し等価的に同長とされるクロック供
給経路を介して各論理ＬＳＩに供給し、各論理Ｌ３１に
おいて必要とされる動作クロック信号をそれぞれ内蔵さ
れるＰＬＬ回路によって形成することで、各論理ＬＳＩ
の動作クロック間のクロックスキニーを低減してディジ
タル情報処理システムの誤動作を防止しそのマシンサイ
クルをさらに高速化できるとともに、クロック供給経路
を単一化しこのクロック供給経路を介して伝達される基
本クロック信号の周波数を低くしてシステムの実装コス
トを抑えることができるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたコンピュータシステム
の一実施例を示す接続図、 第２図は、第１図のコンピュータシステムを構成する論
理！！！、債回路に含まれるＰＬＬ回路の一実施例を示
す回路ブロック図、 第３図は、従来のコンピュータシステムの一例を示す接
続図である。 ＣＧＥ・・・クロック発生装置、Ｂ１−８４・・・実装
ボード、ＬＳＩＩ〜ＬＳ１１６・・・論理集積回路、Ｐ
ＬＬ・・・Ｐ　Ｌ　Ｌ回路。 ＰＦＣ・・・位相比較回路、ＬＰＦ・・・ロウバスフィ
ルタ、■ＣＯ・・・電圧制御型発振回路、ＣＰＧ・・・
クロックパルス発生回路。 、／ 第１図 第２図 第Ｂ図

Claims (1)

1. 【特許請求の範囲】 １、比較的低い周波数とされる基本クロック信号を形成
   するクロック発生装置と、上記基本クロック信号をもと
   にその周波数が上記基本クロック信号の周波数の整数倍
   とされる動作クロック信号を形成するＰＬＬ回路及び上
   記動作クロック信号に従って同期動作されるディジタル
   回路を含む複数の半導体集積回路装置とを具備すること
   を特徴とするディジタル情報処理システム。 ２、上記基本クロック信号は、上記クロック発生装置か
   ら、それぞれ等価的に同じ長さとされる複数のクロック
   供給線を介して、対応する上記半導体集積回路装置に供
   給されることを特徴とする特許請求の範囲第１項記載の
   ディジタル情報処理システム。 ３、上記動作クロック信号は、多相クロック信号とされ
   ることを特徴とする特許請求の範囲第１項又は第２項記
   載のディジタル情報処理システム。 ４、上記ディジタル情報処理システムは、コンピュータ
   システムであることを特徴とする特許請求の範囲第１項
   、第２項又は第３項記載のディジタル情報処理システム
   。 ５、上記半導体集積回路装置は、ゲートアレイ集積回路
   であることを特徴とする特許請求の範囲第１項、第２項
   、第３項又は第４項記載のディジタル情報処理システム
   。