CN104467757A - 时钟脉冲系统、时钟脉冲集成电路以及时钟脉冲产生方法 - Google Patents
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Abstract
时钟脉冲系统、时钟脉冲集成电路以及时钟脉冲产生方法，经由对齐位置接收参考时钟脉冲信号而产生功能时钟脉冲，功能时钟脉冲经由时钟脉冲路径提供至功能电路。时钟脉冲系统包括一低频带锁相回路、高频带锁相回路、以及一延迟路径。低频带锁相回路接收参考时钟脉冲信号与回授时钟脉冲以提供滤波时钟脉冲。高频带锁相回路接收滤波时钟脉冲并提供功能时钟脉冲，高频带锁相回路并具有一回授输入端以经由本地回授路径耦接高频带锁相回路的输出端。延迟路径耦接低频带锁相回路的输出端以及对齐位置间以提供回授时钟脉冲至低频带锁相回路。延迟路径与时钟脉冲路径基本上相匹配。低频带锁相回路与高频带锁相回路的频宽分别用来降低输入抖动与内部抖动。
Description
技术领域
本发明关于时钟脉冲信号产生方法以及装置，特别关于利用具有匹配时钟脉冲延迟路径的低频带锁相回路以产生低抖动的时钟脉冲信号，且利用具有本地回授路径的至少一高频带锁相回路以降低抖动。
背景技术
传统的时钟脉冲产生系统通常包括至少一锁相回路，用以乘上参考时钟脉冲信号的频率以产生一或多高频时钟脉冲信号，该时钟脉冲信号作为同步或定时的目的，并提供给集成电路的功能电路、半导体芯片或类似装置使用。锁相回路所产生的每一时钟脉冲信号均送回至该锁相回路的回授输入端，用以将回授的时钟脉冲信号与参考信号的相位以及频率同步。尽管参考信号以及输出的时钟脉冲信号可能具有相同的频率，回授路径上的除频器(固定的或可编程化)可用来增加相对于参考时钟脉冲信号的频率的输出时钟脉冲信号。因此，每一锁相回路可乘上频率以得到较高频率的时钟脉冲信号。
功能电路根据芯片或系统的类型所决定，例如，一微处理器芯片通常包括一或多处理核心、一或多存储器阵列(即L1与L1快取存储器)、许多处理器支援电路以及功能方块、许多输出/输入功能等等。由锁相回路产生的每一时钟脉冲信号，可经由包括导线等时钟脉冲传输系统传送至整个芯片。
参考时钟脉冲信号可由外部来源所提供，且通常包括一特定电位的输入杂讯而产生一第一类型的抖动，在此称为输入抖动(input jitter)。抖动为时钟脉冲周期至周期的边缘上不受欢迎的偏差或变异。输入抖动也可能经由时钟脉冲回授路径所产生，并馈入至每一锁相回路的回授输入端。输入抖动也可能为芯片的热杂讯所造成、或由芯片上的温度梯度所造成。时钟脉冲传输系统可结合导线、缓冲器、反相器及/或时钟脉冲中继器、或种种类似方式，用以在系统(例如半导体芯片)间传输时钟脉冲。这些时钟脉冲树装置会随时间、电压以及温度梯度的改变而导入延迟，而这些变动将产生时钟脉冲抖动。供应电压(如VDD以及VSS)在不同芯片与时钟脉冲系统上可能有极大差异，这将造成时钟脉冲边缘的时序偏移，因而产生周期至周期间的时钟脉冲抖动。同样的，芯片间的温度梯度也会造成输入抖动。输入抖动(或回授输入端的抖动)会传送至锁相回路的输出端且馈入至锁相回路的控制回路中。
第二类型的抖动在此称为内部抖动(internal jitter)，此种抖动为锁相回路本身或其他因素所产生。内部产生的杂讯可由许多来源而造成，包括电路元件(如电荷泵(charge pump)、压控振荡器(VCO)等等)，或是外部来源(如供应电压)。内部杂讯也可由锁相回路中的热杂讯所造成、或是由施加至锁相回路元件的供应电压变动所造成。内部抖动传送至锁相回路输出端则是不乐见的。
所有的抖动为第一型抖动(输入抖动)与第二行抖动(内部抖动)的总和。在公知架构中，设计者试图调整锁相回路的频宽以降低抖动。设计者可设定或调整锁相回路的频宽，使其基本上与频率无关。输入抖动可利用低频锁相回路来滤除或以降低抖动等方式被降低，但却挡不住内部抖动。高频锁相回路可滤除内部抖动，却挡不住输入抖动。所以，锁相回路的设计者不得不在频宽以及无法同时降低两种抖动之间妥协。尽管输入抖动以及内部抖动可能于频率调整中降低至某种程度，但是这两种抖动的总和仍然很显著。因此，当系统操作于较高频率时，通常会设计为具有适当的频率边限用以容忍最差的抖动，以确保能正常动作。
因此亟需一种能降低抖动以改善所分布时钟脉冲信号的频谱完整性的技术，用以降低抖动并放宽频率设计的限制，且得以提升效率以及执行效能。
发明内容
为达到上述目的，本申请提供一种时钟脉冲系统，用以经由一对齐位置接收一参考时钟脉冲信号，并且产生一功能时钟脉冲信号，其中上述功能时钟脉冲信号经由一时钟脉冲路径提供至一功能电路，该时钟脉冲系统包括：
一低频带锁相回路，具有接收上述参考时钟脉冲信号的参考输入端、接收一回授时钟脉冲信号的回授输入端、以及提供一滤波时钟脉冲信号的输出端；
一高频带锁相回路，具有接收上述滤波时钟脉冲信号的参考输入端、提供上述功能时钟脉冲信号的输出端、以及经由一本地回授路径耦接至上述高频带锁相回路的上述输出端的回授输入端；以及
一延迟路径，耦接于上述低频带锁相回路的上述输出端以及上述对齐位置之间，用以提供上述回授时钟脉冲信号至上述低频带锁相回路，其中上述延迟路径用来产生一延迟而与承载上述功能时钟脉冲信号的上述时钟脉冲路径相匹配。
上述的时钟脉冲系统，其中上述低频带锁相回路的频带的选择用以降低输入抖动，其中上述高频带锁相回路的频带的选择用以降低内部抖动。
上述的时钟脉冲系统，其中上述低频带锁相回路所产生的上述滤波时钟脉冲信号的频率大约与上述参考时钟脉冲信号的频率相同，上述高频带锁相回路所产生的上述功能时钟脉冲信号的频率大于上述滤波时钟脉冲信号的频率。
上述的时钟脉冲系统，其中上述本地回授路径与上述高频带锁相回路承受大致相同的电压以及大致相同的温度。
上述的时钟脉冲系统，其中上述延迟路径与上述时钟脉冲路径具有大致上相同的时序延迟以及电气特性。
上述的时钟脉冲系统，其中上述延迟路径与上述时钟脉冲路径具有相同数目的缓冲器。
上述的时钟脉冲系统，其中还包括：
一内部接合垫，作为上述对齐位置；
一参考时钟脉冲路径，耦接于上述内部接合垫以及上述低频带锁相回路的上述参考输入端，用以承载上述参考时钟脉冲信号；
一回授时钟脉冲路径，耦接于上述内部接合垫以及上述低频带锁相回路的上述回授输入端，用以承载上述回授时钟脉冲信号；以及
其中上述参考时钟脉冲路径以及上述回授时钟脉冲路径大致上相互匹配。
上述的时钟脉冲系统，其中上述功能时钟脉冲信号包括经由多个时钟脉冲路径而提供至多个功能电路的多个功能时钟脉冲信号，其中上述高频带锁相回路包括多个高频带锁相回路，且上述高频带锁相回路每一者皆具有接收上述滤波时钟脉冲信号的参考输入端、提供对应上述功能时钟脉冲信号的一者的输出端、以及经由对应多个本地回授路径的一者而耦接至对应的输出端。
上述的时钟脉冲系统，其中上述时钟脉冲路径的每一者大致上相互匹配，且与上述延迟路径匹配。
上述的时钟脉冲系统，其中还包括：
一时钟脉冲分布电路；
其中上述高频带锁相回路包括多个高频带锁相回路，上述高频带锁相回路的每一者具有接收上述滤波时钟脉冲信号的参考输入端、提供对应的多个可选的时钟脉冲信号的一者至上述时钟脉冲分布电路的输出端以及经由对应的多个本地回授路径的一者耦接至对应的输出端的回授输入端；以及
其中上述时钟脉冲分布电路选择上述可选的时钟脉冲信号的一者作为上述功能时钟脉冲信号。
上述的时钟脉冲系统，其中上述可选的时钟脉冲信号的每一者以及上述滤波时钟脉冲信号沿着对应的多个匹配时钟脉冲路径的一者而传送，上述多个匹配时钟脉冲路径介于上述低频带锁相回路、上述高频带锁相回路以及上述时钟脉冲分布电路之间。
为达到上述目的，本申请还提供一种时钟脉冲集成电路，包括：
至少一功能电路；
一内部接合垫，接收以及传递一外部参考时钟脉冲信号以及一回授时钟脉冲信号；
一低频带锁相回路，具有接收上述参考时钟脉冲信号的参考输入端、接收上述回授时钟脉冲信号的回授输入端以及提供一滤波时钟脉冲信号的输出端；
至少一高频带锁相回路，上述高频带锁相回路的每一者具有接收上述滤波时钟脉冲信号的回授输入端、提供对应至少一的功能时钟脉冲信号的一者的输出端以及经由一本地回授路径耦接至输出端的回授输入端；
至少一时钟脉冲分布路径，上述时钟脉冲分布路径的每一者传送对应的上述至少一的功能时钟脉冲信号的一者至对应的上述至少一功能电路；以及
一回授时钟脉冲路径，耦接于上述低频带锁相回路的输出端以及提供上述回授时钟脉冲信号的上述内部接合垫之间，其中上述回授时钟脉冲路径与上述至少一时钟脉冲分布路径相互匹配。
上述的时钟脉冲集成电路，其中还包括一对匹配时钟脉冲路径，分别用以从上述内部接合垫，传送上述参考时钟脉冲信号以及上述回授时钟脉冲信号至上述低频带锁相回路的上述参考输入端以及上述回授输入端。
上述的时钟脉冲集成电路，其中上述至少一高频带锁相回路包括多个高频带锁相回路，其中上述滤波时钟脉冲信号沿着多个匹配时钟脉冲路径的每一者，传送至对应的上述高频带锁相回路的参考输入端。
上述的时钟脉冲集成电路，其中上述至少一高频带锁相回路包括多个高频带锁相回路，上述高频带锁相回路的每一者提供对应的多个功能时钟脉冲信号的一者，其中上述至少一时钟脉冲分布路径包括多个匹配时钟脉冲分布路径，其中上述功能时钟脉冲信号的每一者沿着对应的上述匹配时钟脉冲分布路径的一者而传送。
上述的时钟脉冲集成电路，其中还包括：
上述至少一高频带锁相回路包括多个高频带锁相回路，上述高频带锁相回路的每一者提供对应的多个功能时钟脉冲信号的一者；
一时钟脉冲分布电路；以及
多个匹配时钟脉冲路径，自上述高频带锁相回路传送上述功能时钟脉冲信号至上述时钟脉冲分布电路，并且自上述低频带锁相回路传送上述回授时钟脉冲信号至上述时钟脉冲分布电路。
上述的时钟脉冲集成电路，其中上述时钟脉冲分布电路包括自上述功能时钟脉冲信号选择一选定功能信号而沿着上述至少一时钟脉冲分布路径而传送至上述至少一功能电路的选择逻辑，其中上述回授时钟脉冲路径耦接于上述时钟脉冲分布电路以及上述内部接合垫之间。
上述的时钟脉冲集成电路，其中上述至少一高频带锁相回路的每一者的频带用以降低内部抖动，其中上述低频带锁相回路的频带用以降低内部抖动。
上述的时钟脉冲集成电路，其中上述至少一高频带锁相回路的每一者的上述本地回授路径与上述集成电路的抖动产生源相隔离。
上述的时钟脉冲集成电路，其中上述至少一功能电路的每一者包括一微处理核心，其中上述至少一功能时钟脉冲信号包括至少一核心时钟脉冲信号。
为达到上述目的，本申请还提供一种时钟脉冲产生方法，用以降低一时钟脉冲系统的一时钟脉冲信号的抖动，包括：
利用产生一滤波时钟脉冲信号的低频带锁相回路，滤波来自一对齐位置的一参考时钟脉冲信号以及一回授时钟脉冲信号；
传送上述滤波时钟脉冲信号至一高频带锁相回路的回授输入端，上述高频带锁相回路的输出端提供一功能时钟脉冲信号；
沿着一时钟脉冲分布路径，传送上述功能时钟脉冲信号至一功能区块；
从上述低频带锁相回路至上述对齐位置，提供与上述时钟脉冲分布路径相匹配的一回授路径；以及
经由上述回授路径，传送上述滤波时钟脉冲信号而提供上述回授时钟脉冲信号至低频带锁相回路。
上述的时钟脉冲产生方法，其中还包括传送上述回授时钟脉冲信号，而上述回授时钟脉冲信号经由多个匹配路径由上述对齐位置传送至上述低频带锁相回路。
上述的时钟脉冲产生方法，其中还包括：
设定上述低频带锁相回路的频带以降低输入抖动；以及
设定上述高频带锁相回路的频带以降低内部抖动。
上述的时钟脉冲产生方法，其中上述耦接上述高频带锁相回路的输出端以及回授输入端在一起的步骤中，包括上述本地路径与上述高频带锁相回路具有相同的温度梯度以及电压。
附图说明
本发明的优势、特征以及优点搭配以下的叙述以及附图将有助于更进一步的了解：
图1显示根据公知架构所实施的具有时钟脉冲产生电路的集成电路简化方块图；
图2显示根据本发明的一实施例所实施的降低所有抖动包括输入抖动以及内部抖动的具有时钟脉冲产生电路的集成电路简化方块图；
图3显示根据本发明的另一实施例所实施的降低所有抖动的时钟脉冲系统简化方块图；
图4显示根据本发明的另一实施例所述的图3的时钟脉冲系统简化方块图，其中对齐位置来自于低频带锁相回路；以及
图5显示根据本发明包括多个高频带锁相回路的另一实施例所述的图3的时钟脉冲系统简化方块图。
其中，附图标记：
101、201、301 集成电路
103、203 时钟脉冲产生电路
105 处理核心
107 非核心电路
109 输出/输入电路
111、211 内部接合垫
113 频率除法器
115 第一锁相回路(PLL1)
117 第二锁相回路(PLL2)
119 第三锁相回路(PLL3)
121、123、125、127、501 第一匹配延迟电路(MDEL1)
129、229 时钟脉冲分布电路
131、133、135、207 第二匹配延迟电路(MDEL2)
137、139、141、143、145 第三匹配延迟电路(MDEL3)
203 时钟脉冲产生电路
205、303 低频带锁相回路(PLL0)
215、305 第一高频带锁相回路(PLL1)
217 第二高频带锁相回路(PLL2)
219 第三高频带锁相回路(PLL3)
301 对齐位置
306 可编程频率除法器
307 时钟脉冲传送路径
309 功能电路
313 本地回授路径
401、403 匹配延迟路径(MDEL)
503 高频带锁相回路
505 时钟脉冲分布路径
507 功能电路
FB1 第一回授时钟脉冲信号
FB2 第二回授时钟脉冲信号
FB3 第三回授时钟脉冲信号
F1 第一回授输入时钟脉冲信号
F2 第二回授输入时钟脉冲信号
F3 第三回授输入时钟脉冲信号
C1 第一时钟脉冲信号
C2 第二时钟脉冲信号
C3 第三时钟脉冲信号
BCLK 时钟脉冲输入信号
CORE_CK 第一功能时钟脉冲信号
IO_CK 第二功能时钟脉冲信号
VDD 操作电压
VSS 参考电压
RCK2 些微延迟的参考时钟脉冲信号
RCK 输出参考时钟脉冲信号
F 单一回授信号
FB 回授时钟脉冲信号
CLK 功能时钟脉冲信号
RCLK 参考时钟脉冲信号
FCLK 滤波时钟脉冲信号
DCLK 延迟功能时钟脉冲信号
具体实施方式
以下的说明使得本领域技术人员能够使用本发明所提供内容的特定应用且完成其需求。然而，本发明实施例的各种变化将使得本领域具有通常知识者能够清楚了解，且在此所定义的一般原则可应用至其他实施例。因此，本发明并非限定在此所述的特定实施例，而是应赋予与在此所公开的原理和新颖特征一致的最宽范围。
本案发明人体认到公知利用高频带锁相回路在时钟脉冲产生上的缺陷，因此揭露一种时钟脉冲系统以及方法，其利用具有单一匹配时钟脉冲延迟路径的低频带锁相回路以及至少一高频带锁相回路用以滤掉大部分时钟脉冲抖动。每一高频带锁相回路利用低频带锁相回路输出端的滤波时钟脉冲信号作为参考时钟脉冲信号。低频带锁相回路利用匹配的时钟脉冲延迟路径，来对齐滤波时钟脉冲信号的频率以及相位。再者，每一高频带锁相回路的输出信号自行回授至其回授时钟脉冲输入端而分布至整个集成电路，使得每一高频带锁相回路的回授路径上的抖动为最小。高频带锁相回路的输出端或功能时钟脉冲经由时钟脉冲路径传送至功能电路，其中每一时钟脉冲路径的延迟与低频带锁相回路的单一匹配时钟脉冲延迟路径相匹配。因为输入抖动由低频带锁相回路所滤除且内部抖动由每一个高频带锁相回路所滤除，相较于公知架构本发明的整体抖动可降至最低。
图1显示根据公知架构所实施的具有时钟脉冲产生电路103的集成电路101简化方块图。集成电路101包括用以执行任何电子功能，如处理资讯或进行通讯等等的电子电路。根据所述的实施例，集成电路101可实施为一微处理芯片，包括处理核心105、非核心(uncore)电路107以及输出/输入电路109。于特定的配置时，也可包含其他的功能电路或区块。根据本发明的一实施例，举例来说，集成电路101可实施为具有额外微处理器核心的多核心微处理器，因此处理核心105代表集成电路101任何数目的核心区块。处理核心105可包括内部功能区块(图中并未显示)如存储器阵列，例如唯读存储器(ROM)、随机存取存储器(RAM)(也就是快取存储器)、一或多算术逻辑单元(ALU)、浮点单元(FPU)整数单元等等。非核心电路107包含处理核心105外部的其他支援功能电路。输出/输入电路109通常包括介面电路，其经由介面接脚以及接合垫等等与外部元件相接。
集成电路101包括电源供应输入(例如接脚及类似装置)，用以耦接至操作电压VDD以及参考电压VSS，其中操作电压VDD为适用于特定技术领与的操作电压，而参考电压VSS可如接地电位。根据本发明的一实施例，操作电压VDD约为1V或于全功率模式约为1.05V。应注意的是，对不同的半导体技术而言可能具有不同的特定电压电位，而这些特定电压电位仅用于举例说明，本发明一样适用于具有不同电压电位的半导体技术中。应注意的是，特定的主要操作电压VDD电位可根据不同实施例的实施方式、或特定电源模式而有所不同。
集成电路101更包括用以接收外部时钟脉冲的时钟脉冲输入信号BCLK(例如时钟脉冲汇流排)。时钟脉冲输入信号BCLK提供至内部接合垫111，其作为介面、传送以及对齐时钟脉冲信号(频率以及相位)之用，这部分将于后文做更进一步的讨论。内部接合垫111作为相位(及/或频率)的对齐位置。根据本发明的实施例，时钟脉冲输入信号BCLK以所接收的频率传送。或者，时钟脉冲输入信号BCLK的频率可被调整(例如降频)，如输入至频率除法器113而将时钟脉冲输入信号BCLK的频率除以二。时钟脉冲输入信号BCLK经由时钟脉冲路径做为参考时钟脉冲信号RCLK，并经由第一匹配延迟电路(MDEL1)121而传送至至少一锁相回路的参考时钟脉冲输入端(R)。在此范例中，图1所示的三个锁相回路包括第一锁相回路PLL1 115、第二锁相回路PLL2 117以及第三锁相回路PLL3 119。尽管图1中仅显示三个锁相回路，任何大于或小于三个锁相回路的任意个数的锁相回路均包括在本发明的范围内。
如图1所示，三个额外的时钟脉冲路径介于内部接合垫111与锁相回路115-119间，其包括自内部接合垫111经由第一匹配延迟电路MDEL1 123至第一锁相回路115的回授时钟脉冲输入端(F)的第一回授输入时钟脉冲信号F1、自内部接合垫111经由第一匹配延迟电路MDEL1 125至第二锁相回路117的回授时钟脉冲输入端的第二回授输入时钟脉冲信号F2、以及自内部接合垫111经由第一匹配延迟电路MDEL1 127至第三锁相回路119的回授时钟脉冲输入端的第三回授输入时钟脉冲信号F3。
在此范例中，内部接合垫111与锁相回路115-119在芯片中分开一距离。用以传输时钟脉冲信号RCLK的时钟脉冲路径与回授输入时钟脉冲信号F1-F3的时钟脉冲路径包括导线以及钻孔(via)及类似装置等等，并在有需求时可更包括一或多缓冲器以增强相应的时钟脉冲信号。每一个缓冲器可以非反相或反相(例如反相器)来实施。导线以及钻孔及类似装置的导体可包括电性寄生元件(例如电阻、电容、电感)，使得信号产生衰减与延迟及类似效应等等，而信号路径上的每一缓冲器也会增加延迟。因为锁相回路115-119尝试于内部接合垫111对齐每一时钟脉冲信号的频率及/或相位，时钟脉冲路径间尽可能相互匹配。第一匹配延迟电路MDEL1 121-127代表所匹配的延迟，用以最小化时钟脉冲路径间的延迟差异。
第一匹配延迟电路MDEL1 121、123、125、127可被设定、调整或进行编程化，以匹配介于内部接合垫111与对应锁相回路115-119间，在参考时钟脉冲输入端(R)上的参考时钟脉冲信号RCLK与对应回授时钟脉冲输入端(F)上的回授输入时钟脉冲信号F1-F3间的延迟。在考虑导线以及钻孔或类似装置间的寄生效应下，第一匹配延迟电路MDEL1 121-127的每一者可包括任何数目的缓冲器或反相器或其他延迟元件或区块，以与其他时钟脉冲路径的延迟相匹配。每一第一匹配延迟电路MDEL1 121-127的元件皆尽可能与其他信号路径的延迟相匹配。根据本发明的一实施例，第一匹配延迟电路MDEL1 121-127的每一者可使用相同方式来构筑，但可进一步调整一或多个元件以达成让回授输入时钟脉冲信号F1-F3得以匹配延迟的目的。在此架构下，位于内部接合垫111与锁相回路115-119间的参考时钟脉冲信号RCLK与回授输入时钟脉冲信号F1-F3间的延迟基本上是相同的。
根据本发明的一实施例，时钟脉冲树及其类似架构中的时钟脉冲信号，其时钟脉冲路径利用手动调整而使其相互匹配来布线。举例来说，相同或相似的传导路径可以使用相同或类似数目的缓冲器等达成，这样的信号路径匹配本领域技术人员所熟知。当工艺技术的复杂度增加时，新的制造方法也可加入，如时钟脉冲树合成等等，以便布线时钟脉冲信号。时钟脉冲树合成可通过手动或自动的方式来实施，并随着时间、电压以及温度的变化，尽可能匹配整体的延迟。
第一锁相回路115经由第二匹配延迟电路MDEL2 131产生第一时钟脉冲信号C1至时钟脉冲分布电路129，第二锁相回路117经由第二匹配延迟电路MDEL2 133产生第二时钟脉冲信号C2至时钟脉冲分布电路129，而第三锁相回路119经由第二匹配延迟电路MDEL2 135产生第三时钟脉冲信号C3至时钟脉冲分布电路129。第二匹配延迟电路MDEL2 131-135不需要跟第一匹配延迟电路MDEL1 121-127相同，但第二匹配延迟电路MDEL2 131-135需相互匹配延迟。使用时钟脉冲树合成或类似架构等先前提到的方式，可设定、调整或编程化第二匹配延迟电路MDEL2 131-135，以匹配锁相回路115、117以及119与时钟脉冲分布电路129间每一路径的延迟。在此实施方式下，锁相回路115-119与时钟脉冲分布电路129间的时钟脉冲信号C1-C3的信号延迟基本上为相同的。
时钟脉冲分布电路129经由对应的匹配延迟路径，为时钟脉冲信号C1-C3的每一者提供回授时钟脉冲信号至内部接合垫111。如图1所示，时钟脉冲分布信号129经由第三匹配延迟电路MDEL3 137，提供第一时钟脉冲信号C1的第一回授时钟脉冲信号FB1至内部接合垫111；时钟脉冲分布信号129经由第三匹配延迟电路MDEL3 139，提供第二时钟脉冲信号C2的第二回授时钟脉冲信号FB2至内部接合垫111；时钟脉冲分布信号129经由第三匹配延迟电路MDEL3 141，提供第三时钟脉冲信号C3的第三回授时钟脉冲信号FB3至内部接合垫111。再次重申，第三匹配延迟电路MDEL3 137-141并不需要与第一匹配延迟电路MDEL1 121-127以及第二匹配延迟电路MDEL2 131-135相同，而是第二匹配延迟电路MDEL2 131-135相互匹配延迟，并利用时钟脉冲树合成或类似方式等先前叙述过的方法，用以设定、调整或编程化第三匹配延迟电路MDEL3 137-141以匹配时钟脉冲分布信号129与内部接合垫111间每一路径的延迟。在此方式下，介于时钟脉冲分布信号129与内部接合垫111间的回授时钟脉冲信号FB1-FB3的信号延迟大致上相同。
时钟脉冲分布信号129内部的虚线代表时钟脉冲对C1/FB1、C2/FB2以及C3/FB3间的回授路径。时钟脉冲分布信号129内部路径的延迟有效地相互匹配。相似的，内部接合垫111内部的虚线代表时钟脉冲对FB1/F1、FB2/F2与FB3/F3间的回授路径，其中内部接合垫111内部路径的延迟有效地相互匹配。
第一锁相回路PLL1 115使得参考时钟脉冲信号RCLK以及回授时钟脉冲F1间的相位关得以对齐。因为内部接合垫111以及第一锁相回路PLL1 115之间的延迟为匹配，第一锁相回路PLL1 115可有效地于内部接合垫111对齐第一回授时钟脉冲信号FB1以及参考时钟脉冲信号RCLK。尽管并未明确显示，第一锁相回路PLL1 115包括可编程整数频率除法器，用以将回授时钟脉冲F1的频率除以一选定的乘数，以有效地匹配参考时钟脉冲信号RCLK的频率。参考时钟脉冲信号RCLK的频率有效地乘上可编程化的乘数而得到第一时钟脉冲信号C1的频率，因而也得到了第一回授时钟脉冲信号FB1以及回授时钟脉冲F1的频率。
同样地，第二锁相回路PLL2 117利用于内部接合垫111对齐第二回授时钟脉冲信号FB2以及参考时钟脉冲信号RCLK的相位，来对齐参考时钟脉冲信号RCLK以及回授时钟脉冲F2间的相位关系。第二锁相回路PLL2 117也结合可编程内部频率除法器，用以选择一乘数以便决定第二时钟脉冲信号C2、第二回授时钟脉冲信号FB2以及回授时钟脉冲F2的频率。
第三锁相回路PLL3 119也利用类似的方法，利用于内部接合垫111对齐第三回授时钟脉冲信号FB3以及参考时钟脉冲信号RCLK的相位，来对齐参考时钟脉冲信号RCLK以及回授时钟脉冲F3间的相位关系。第三锁相回路PLL3 119也结合可编程内部频率除法器，用以选择一乘数以便决定第三时钟脉冲信号C3、第三回授时钟脉冲信号FB3以及回授时钟脉冲F3的频率。第一锁相回路115、第二锁相回路117以及第三锁相回路119间所选择的乘数，于任何既定的时间可能为相同或不同。
时钟脉冲分布信号129更经由第三匹配延迟电路MDEL3 143提供第一功能时钟脉冲信号CORE_CK至处理核心105以及非核心电路107，并经由第三匹配延迟电路MDEL3 145提供另一第二功能时钟脉冲信号IO_CK至输出/输入电路109。在此使用功能时钟脉冲信号代表布线至系统的功能区块、电路、或类似系统，用以提供同步或定时等目的。通常第一功能时钟脉冲信号CORE_CK以及第二功能时钟脉冲信号IO_CK利用任何适当的时钟脉冲分布、布线方法或演算法等，以布线至对应的功能方块，用以传送对应的时钟脉冲信号。为了同步以及定时的目的，处理核心105、非核心电路107以及输出/输入电路109间的每一时钟脉冲边缘的时序尽可能的越接近越好，第三匹配延迟电路MDEL3 143以及145将被设定或以及其他方式进行调整或编程化，以匹配传送第一功能时钟脉冲信号CORE_CK以及第二功能时钟脉冲信号IO_CK的时钟脉冲路径上的时序延迟。
因为锁相回路115-119用以对齐时钟脉冲信号的相位以及频率，传送每一回授时钟脉冲信号FB1-FB3的路径延迟，必须与第一功能时钟脉冲信号CORE_CK以及第二功能时钟脉冲信号IO_CK的延迟相匹配。在同样的方式下，利用时钟脉冲树合成或类似架构等先前提到的方式，得以设定、调整或编程化第三匹配延迟电路MDEL3 137-145，使得回授时钟脉冲信号FB1-FB3与第一功能时钟脉冲信号CORE_CK以及第二功能时钟脉冲信号IO_CK之间的延迟相互匹配。同样的，处理核心105、非核心电路107以及输出/输入电路109沿着回授时钟脉冲信号FB1-FB3的操作时钟脉冲边缘为一致。
时钟脉冲分布电路129包括时钟脉冲选择器或多工器电路或类似装置等(并未显示)，用以选择时钟脉冲信号C1-C3以驱动第一功能时钟脉冲信号CORE_CK以及第二功能时钟脉冲信号IO_CK。回授时钟脉冲信号FB1-FB3通常并未闸控(un-gated)，亦即回授时钟脉冲信号FB1-FB3依然维持频率以及相位的对齐。根据本发明的一实施例，在闸控(gated on)之下，第三时钟脉冲信号C3为特定的输出/输入时钟脉冲信号以产生第二功能时钟脉冲信号IO_CK至输出/输入电路109。在低功率状态时，时钟脉冲分布电路129可使第二功能时钟脉冲信号IO_CK失能，而第三时钟脉冲信号C3继续由第三锁相回路PLL3119经由第三回授时钟脉冲信号FB3所驱动。
根据本发明的一实施例，时钟脉冲分布电路129于第一时钟脉冲信号C1以及第二时钟脉冲信号C2择一，以驱动第一功能时钟脉冲信号CORE_CK。另一个没有驱动第一功能时钟脉冲信号CORE_CK的锁相回路，可重新编程化至不同的乘数以调整时钟脉冲。举例来说，当第一锁相回路PLL1 115被选来驱动第一功能时钟脉冲信号CORE_CK时，第二锁相回路PLL2 117的乘数可重新设定至较高或较低。当第二锁相回路PLL2 117的新频率稳定后，时钟脉冲分布电路129可切换至第二锁相回路PLL2 117来驱动第一功能时钟脉冲信号CORE_CK，使得在需要的时候，可重新设定第一锁相回路PLL1 115至其他的乘数。如本领域技术人员所熟知的，可于第一锁相回路PLL1 115以及第二锁相回路PLL2 117间切换操作，用以将第一功能时钟脉冲信号CORE_CK的频率向上或向下调整。若有需要，在低功率状态时，时钟脉冲分布电路129也可闸控(gate)而关闭第一功能时钟脉冲信号CORE_CK。
根据本发明的一更具体的实施例，时钟脉冲输入信号BCLK具有介于100MHz～400MHz间的频率，而时钟脉冲信号C1-C3操作于大约0.4GHz～大约3GHz之间。尽管时钟脉冲输入信号BCLK以相同的频率传递给参考时钟脉冲信号RCLK，参考时钟脉冲信号RCLK也可能在频率除法器113的运作下，其频率只有时钟脉冲输入信号BCLK的频率的一半。锁相回路115-119具有一适当乘数的范围，以乘上参考时钟脉冲信号RCLK的频率而得到所需的频率范围。根据本发明的一实施例，乘数的范围介于2倍至32倍，但任何适当的乘数范围都已仔细考虑而应包含于本发明范围中。
尽管时钟脉冲产生电路103对产生功能时钟脉冲信号以驱动处理核心105以及集成电路101上其他电路(亦即非核心电路以及输出/输入电路)提供相当的弹性，经由系统传递的抖动仍会造成整体效率以及效能上的降低。时钟脉冲输入信号BCLK通常包含一定程度的输入抖动，并传递至参考时钟脉冲信号RCLK以及锁相回路的参考输入端。产生回授时钟脉冲信号FB1-FB3的回授时钟脉冲路径穿越集成电路101的大部份，因而处在集成电路101的操作电压VDD以及参考电压VSS的巨大的供应电压变动下，跨越芯片的变动将伴随温度梯度等等变异，而这些变异造成提供至锁相回路115-119回授输入端的输入抖动。再者，锁相回路115-119将产生内部抖动，而内部抖动也造成整体的抖动。
在公知架构中，可调整锁相回路115-119的每一者的频带，以尽可能的降低整体抖动。锁相回路的频带通常指的是其对于输入频率的响应，也可与其输出频率范围有关或无关。锁相回路115-119每一者的频带在决定后，可根据一特定架构而调整以降低抖动。锁相回路115-119的频带越低，输入抖动被抑制得越多，然而越低的频带则使得由锁相回路115-119的内部所产生的内部抖动更无法被抑制。
若缩小锁相回路115-119每一者的频带以最小化输入抖动，则内部抖动通常会通过而无法被过滤，使得抖动问题依然存在。另一方面，如果增加锁相回路115-119的频带至相对高电位以最小化内部抖动，因高频带的锁相回路无法滤除输入抖动，使得抖动问题依然存在。所以，锁相回路的设计者必须对频带妥协，并且无法同时降低两种类型的抖动。在此情形下，时钟脉冲产生电路103必须承受大量的抖动，而抖动会降低集成电路103整体的效率以及效能。
图2显示根据本发明的一实施例所实现的具有时钟脉冲产生电路203的集成电路201简化方块图，用以降低所有抖动包括输入抖动以及内部抖动。集成电路201与集成电路101相似，因集成电路201一样包括用以执行任何合适电子功能，如处理资讯或进行通讯等的电子电路，且类似的元件具有一致的参考编号。举例来说，如图2所示，集成电路201也包括处理核心105、非核心电路107以及输出/输入电路107的微处理器芯片。特定的架构中也可包括其他额外的功能区块，而处理核心105可视为多核心的微处理器并包括一或多微处理器核心。操作电压VDD、参考电压VSS以及时钟脉冲输入信号BCLK也以同样的方式提供。
内部接合垫111由内部接合垫211所取代，内部接合垫211接收时钟脉冲输入信号BCLK且以与集成电路101相同的方式经由第一匹配延迟电路MDEL1121传送参考时钟脉冲信号RCLK，其中内部接合垫211也是一对齐位置。然而在此情况下，参考时钟脉冲信号RCLK提供至低频带锁相回路PLL0 205。低频带锁相回路PLL0 205标示为“LO”，代表设定为相对低频带。低频带锁相回路PLL0 205可操作于时钟脉冲输入信号BCLK及/或参考时钟脉冲信号RCLK的频率范围。根据本发明的一实施例，举例来说，低频带锁相回路PLL0 205操作于100-400MHz的范围，而不是GHz的范围。尽管低频带锁相回路PLL0 205可如前面所述以乘数的方式实现，根据本发明的一实施例，低频带锁相回路PLL0 205为1：1的锁相回路，提供与参考时钟脉冲信号RCLK具相同频率的输出参考时钟脉冲信号RCK。
第一锁相回路PLL1 115、第二锁相回路PLL2 117以及第三锁相回路PLL3119由对应的第一高频带锁相回路PLL1 215、第二高频带锁相回路PLL2 217以及第三高频带锁相回路PLL3 219所取代，而高频带锁相回路215-219被设定为高频带锁相回路，并且标示为“HI”。高频带锁相回路215-219与锁相回路PLL1115-119相似，除了在其对应的参考时钟脉冲输入端(R)所接收的是输出参考时钟脉冲信号RCK而不是接收参考时钟脉冲信号RCLK以外。根据本发明的一实施例，高频带锁相回路215-219的每一者操作于400MHz-3GHz的范围，尽管也可操作于其他任何适当的频率范围。时钟脉冲分布电路129由时钟脉冲分布电路229所取代，时钟脉冲分布电路229一样接收时钟脉冲信号C1-C3，且以相同的方式经由第三匹配延迟电路MDEL3 143提供第一功能时钟脉冲信号CORE_CK以及经由第三匹配延迟电路MDEL3 145提供第二功能时钟脉冲信号IO_CK。并且，第三时钟脉冲信号C3用以提供第二功能时钟脉冲信号IO_CK并选择第一时钟脉冲信号C1以及第二时钟脉冲信号C2的一者以提供至第一功能时钟脉冲信号CORE_CK。第一高频带锁相回路PLL1 215经由第二匹配延迟电路MDEL2 131以相同的方式提供第一时钟脉冲信号C1至时钟脉冲分布电路229；第二高频带锁相回路PLL2 217以相同的方式经由第二匹配延迟电路MDEL2 133以相同的方式提供第二时钟脉冲信号C2至时钟脉冲分布电路229；第三高频带锁相回路PLL3 219以相同的方式经由第二匹配延迟电路MDEL2135以相同的方式提供第二时钟脉冲信号C3至时钟脉冲分布电路229。
在此情况下，对时钟脉冲产生电路203而言，输出参考时钟脉冲信号RCK经由第二匹配延迟电路MDEL2 207而提供具些微延迟的参考时钟脉冲信号RCK2至时钟脉冲产生电路229的另一个输入端。第二匹配延迟电路MDEL2207可被设定、调整或编程化，并以前述的类似方式使得输出参考时钟脉冲信号RCK与些微延迟的参考时钟脉冲信号RCK2间的延迟，与高频带锁相回路215-219的每一者至时钟脉冲产生电路203的时钟脉冲路径的延迟相匹配。
应注意的是，如图所示，输出参考时钟脉冲信号RCK直接耦接至高频带锁相回路215-219的参考输入端以及第二匹配延迟电路MDEL2 207。在此情况下，低频带锁相回路PLL0 205与高频带锁相回路215-219位于同一位置，其中承载输出参考时钟脉冲信号RCK的传导路径较短并伴随最小的延迟，并且承受相同的温度以及电压。若高频带锁相回路215-219之间相互分离、或与低频带锁相回路PLL0 205分开一个适当的距离，则对应的时钟脉冲路径应相互匹配(例如利用MDEL所示的电路等等)以最小化输出参考时钟脉冲信号RCK的延迟差异。
时钟脉冲产生电路203简化为只通过单一回授路径提供具些微延迟的参考时钟脉冲信号RCK2，并经过第三匹配延迟电路MDEL3 137所提供的单一回授时钟脉冲路径传送回授时钟脉冲信号FB。第三匹配延迟电路MDEL3 137可被设定、调整或编程化，并以前述的相同方式，以匹配第三匹配延迟电路MDEL3143以及第三匹配延迟电路MDEL3 145的延迟。回授时钟脉冲信号FB提供至内部接合垫211的输入端，并经由第一匹配延迟电路MDEL1 125传送回授时钟脉冲信号FB至低频带锁相回路PLL0 205以作为单一回授信号F。第一匹配延迟电路MDEL1 121以及第一匹配延迟电路MDEL1 125可被设定、调整或进行编程化，并利用时钟脉冲树合成等前述的类似方式，使内部接合垫211以及低频带锁相回路PLL0 205间的对应延迟相互匹配。单一回授信号F提供至低频带锁相回路PLL0 205的回授时钟脉冲输入端。
在此情形下，可省略高频带锁相回路215-219的每一者中，用以提供对应回授时钟脉冲信号FB1-FB3的回授路径，取而代之的是提供单一回授信号F至低频带锁相回路PLL0 205的单一回授路径，而单一回授信号F上所产生的输入抖动也能够有效地由低频带锁相回路PLL0 205所滤除。此外，因参考时钟脉冲信号RCLK上的任何输入抖动可被有效地由低频带锁相回路PLL0 205所滤除，使得输出参考时钟脉冲信号RCK经过滤波的信号，故能有效降低输入抖动。低频带锁相回路PLL0 205的频带可被选择、设定、调整或以任何方式进行编程化，以降低或消除输入抖动。
高频带锁相回路215-219的频带可被选择、设定、调整或以任何方式进行编程化，以降低或消除由锁相回路内部产生的内部抖动。在此情形下，两种类型的抖动都可藉由低频带锁相回路以及高频带锁相回路的结合而有效地降低或消除。换句话说，设计者可调整低频带锁相回路PLL0 205、高频带锁相回路215-219的频带，因而不需要在两种类型的抖动间做妥协的情况下来降低整体抖动。
此外，高频带锁相回路215-219的每一者的回授路径，介于对应的输出端以及回授输入端间的直接连接。如图所示，第一回授路径216介于第一高频带锁相回路PLL1 215的输出端以及其回授时钟脉冲输入端之间；第二回授路径218介于第二高频带锁相回路PLL2 217的输出端以及其回授时钟脉冲输入端之间；第三回授路径220介于第三高频带锁相回路PLL3 219的输出端以及其回授时钟脉冲输入端之间。因此，在高频带锁相回路215-219的回授输入时钟脉冲信号F1-F3中的抖动被消除了。在此情形下，高频带锁相回路215-219的回授路径并不需要跨过整个芯片，而是经由本质上无抖动的导线直接或就地或是从本地(locally)拉回至其对应的输入端。
每个回授路径216-220的直接或就地连接，代表每一连接穿越相对较短的距离，且没有遭遇任何巨大的供应电压变动或温度梯度。通常而言，这些本地路径并未遭受抖动源的影响，且有效地与抖动源隔绝。并且，在一实施例中，回授路径上没有任何延迟元件且取而代之的是导线连结其中，使得任何抖动源皆被消除。尽管延迟元件可视需要使用于某些情况以消除任何延迟差异，但所有这类元件相对于对应高频带锁相回路皆为本地的，因而承受相同的电压以及温度变化。因此，在上述任何一种情况下，任何造成回授路径上抖动的干扰均被有效地排除。
总之，低频带锁相回路PLL0 205用以滤除输入抖动，而高频带锁相回路215-219的每一者用以滤除由锁相回路内部所产生的内部抖动。所以，使用者可设定、编程、或调整低频带锁相回路PLL0 205的频带以降低或排出输入抖动，也可设定、编程化或调整高频带锁相回路215-219的频带以降低或排除内部抖动。
就一般而言，低频带锁相回路的频带小于一或多高频带锁相回路的频带。根据本发明的一实施例，举例来说，低频带锁相回路PLL0 205的频带约为1MHz，而高频带锁相回路215-219的频带设定约为5MHz。也就是，低频带锁相回路以及高频带锁相回路间的相对频率比例并没有限制，使用者得以具有足够的弹性来调整锁相回路的频带，以最小化时钟脉冲系统的整体抖动，包括输入抖动以及内部抖动。
图3显示根据本发明的另一实施例所实现的降低所有抖动的时钟脉冲系统300简化方块图。时钟脉冲输入信号BCLK以及回授时钟脉冲信号FB经由对齐位置301而分别提供至低频带锁相回路PLL0 303的参考输入端以及回授输入端。在此状况下，对齐位置301与低频带锁相回路PLL0 303的参考输入端以及回授输入端够接近，使得对齐位置301与低频带锁相回路PLL0 303间的延迟可忽略。
低频带锁相回路PLL0 303输出经滤波的时钟脉冲信号FCLK，而此滤波脉信号FCLK被提供至高频带锁相回路PLL1 305的参考输入端。在此情况下，仅显示的任一高频带锁相回路，即高频带锁相回路PLL1 305，其具有一输出端以提供功能时钟脉冲信号CLK。高频带锁相回路PLL1 305具有耦接于其输出端以及回授输入端间的本地回授路径313，因而处于可忽略的抖动源、或以其他方式处于与高频带锁相回路PLL1 305的相同条件下。如图所示，高频带锁相回路PLL1 305的回授输入端具有可编程频率除法器306，其将功能时钟脉冲信号CLK的频率，相对于滤波时钟脉冲信号FCLK的频率乘上一系数M。低频带锁相回路PLL0 303的频带够低，足以滤除输入抖动，而高频带锁相回路PLL1 305的频带亦够高，足以滤除内部抖动。
功能时钟脉冲信号CLK经由时钟脉冲传送路径307传送至功能电路309。如先前所述，功能电路309可与高频带锁相回路PLL1 305分开，这可能使得时钟脉冲传送路径307将功能时钟脉冲信号CLK暴露于抖动源中。时钟脉冲传送路径307可包括任何数目的缓冲器等等，且中间传导路径包括寄生效应或类似效应等等，因而使时钟脉冲传送路径307遭受温度梯度及/或电压变化，而产生巨大的抖动。因此，时钟脉冲传送路径307包括延迟，使得功能时钟脉冲信号CLK抵达功能电路309时，成为延迟功能时钟脉冲信号DCLK。
为了在对齐位置301对齐相位及/或频率，介于低频带锁相回路PLL0 303的输出端以及对齐位置301(或低频带锁相回路PLL0 303的回授输入端)间的回授路径，被设定为具有匹配延迟路径MDEL 311，而匹配延迟路径MDEL 311可设定、调整或以其他方式进行编程化而匹配于时钟脉冲传送路径307。低频带锁相回路PLL0 303的频带可被设定或选择以降低或最小化输入抖动，而设定或调整高频带锁相回路PLL1 305的频带可以降低或最小化内部抖动。在此方式下可达成相位及/或频率的对齐，且整体的抖动可被降低或达到最小。
图4显示根据本发明的另一实施例所述的图3的时钟脉冲系统300简化方块图，其中对齐位置301与低频带锁相回路PLL0 303分开。在此情况下，匹配延迟路径MDEL401以及匹配延迟路径MDEL403，以先前针对集成电路201的第一匹配延迟电路MDEL1 121以及第一匹配延迟电路MDEL1 125所述的类似方式，沿着传送时钟脉冲输入信号BCLK以及回授时钟脉冲信号FB的时钟脉冲路径安插其中。
图5显示根据本发明包括整数N个高频带锁相回路533(显示为PLL1、PLL2、…、PLLN)的另一实施例所述的图3的时钟脉冲系统300简化方块图。每个高频带锁相回路包含一个从其输出端连接至回授输入端的本地”低抖动”回授路径。假设高频带锁相回路533皆与低频带锁相回路PLL0 303分开，因此经滤波时钟脉冲信号FCLK将经由对应的第一匹配延迟电路MDEL1 501而传送。高频带锁相回路503经由对应的N个时钟脉冲分布路径505(显示为CDP1,CDP2,…,CDPN)，提供对应N个功能时钟脉冲信号CLK1,CLK2,…,CLKN至对应的N个功能电路507(显示为FC1,FC1,…,FCN)，而产生提供至功能电路507的对应的延迟时钟脉冲信号DCLK1,DCLK2,…DCLKN。如前所述，时钟脉冲分布路径505相互匹配，且第一匹配延迟电路MDEL1 311可被设定、调整或以及他方式进行编程化以匹配每一时钟脉冲分布路径505。
应注意的是，每一高频带锁相回路PLL1、PLL2、…、PLLN可为相同的。另一方面，高频带锁相回路的频带可根据匹配延迟电路505以及锁相回路共同的回授路径上通过量测或经验判定的抖动值做调整。
尽管本发明仅参照某些较佳的形式详加描述，但其他形式以及变化亦可想而知。举例来说，在此所述的电路可以任何适当的方式实现，包括逻辑元件或电路等等。任何数目的功能的电路可以软件或硬件的方式实现于集成电路。本领域技术人员能够了解，这样的等同构造并不背离本揭露的精神和范围，且本揭露的改变不脱离本揭露的精神和范围。
Claims (24)
1.一种时钟脉冲系统，其特征在于，用以经由一对齐位置接收一参考时钟脉冲信号，并且产生一功能时钟脉冲信号，其中上述功能时钟脉冲信号经由一时钟脉冲路径提供至一功能电路，该时钟脉冲系统包括：
一低频带锁相回路，具有接收上述参考时钟脉冲信号的参考输入端、接收一回授时钟脉冲信号的回授输入端、以及提供一滤波时钟脉冲信号的输出端；
一高频带锁相回路，具有接收上述滤波时钟脉冲信号的参考输入端、提供上述功能时钟脉冲信号的输出端、以及经由一本地回授路径耦接至上述高频带锁相回路的上述输出端的回授输入端；以及
一延迟路径，耦接于上述低频带锁相回路的上述输出端以及上述对齐位置之间，用以提供上述回授时钟脉冲信号至上述低频带锁相回路，其中上述延迟路径用来产生一延迟而与承载上述功能时钟脉冲信号的上述时钟脉冲路径相匹配。
2.如权利要求1所述的时钟脉冲系统，其特征在于，上述低频带锁相回路的频带的选择用以降低输入抖动，其中上述高频带锁相回路的频带的选择用以降低内部抖动。
3.如权利要求1所述的时钟脉冲系统，其特征在于，上述低频带锁相回路所产生的上述滤波时钟脉冲信号的频率大约与上述参考时钟脉冲信号的频率相同，上述高频带锁相回路所产生的上述功能时钟脉冲信号的频率大于上述滤波时钟脉冲信号的频率。
4.如权利要求1所述的时钟脉冲系统，其特征在于，上述本地回授路径与上述高频带锁相回路承受大致相同的电压以及大致相同的温度。
5.如权利要求1所述的时钟脉冲系统，其特征在于，上述延迟路径与上述时钟脉冲路径具有大致上相同的时序延迟以及电气特性。
6.如权利要求1所述的时钟脉冲系统，其特征在于，上述延迟路径与上述时钟脉冲路径具有相同数目的缓冲器。
7.如权利要求1所述的时钟脉冲系统，其特征在于，还包括：
一内部接合垫，作为上述对齐位置；
一参考时钟脉冲路径，耦接于上述内部接合垫以及上述低频带锁相回路的上述参考输入端，用以承载上述参考时钟脉冲信号；
一回授时钟脉冲路径，耦接于上述内部接合垫以及上述低频带锁相回路的上述回授输入端，用以承载上述回授时钟脉冲信号；以及
其中上述参考时钟脉冲路径以及上述回授时钟脉冲路径大致上相互匹配。
8.如权利要求1所述的时钟脉冲系统，其特征在于，上述功能时钟脉冲信号包括经由多个时钟脉冲路径而提供至多个功能电路的多个功能时钟脉冲信号，其中上述高频带锁相回路包括多个高频带锁相回路，且上述高频带锁相回路每一者皆具有接收上述滤波时钟脉冲信号的参考输入端、提供对应上述功能时钟脉冲信号的一者的输出端、以及经由对应多个本地回授路径的一者而耦接至对应的输出端。
9.如权利要求1所述的时钟脉冲系统，其特征在于，上述时钟脉冲路径的每一者大致上相互匹配，且与上述延迟路径匹配。
10.如权利要求1所述的时钟脉冲系统，其特征在于，还包括：
一时钟脉冲分布电路；
其中上述高频带锁相回路包括多个高频带锁相回路，上述高频带锁相回路的每一者具有接收上述滤波时钟脉冲信号的参考输入端、提供对应的多个可选的时钟脉冲信号的一者至上述时钟脉冲分布电路的输出端以及经由对应的多个本地回授路径的一者耦接至对应的输出端的回授输入端；以及
其中上述时钟脉冲分布电路选择上述可选的时钟脉冲信号的一者作为上述功能时钟脉冲信号。
11.如权利要求10所述的时钟脉冲系统，其特征在于，上述可选的时钟脉冲信号的每一者以及上述滤波时钟脉冲信号沿着对应的多个匹配时钟脉冲路径的一者而传送，上述多个匹配时钟脉冲路径介于上述低频带锁相回路、上述高频带锁相回路以及上述时钟脉冲分布电路之间。
12.一种时钟脉冲集成电路，其特征在于，包括：
至少一功能电路；
一内部接合垫，接收以及传递一外部参考时钟脉冲信号以及一回授时钟脉冲信号；
一低频带锁相回路，具有接收上述参考时钟脉冲信号的参考输入端、接收上述回授时钟脉冲信号的回授输入端以及提供一滤波时钟脉冲信号的输出端；
至少一高频带锁相回路，上述高频带锁相回路的每一者具有接收上述滤波时钟脉冲信号的回授输入端、提供对应至少一的功能时钟脉冲信号的一者的输出端以及经由一本地回授路径耦接至输出端的回授输入端；
至少一时钟脉冲分布路径，上述时钟脉冲分布路径的每一者传送对应的上述至少一的功能时钟脉冲信号的一者至对应的上述至少一功能电路；以及
一回授时钟脉冲路径，耦接于上述低频带锁相回路的输出端以及提供上述回授时钟脉冲信号的上述内部接合垫之间，其中上述回授时钟脉冲路径与上述至少一时钟脉冲分布路径相互匹配。
13.如权利要求12所述的时钟脉冲集成电路，其特征在于，还包括一对匹配时钟脉冲路径，分别用以从上述内部接合垫，传送上述参考时钟脉冲信号以及上述回授时钟脉冲信号至上述低频带锁相回路的上述参考输入端以及上述回授输入端。
14.如权利要求12所述的时钟脉冲集成电路，其特征在于，上述至少一高频带锁相回路包括多个高频带锁相回路，其中上述滤波时钟脉冲信号沿着多个匹配时钟脉冲路径的每一者，传送至对应的上述高频带锁相回路的参考输入端。
15.如权利要求12所述的时钟脉冲集成电路，其特征在于，上述至少一高频带锁相回路包括多个高频带锁相回路，上述高频带锁相回路的每一者提供对应的多个功能时钟脉冲信号的一者，其中上述至少一时钟脉冲分布路径包括多个匹配时钟脉冲分布路径，其中上述功能时钟脉冲信号的每一者沿着对应的上述匹配时钟脉冲分布路径的一者而传送。
16.如权利要求12所述的时钟脉冲集成电路，其特征在于，还包括：
上述至少一高频带锁相回路包括多个高频带锁相回路，上述高频带锁相回路的每一者提供对应的多个功能时钟脉冲信号的一者；
一时钟脉冲分布电路；以及
多个匹配时钟脉冲路径，自上述高频带锁相回路传送上述功能时钟脉冲信号至上述时钟脉冲分布电路，并且自上述低频带锁相回路传送上述回授时钟脉冲信号至上述时钟脉冲分布电路。
17.如权利要求16所述的时钟脉冲集成电路，其特征在于，上述时钟脉冲分布电路包括自上述功能时钟脉冲信号选择一选定功能信号而沿着上述至少一时钟脉冲分布路径而传送至上述至少一功能电路的选择逻辑，其中上述回授时钟脉冲路径耦接于上述时钟脉冲分布电路以及上述内部接合垫之间。
18.如权利要求12所述的时钟脉冲集成电路，其特征在于，上述至少一高频带锁相回路的每一者的频带用以降低内部抖动，其中上述低频带锁相回路的频带用以降低内部抖动。
19.如权利要求12所述的时钟脉冲集成电路，其特征在于，上述至少一高频带锁相回路的每一者的上述本地回授路径与上述集成电路的抖动产生源相隔离。
20.如权利要求12所述的时钟脉冲集成电路，其特征在于，上述至少一功能电路的每一者包括一微处理核心，其中上述至少一功能时钟脉冲信号包括至少一核心时钟脉冲信号。
21.一种时钟脉冲产生方法，其特征在于，用以降低一时钟脉冲系统的一时钟脉冲信号的抖动，包括：
利用产生一滤波时钟脉冲信号的低频带锁相回路，滤波来自一对齐位置的一参考时钟脉冲信号以及一回授时钟脉冲信号；
传送上述滤波时钟脉冲信号至一高频带锁相回路的回授输入端，上述高频带锁相回路的输出端提供一功能时钟脉冲信号；
沿着一时钟脉冲分布路径，传送上述功能时钟脉冲信号至一功能区块；
从上述低频带锁相回路至上述对齐位置，提供与上述时钟脉冲分布路径相匹配的一回授路径；以及
经由上述回授路径，传送上述滤波时钟脉冲信号而提供上述回授时钟脉冲信号至低频带锁相回路。
22.如权利要求21所述的时钟脉冲产生方法，其特征在于，还包括传送上述回授时钟脉冲信号，而上述回授时钟脉冲信号经由多个匹配路径由上述对齐位置传送至上述低频带锁相回路。
23.如权利要求21所述的时钟脉冲产生方法，其特征在于，还包括：
设定上述低频带锁相回路的频带以降低输入抖动；以及
设定上述高频带锁相回路的频带以降低内部抖动。
24.如权利要求21所述的时钟脉冲产生方法，其特征在于，其中上述耦接上述高频带锁相回路的输出端以及回授输入端在一起的步骤中，包括上述本地路径与上述高频带锁相回路具有相同的温度梯度以及电压。
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