JP2001351380A - 半導体装置、半導体装置を含むモジュール、及びモジュールを含むシステム - Google Patents
半導体装置、半導体装置を含むモジュール、及びモジュールを含むシステムInfo
- Publication number
- JP2001351380A JP2001351380A JP2000172483A JP2000172483A JP2001351380A JP 2001351380 A JP2001351380 A JP 2001351380A JP 2000172483 A JP2000172483 A JP 2000172483A JP 2000172483 A JP2000172483 A JP 2000172483A JP 2001351380 A JP2001351380 A JP 2001351380A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- circuit
- data
- module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 239000000872 buffer Substances 0.000 claims description 46
- 230000001934 delay Effects 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 abstract description 6
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 39
- 238000010586 diagram Methods 0.000 description 29
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 8
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 8
- 238000012986 modification Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 6
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 6
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 4
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 101100350613 Arabidopsis thaliana PLL1 gene Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 電源ノイズに影響されることなく出力データ
とクロックを正確に同期させることができるモジュール
を提供することを目的とする。 【解決手段】 半導体装置（１２３）から出力される位
相調整用信号（ＤＵＭＭ２）と第１のクロック（ＣＬ
Ｋ）とが所定の位相関係となるように第２のクロック
（ＣＬＫ２）を生成して出力する位相調整回路（１６）
と、前記半導体装置内に設けられ、前記第２のクロック
から前記位相調整用信号を生成する出力回路（１１４、
１１５）とを有するモジュール。
とクロックを正確に同期させることができるモジュール
を提供することを目的とする。 【解決手段】 半導体装置（１２３）から出力される位
相調整用信号（ＤＵＭＭ２）と第１のクロック（ＣＬ
Ｋ）とが所定の位相関係となるように第２のクロック
（ＣＬＫ２）を生成して出力する位相調整回路（１６）
と、前記半導体装置内に設けられ、前記第２のクロック
から前記位相調整用信号を生成する出力回路（１１４、
１１５）とを有するモジュール。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体装置
を回路基板上に搭載したモジュールに関し、特に、半導
体装置の出力データのタイミングを外部クロックと一致
させる技術に関する。
を回路基板上に搭載したモジュールに関し、特に、半導
体装置の出力データのタイミングを外部クロックと一致
させる技術に関する。
【０００２】
【従来の技術】従来から、複数の半導体装置を回路基板
上に搭載してモジュールを構成することが行われてい
る。例えば、複数の半導体記憶装置（メモリデバイス）
を回路基板に搭載してメモリモジュールが構成される。
上に搭載してモジュールを構成することが行われてい
る。例えば、複数の半導体記憶装置（メモリデバイス）
を回路基板に搭載してメモリモジュールが構成される。
【０００３】図１は、従来のメモリモジュールの一例
（従来例１）を示すブロック図である。図示のメモリモ
ジュール１０は配線基板１５０を有する。配線基板１５
０上には、メモリデバイス（半導体記憶装置）１００〜
１０７、ＰＬＬ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏ
ｏｐ：ＰＬＬ）回路１１、各メモリデバイス１００〜１
０７に対応して設けられた複数のデータ入出力端子Ｄ
Ｑ、及びクロック入力端子ＣＬＫが設けられている。メ
モリモジュール１０は、データ入出力端子ＤＱを介して
複数ビットのパラレルデータを入出力し、クロック入力
端子ＣＬＫを介して外部からクロックを受け取る。
（従来例１）を示すブロック図である。図示のメモリモ
ジュール１０は配線基板１５０を有する。配線基板１５
０上には、メモリデバイス（半導体記憶装置）１００〜
１０７、ＰＬＬ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏ
ｏｐ：ＰＬＬ）回路１１、各メモリデバイス１００〜１
０７に対応して設けられた複数のデータ入出力端子Ｄ
Ｑ、及びクロック入力端子ＣＬＫが設けられている。メ
モリモジュール１０は、データ入出力端子ＤＱを介して
複数ビットのパラレルデータを入出力し、クロック入力
端子ＣＬＫを介して外部からクロックを受け取る。
【０００４】各メモリデバイス１００〜１０７は、デー
タ入出力端子ＤＱに接続されたデータ入出力端子ＤＱ＊
を介してデータ信号ＤＱを入出力する。
タ入出力端子ＤＱに接続されたデータ入出力端子ＤＱ＊
を介してデータ信号ＤＱを入出力する。
【０００５】外部からのクロックは、クロック入力端子
ＣＬＫを介してＰＬＬ回路１１に与えられる。ＰＬＬ回
路１１が出力するクロックは、各メモリデバイス１００
〜１０７のクロック入力端子ＣＬＫ＊に供給される。Ｐ
ＬＬ回路１１は、メモリモジュール１０を高速のクロッ
クに同期して動作させるためのものである。もし外部ク
ロックを直接各メモリデバイス１００〜１０７に供給す
ると、クロック入力端子ＣＬＫからメモリデバイス１０
０〜１０７までのクロック供給線の寄生容量によりクロ
ック波形がなまるため、高速動作が難しくなる。メモリ
デバイス１００〜１０７の数が多くなればなるほど寄生
容量は増大するので、クロック波形のなまりは大きくな
る。ＰＬＬ回路１１はクロック供給線の寄生容量を削減
するとともに、クロックのドライブ能力を高めて、メモ
リデバイス１００〜１０７に高精度のクロックを供給す
る。ＰＬＬ回路１１から各メモリデバイス１００〜１０
７へのクロック供給線の配線長を等しく設定すると、各
メモリデバイス１００〜１０７のクロック入力端子ＣＬ
Ｋ＊でのクロックの入力タイミングは一致する。
ＣＬＫを介してＰＬＬ回路１１に与えられる。ＰＬＬ回
路１１が出力するクロックは、各メモリデバイス１００
〜１０７のクロック入力端子ＣＬＫ＊に供給される。Ｐ
ＬＬ回路１１は、メモリモジュール１０を高速のクロッ
クに同期して動作させるためのものである。もし外部ク
ロックを直接各メモリデバイス１００〜１０７に供給す
ると、クロック入力端子ＣＬＫからメモリデバイス１０
０〜１０７までのクロック供給線の寄生容量によりクロ
ック波形がなまるため、高速動作が難しくなる。メモリ
デバイス１００〜１０７の数が多くなればなるほど寄生
容量は増大するので、クロック波形のなまりは大きくな
る。ＰＬＬ回路１１はクロック供給線の寄生容量を削減
するとともに、クロックのドライブ能力を高めて、メモ
リデバイス１００〜１０７に高精度のクロックを供給す
る。ＰＬＬ回路１１から各メモリデバイス１００〜１０
７へのクロック供給線の配線長を等しく設定すると、各
メモリデバイス１００〜１０７のクロック入力端子ＣＬ
Ｋ＊でのクロックの入力タイミングは一致する。
【０００６】図２は、図１に示すメモリモジュール１０
に搭載されたＰＬＬ回路１１の周辺、及びメモリデバイ
ス１００の内部構成を示すブロック図である。また、図
３は図２の回路構成の動作を示すタイミング図である。
一例としてメモリデバイス１００を図示するが、他のメ
モリデバイス１０１〜１０７もメモリデバイス１００と
同じ構成で、同じように動作する。
に搭載されたＰＬＬ回路１１の周辺、及びメモリデバイ
ス１００の内部構成を示すブロック図である。また、図
３は図２の回路構成の動作を示すタイミング図である。
一例としてメモリデバイス１００を図示するが、他のメ
モリデバイス１０１〜１０７もメモリデバイス１００と
同じ構成で、同じように動作する。
【０００７】メモリジュール１０は、そのデータ入出力
端子ＤＱ及びクロック入力端子ＣＬＫに入力される信号
のタイミング関係が、各メモリデバイス１００〜１０７
のデータ入出力端子ＤＱ＊及びクロック入力端子ＣＬＫ
＊でも維持されるように構成されている。外部からのク
ロックは、クロック入力端子ＣＬＫ及び遅延回路２１を
介して、クロックＣＬＫ１としてＰＬＬ回路１１に供給
される。ＰＬＬ回路１１が出力するクロックＣＬＫ２
は、ツリー上のクロック供給線２３を介してメモリデバ
イス１００のクロック入力端子ＣＬＫ＊にクロックＣＬ
Ｋ３として供給されるとともに、遅延回路２２を介して
入力側にクロックＣＬＫ４としてフィードバックされ
る。ＰＬＬ回路１１はクロックＣＬＫ１とＣＬＫ４の位
相が一致するように、クロックＣＬＫ２の位相（出力タ
イミング）を制御する。
端子ＤＱ及びクロック入力端子ＣＬＫに入力される信号
のタイミング関係が、各メモリデバイス１００〜１０７
のデータ入出力端子ＤＱ＊及びクロック入力端子ＣＬＫ
＊でも維持されるように構成されている。外部からのク
ロックは、クロック入力端子ＣＬＫ及び遅延回路２１を
介して、クロックＣＬＫ１としてＰＬＬ回路１１に供給
される。ＰＬＬ回路１１が出力するクロックＣＬＫ２
は、ツリー上のクロック供給線２３を介してメモリデバ
イス１００のクロック入力端子ＣＬＫ＊にクロックＣＬ
Ｋ３として供給されるとともに、遅延回路２２を介して
入力側にクロックＣＬＫ４としてフィードバックされ
る。ＰＬＬ回路１１はクロックＣＬＫ１とＣＬＫ４の位
相が一致するように、クロックＣＬＫ２の位相（出力タ
イミング）を制御する。
【０００８】遅延回路２１は折れ曲がった配線パターン
を有し、その遅延時間（遅延量）Ｄ１’は、メモリモジ
ュール１００のデータ入出力端子ＤＱとメモリデバイス
１００のデータ入出力端子ＤＱ＊とを接続するデータ線
（データバス）２４の遅延時間（遅延量）Ｄ１に等し
い。また、遅延回路２２は遅延回路２１と同様の折れ曲
がった配線パターンを有し、その遅延時間（遅延量）Ｄ
２’は、クロック供給線２３の遅延時間（遅延量）Ｄ２
に等しい。ＰＬＬ回路１１はクロックＣＬＫ１とＣＬＫ
４の位相が一致するように、クロックＣＬＫ２を位相調
整して出力する。よって、データ入出力端子ＤＱ及びク
ロック入力端子ＣＬＫに入力される信号のタイミング関
係は、メモリデバイス１００のデータ入出力端子ＤＱ＊
及びクロック入力端子ＣＬＫ＊でも保たれる。
を有し、その遅延時間（遅延量）Ｄ１’は、メモリモジ
ュール１００のデータ入出力端子ＤＱとメモリデバイス
１００のデータ入出力端子ＤＱ＊とを接続するデータ線
（データバス）２４の遅延時間（遅延量）Ｄ１に等し
い。また、遅延回路２２は遅延回路２１と同様の折れ曲
がった配線パターンを有し、その遅延時間（遅延量）Ｄ
２’は、クロック供給線２３の遅延時間（遅延量）Ｄ２
に等しい。ＰＬＬ回路１１はクロックＣＬＫ１とＣＬＫ
４の位相が一致するように、クロックＣＬＫ２を位相調
整して出力する。よって、データ入出力端子ＤＱ及びク
ロック入力端子ＣＬＫに入力される信号のタイミング関
係は、メモリデバイス１００のデータ入出力端子ＤＱ＊
及びクロック入力端子ＣＬＫ＊でも保たれる。
【０００９】メモリデバイス１００は、データ出力バッ
ファ１１０、データ入力バッファ１１１、クロック用の
入力バッファ１１２、及び出力クロック用のＤＬＬ（Ｄ
ｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１１３を具備
している。ＤＬＬ回路１１３は、ＰＬＬ回路でも良い。
クロック入力端子ＣＬＫ＊に与えられるクロックＣＬＫ
３は、入力バッファ１１２を介して、データ入力バッフ
ァ１１１とＤＬＬ回路１１３に供給される。データ入力
バッファ１１１は、入力バッファ１１２が出力するクロ
ックＣＬＫ３に同期して、データ入出力端子ＤＱ＊に与
えられる入力データを取り込む。ＤＬＬ回路１１３は、
クロックＣＬＫ３を遅延させることで得られるデータ出
力用のクロックＣＬＫ１０をデータ出力バッファ１１０
に出力する。この遅延時間を適切に設定すると、メモリ
デバイス１００はクロックＣＬＫ３と同じタイミングで
出力データをデータ入出力端子ＤＱ＊に出力できる。つ
まり、クロックＣＬＫ１０は、クロック入力端子ＣＬＫ
＊のクロックＣＬＫ３よりも、データ出力バッファ１１
０の遅延Ｄ４だけ先行する。
ファ１１０、データ入力バッファ１１１、クロック用の
入力バッファ１１２、及び出力クロック用のＤＬＬ（Ｄ
ｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１１３を具備
している。ＤＬＬ回路１１３は、ＰＬＬ回路でも良い。
クロック入力端子ＣＬＫ＊に与えられるクロックＣＬＫ
３は、入力バッファ１１２を介して、データ入力バッフ
ァ１１１とＤＬＬ回路１１３に供給される。データ入力
バッファ１１１は、入力バッファ１１２が出力するクロ
ックＣＬＫ３に同期して、データ入出力端子ＤＱ＊に与
えられる入力データを取り込む。ＤＬＬ回路１１３は、
クロックＣＬＫ３を遅延させることで得られるデータ出
力用のクロックＣＬＫ１０をデータ出力バッファ１１０
に出力する。この遅延時間を適切に設定すると、メモリ
デバイス１００はクロックＣＬＫ３と同じタイミングで
出力データをデータ入出力端子ＤＱ＊に出力できる。つ
まり、クロックＣＬＫ１０は、クロック入力端子ＣＬＫ
＊のクロックＣＬＫ３よりも、データ出力バッファ１１
０の遅延Ｄ４だけ先行する。
【００１０】上記構成のメモリモジュール１０では、図
３に示すように、データ入出力端子ＤＱに出力されるデ
ータは、クロック入力端子ＣＬＫに与えられるクロック
ＣＬＫよりもＤＬＹ４×２だけ遅れてしまう。
３に示すように、データ入出力端子ＤＱに出力されるデ
ータは、クロック入力端子ＣＬＫに与えられるクロック
ＣＬＫよりもＤＬＹ４×２だけ遅れてしまう。
【００１１】図４は、従来例１とは別の構成を持つ従来
のメモリモジュール（従来例２）を示すブロック図であ
る。図示するメモリモジュール１２は、従来例１よりも
高速のクロックで動作できるようにするために、メモリ
モジュール１２のデータ入出力端子ＤＱと各メモリデバ
イス１００Ａ〜１０７Ａのデータ入出力端子ＤＱ＊とが
極力近づくように配置されている。ＰＬＬ回路１１は、
メモリデバイス１００Ａ〜１０７Ａを２分割するように
配置されている。ＰＬＬ回路１１からのクロック供給線
２３は、データ入出力端子ＤＱとは反対側の配線基板１
２Ａ上にツリー上に構成されている。なお、各メモリモ
ジュール１００Ａ〜１０７Ａのデータ入出力端子ＤＱ＊
とクロック入力端子ＣＬＫ＊は、メモリモジュール１０
０〜１０７とは異なり、チップの対向する辺に設けられ
ている。
のメモリモジュール（従来例２）を示すブロック図であ
る。図示するメモリモジュール１２は、従来例１よりも
高速のクロックで動作できるようにするために、メモリ
モジュール１２のデータ入出力端子ＤＱと各メモリデバ
イス１００Ａ〜１０７Ａのデータ入出力端子ＤＱ＊とが
極力近づくように配置されている。ＰＬＬ回路１１は、
メモリデバイス１００Ａ〜１０７Ａを２分割するように
配置されている。ＰＬＬ回路１１からのクロック供給線
２３は、データ入出力端子ＤＱとは反対側の配線基板１
２Ａ上にツリー上に構成されている。なお、各メモリモ
ジュール１００Ａ〜１０７Ａのデータ入出力端子ＤＱ＊
とクロック入力端子ＣＬＫ＊は、メモリモジュール１０
０〜１０７とは異なり、チップの対向する辺に設けられ
ている。
【００１２】図５は、図４に示すメモリモジュール１２
に搭載されたＰＬＬ回路１１の周辺、及びメモリデバイ
ス１００Ａの内部構成を示すブロック図である。図５
は、便宜上、データ入出力端子ＤＱ＊とクロック入力端
子ＣＬＫ＊とがチップの同じ辺に形成されているように
図示されている。また、図６は図５の回路構成の動作を
示すタイミング図である。一例としてメモリデバイス１
００Ａを図示するが、他のメモリデバイス１０１Ａ〜１
０７Ａもメモリデバイス１００と同じ構成で、同じよう
に動作する。
に搭載されたＰＬＬ回路１１の周辺、及びメモリデバイ
ス１００Ａの内部構成を示すブロック図である。図５
は、便宜上、データ入出力端子ＤＱ＊とクロック入力端
子ＣＬＫ＊とがチップの同じ辺に形成されているように
図示されている。また、図６は図５の回路構成の動作を
示すタイミング図である。一例としてメモリデバイス１
００Ａを図示するが、他のメモリデバイス１０１Ａ〜１
０７Ａもメモリデバイス１００と同じ構成で、同じよう
に動作する。
【００１３】図５において、データ線２４は極めて短い
ので、遅延は実質的に生じない。よって、クロック入出
力端子ＣＬＫとＰＬＬ回路１１とは、図２に示す遅延回
路２１を用いることなく直結されている。また、データ
出力において、データ入出力端子ＤＱでの出力データＤ
Ｑの位相は、クロック入力端子ＣＬＫでの外部クロック
の位相に一致している。これに対し、メモリモジュール
１０では、前述したように、クロック入力端子ＣＬＫで
のクロックに対しＤ１×２の遅延が生じてしまう。
ので、遅延は実質的に生じない。よって、クロック入出
力端子ＣＬＫとＰＬＬ回路１１とは、図２に示す遅延回
路２１を用いることなく直結されている。また、データ
出力において、データ入出力端子ＤＱでの出力データＤ
Ｑの位相は、クロック入力端子ＣＬＫでの外部クロック
の位相に一致している。これに対し、メモリモジュール
１０では、前述したように、クロック入力端子ＣＬＫで
のクロックに対しＤ１×２の遅延が生じてしまう。
【００１４】
【発明が解決しようとする課題】上述のように、メモリ
モジュール１０に搭載されたメモリデバイス１００〜１
０７からデータを出力する場合、これらに夫々搭載され
たＤＬＬ（又はＰＬＬ）回路１１３を用いて出力データ
のタイミングを調整している。ＤＬＬ回路１１３は、高
精度のタイミング調整を行うために、安定した電源を必
要とする。しかし、ＤＬＬ回路１１３はメモリデバイス
１００〜１０７に搭載されているので、メモリデバイス
１００〜１０７に供給される電源に畳乗されたノイズの
影響を受けてしまう。このため、位相調整のずれ、クロ
ックとデータ出力の位相にジッタが発生するという問題
点がある。
モジュール１０に搭載されたメモリデバイス１００〜１
０７からデータを出力する場合、これらに夫々搭載され
たＤＬＬ（又はＰＬＬ）回路１１３を用いて出力データ
のタイミングを調整している。ＤＬＬ回路１１３は、高
精度のタイミング調整を行うために、安定した電源を必
要とする。しかし、ＤＬＬ回路１１３はメモリデバイス
１００〜１０７に搭載されているので、メモリデバイス
１００〜１０７に供給される電源に畳乗されたノイズの
影響を受けてしまう。このため、位相調整のずれ、クロ
ックとデータ出力の位相にジッタが発生するという問題
点がある。
【００１５】上記問題点は、メモリモジュール１２でも
同じように発生する。
同じように発生する。
【００１６】よって、本発明は、上記の問題点を解決
し、電源ノイズに影響されることなく出力データとクロ
ックを正確に同期させることができるモジュール、この
モジュールに搭載可能な半導体装置、及び複数のモジュ
ールを用いて構成されるシステムを提供することを目的
とする。
し、電源ノイズに影響されることなく出力データとクロ
ックを正確に同期させることができるモジュール、この
モジュールに搭載可能な半導体装置、及び複数のモジュ
ールを用いて構成されるシステムを提供することを目的
とする。
【００１７】
【課題を解決するための手段】本発明は、半導体装置か
ら出力される位相調整用信号と第１のクロックとが所定
の位相関係となるように第２のクロックを生成して出力
する位相調整回路と、前記半導体装置内に設けられ、前
記第２のクロックから前記位相調整用信号を生成する出
力回路とを有することを特徴とするモジュールである。
ら出力される位相調整用信号と第１のクロックとが所定
の位相関係となるように第２のクロックを生成して出力
する位相調整回路と、前記半導体装置内に設けられ、前
記第２のクロックから前記位相調整用信号を生成する出
力回路とを有することを特徴とするモジュールである。
【００１８】位相調整回路は半導体装置の外部に設けら
れているため、半導体装置に供給される電源にノイズが
乗っていても、この電源ノイズの影響を受けることはな
い。従って、位相調整回路は電源ノイズに影響されるこ
となく動作することができ、このようにして生成された
第２のクロックをデータ出力用に用いることで、第２の
クロックに正確に同期したデータ出力が得られる。
れているため、半導体装置に供給される電源にノイズが
乗っていても、この電源ノイズの影響を受けることはな
い。従って、位相調整回路は電源ノイズに影響されるこ
となく動作することができ、このようにして生成された
第２のクロックをデータ出力用に用いることで、第２の
クロックに正確に同期したデータ出力が得られる。
【００１９】
【発明の実施の形態】図７は、本発明のモジュールの第
１の実施の形態を示すブロック図である。図示のメモリ
モジュール１４は、回路基板１６０上に、同一回路構成
のメモリデバイス１２０〜１２７、入力クロック用ＰＬ
Ｌ回路（ＰＬＬ１）１５、出力クロック用ＰＬＬ回路
（ＰＬＬ２）１６、データ入出力端子ＤＱ、及びクロッ
ク入力端子ＣＬＫを有する。メモリデバイス１２３のダ
ミー出力イネーブル端子には正の電源電圧ＶＣＣが外部
からの指示として供給され、その他のメモリモジュール
１２０〜１２２、１２４〜１２７のダミー出力イネーブ
ル端子には電源電圧（グランド）ＶＳＳが供給される。
これにより、メモリデバイス１２３のみ後述するダミー
のデータ出力であるダミー出力データを発生する。
１の実施の形態を示すブロック図である。図示のメモリ
モジュール１４は、回路基板１６０上に、同一回路構成
のメモリデバイス１２０〜１２７、入力クロック用ＰＬ
Ｌ回路（ＰＬＬ１）１５、出力クロック用ＰＬＬ回路
（ＰＬＬ２）１６、データ入出力端子ＤＱ、及びクロッ
ク入力端子ＣＬＫを有する。メモリデバイス１２３のダ
ミー出力イネーブル端子には正の電源電圧ＶＣＣが外部
からの指示として供給され、その他のメモリモジュール
１２０〜１２２、１２４〜１２７のダミー出力イネーブ
ル端子には電源電圧（グランド）ＶＳＳが供給される。
これにより、メモリデバイス１２３のみ後述するダミー
のデータ出力であるダミー出力データを発生する。
【００２０】メモリモジュール１４のデータ入出力端子
ＤＱはメモリデバイス１２０〜１２７にそれぞれ対応し
て設けられ、対応するメモリデバイス１２０〜１２７の
データ入出力端子Ｐ１に接続されている。
ＤＱはメモリデバイス１２０〜１２７にそれぞれ対応し
て設けられ、対応するメモリデバイス１２０〜１２７の
データ入出力端子Ｐ１に接続されている。
【００２１】外部クロックが与えられるクロック入力端
子ＣＬＫは、ＰＬＬ回路１５及び１６の入力に接続され
ている。ＰＬＬ回路１５は位相調整回路として機能し、
データ入力用のクロックを、クロック供給線２３を介し
て各メモリデバイス１２０〜１２７のクロック入力端子
Ｐ４に出力する。ＰＬＬ回路１６は位相調整回路として
機能し、データ出力用のクロックを、クロック供給線２
５を介して各メモリデバイス１２０〜１２７の出力用ク
ロック端子Ｐ３に出力する。クロック供給線２３と２５
とは、同一遅延量である。つまり、クロック供給線２３
と２５は同一配線長である。
子ＣＬＫは、ＰＬＬ回路１５及び１６の入力に接続され
ている。ＰＬＬ回路１５は位相調整回路として機能し、
データ入力用のクロックを、クロック供給線２３を介し
て各メモリデバイス１２０〜１２７のクロック入力端子
Ｐ４に出力する。ＰＬＬ回路１６は位相調整回路として
機能し、データ出力用のクロックを、クロック供給線２
５を介して各メモリデバイス１２０〜１２７の出力用ク
ロック端子Ｐ３に出力する。クロック供給線２３と２５
とは、同一遅延量である。つまり、クロック供給線２３
と２５は同一配線長である。
【００２２】ＰＬＬ回路１６は、メモリデバイス１２３
がダミー出力端子Ｐ２を介して出力するダミー出力デー
タをダミー出力データ線（ダミーデータバス）２６を介
して受け取り、これを外部クロックと位相比較する。後
述するように、メモリデバイス１２３は、出力用クロッ
ク端子Ｐ２を介して受け取ったクロックからダミー出力
データを生成する。ＰＬＬ回路１６の制御によりダミー
出力データと外部クロックの位相が一致するように、出
力用クロックのタイミングを制御する。ダミー出力デー
タ線２６がデータ出力信号線２４と同一遅延量であれ
ば、ダミー出力データの位相とデータ入出力端子ＤＱで
の出力データの位相は一致する。つまり、データ入出力
端子ＤＱでの出力データは外部クロックに同期すること
になる。このように、ダミー出力データは位相調整用信
号として機能する。
がダミー出力端子Ｐ２を介して出力するダミー出力デー
タをダミー出力データ線（ダミーデータバス）２６を介
して受け取り、これを外部クロックと位相比較する。後
述するように、メモリデバイス１２３は、出力用クロッ
ク端子Ｐ２を介して受け取ったクロックからダミー出力
データを生成する。ＰＬＬ回路１６の制御によりダミー
出力データと外部クロックの位相が一致するように、出
力用クロックのタイミングを制御する。ダミー出力デー
タ線２６がデータ出力信号線２４と同一遅延量であれ
ば、ダミー出力データの位相とデータ入出力端子ＤＱで
の出力データの位相は一致する。つまり、データ入出力
端子ＤＱでの出力データは外部クロックに同期すること
になる。このように、ダミー出力データは位相調整用信
号として機能する。
【００２３】図８は、図７に示すメモリモジュール１４
に搭載されたＰＬＬ回路１５、１６の周辺、およびメモ
リデバイス１２３の回路構成を示す図である。また、図
９は、図８のデータ入力時の動作を示すタイミング図、
図１０は図８のデータ出力時の動作を示すタイミング図
である。
に搭載されたＰＬＬ回路１５、１６の周辺、およびメモ
リデバイス１２３の回路構成を示す図である。また、図
９は、図８のデータ入力時の動作を示すタイミング図、
図１０は図８のデータ出力時の動作を示すタイミング図
である。
【００２４】メモリモジュール１４のデータ入出力端子
ＤＱは、データ線２４を介して、メモリデバイス１２３
のデータ入出力端子ＤＱ＊（Ｐ１）に接続されている。
メモリモジュール１４のクロック入力端子ＣＬＫは、遅
延回路２１の一端及び出力クロック用のＰＬＬ回路１６
の一方の入力に接続されている。入力クロック用ＰＬＬ
回路５、遅延回路２１、遅延回路２２及びクロック供給
線２３は、前述したメモリモジュール１０と同様であ
る。つまり、データ入力時、図９に示すように、ＰＬＬ
回路１５は、遅延回路２１を介して受信したクロックＣ
ＬＫ１と、遅延回路２２からのクロックＣＬＫ４の位相
差がゼロとなるように、出力クロックＣＬＫ２のタイミ
ングを制御する。クロックＣＬＫ２はクロック供給線２
３を介して、メモリデバイス１２３のクロック入力端子
ＣＬＫ＊（Ｐ４）に与えられる。遅延回路２１の遅延時
間Ｄ１’はデータ線２４の遅延時間Ｄ１に等しく、遅延
回路２２の遅延時間Ｄ２’はクロック供給線２３の遅延
時間Ｄ２に等しい。
ＤＱは、データ線２４を介して、メモリデバイス１２３
のデータ入出力端子ＤＱ＊（Ｐ１）に接続されている。
メモリモジュール１４のクロック入力端子ＣＬＫは、遅
延回路２１の一端及び出力クロック用のＰＬＬ回路１６
の一方の入力に接続されている。入力クロック用ＰＬＬ
回路５、遅延回路２１、遅延回路２２及びクロック供給
線２３は、前述したメモリモジュール１０と同様であ
る。つまり、データ入力時、図９に示すように、ＰＬＬ
回路１５は、遅延回路２１を介して受信したクロックＣ
ＬＫ１と、遅延回路２２からのクロックＣＬＫ４の位相
差がゼロとなるように、出力クロックＣＬＫ２のタイミ
ングを制御する。クロックＣＬＫ２はクロック供給線２
３を介して、メモリデバイス１２３のクロック入力端子
ＣＬＫ＊（Ｐ４）に与えられる。遅延回路２１の遅延時
間Ｄ１’はデータ線２４の遅延時間Ｄ１に等しく、遅延
回路２２の遅延時間Ｄ２’はクロック供給線２３の遅延
時間Ｄ２に等しい。
【００２５】データ出力にかかる構成及び動作につい
て、図１０を参照して説明する。出力クロック用のＰＬ
Ｌ回路１６は、ダミー出力データ線２６を介してダミー
出力データを受け取り、これと外部クロックＣＬＫとの
位相を比較する。ＰＬＬ回路１６が出力するクロックＣ
ＬＫ５は、クロック供給線２５を介して、メモリデバイ
ス１２３のクロック入力端子ＣＬＫ−Ｏ（Ｐ３）に、ク
ロックＣＬＫ６として供給される。
て、図１０を参照して説明する。出力クロック用のＰＬ
Ｌ回路１６は、ダミー出力データ線２６を介してダミー
出力データを受け取り、これと外部クロックＣＬＫとの
位相を比較する。ＰＬＬ回路１６が出力するクロックＣ
ＬＫ５は、クロック供給線２５を介して、メモリデバイ
ス１２３のクロック入力端子ＣＬＫ−Ｏ（Ｐ３）に、ク
ロックＣＬＫ６として供給される。
【００２６】メモリデバイス１２３は、前述したデータ
出力バッファ１１０、データ入力バッファ１１１、クロ
ック用入力バッファ１１２に加え、出力クロック用入力
バッファ１１４、ダミー出力バッファ１１５、バッファ
１１６及びダミー出力イネーブル端子Ｐ５を具備する。
メモリデバイス１２３は、図２や図５に示す出力クロッ
ク用ＤＬＬ回路１１３を持たない。出力クロック用入力
バッファ１１４は、クロック入力端子Ｐ３に与えられる
クロックＣＬＫ６をバッファリングして、データ出力バ
ッファ１１０とダミー出力バッファ１１５に出力する。
ダミー出力バッファ１１５には、ダミー出力イネーブル
端子Ｐ５及びバッファ１１６を介して、電源電圧ＶＣＣ
が供給されている。バッファ１１６の出力信号はダミー
出力イネーブル信号ＤＭＭ−ＥＮとして機能し、ダミー
出力バッファ１１５はイネーブル状態に設定される。例
えば、ダミー出力バッファ１１５に供給する電源電圧Ｖ
ＣＣをオン・オフするトランジスタ（スイッチ）のゲー
トにダミー出力イネーブル信号ＤＭＭ−ＥＮを印加して
トランジスタをオンとすることで、イネーブル状態が設
定できる。ダミー出力バッファ１１５は、受け取ったク
ロックをバッファリングして、ダミー出力端子Ｐ２に出
力する。ダミー出力バッファ１１５は、データ出力バッ
ファ１１０の遅延時間Ｄ４と同一の遅延時間Ｄ４’を有
する。出力クロック用入力バッファ１１４の遅延時間を
Ｄ３とすれば、クロックＣＬＫ６はＤ３＋Ｄ４’だけ遅
れて、ダミー出力データＤＵＭＭ１としてダミー出力端
子Ｐ２に出力される。
出力バッファ１１０、データ入力バッファ１１１、クロ
ック用入力バッファ１１２に加え、出力クロック用入力
バッファ１１４、ダミー出力バッファ１１５、バッファ
１１６及びダミー出力イネーブル端子Ｐ５を具備する。
メモリデバイス１２３は、図２や図５に示す出力クロッ
ク用ＤＬＬ回路１１３を持たない。出力クロック用入力
バッファ１１４は、クロック入力端子Ｐ３に与えられる
クロックＣＬＫ６をバッファリングして、データ出力バ
ッファ１１０とダミー出力バッファ１１５に出力する。
ダミー出力バッファ１１５には、ダミー出力イネーブル
端子Ｐ５及びバッファ１１６を介して、電源電圧ＶＣＣ
が供給されている。バッファ１１６の出力信号はダミー
出力イネーブル信号ＤＭＭ−ＥＮとして機能し、ダミー
出力バッファ１１５はイネーブル状態に設定される。例
えば、ダミー出力バッファ１１５に供給する電源電圧Ｖ
ＣＣをオン・オフするトランジスタ（スイッチ）のゲー
トにダミー出力イネーブル信号ＤＭＭ−ＥＮを印加して
トランジスタをオンとすることで、イネーブル状態が設
定できる。ダミー出力バッファ１１５は、受け取ったク
ロックをバッファリングして、ダミー出力端子Ｐ２に出
力する。ダミー出力バッファ１１５は、データ出力バッ
ファ１１０の遅延時間Ｄ４と同一の遅延時間Ｄ４’を有
する。出力クロック用入力バッファ１１４の遅延時間を
Ｄ３とすれば、クロックＣＬＫ６はＤ３＋Ｄ４’だけ遅
れて、ダミー出力データＤＵＭＭ１としてダミー出力端
子Ｐ２に出力される。
【００２７】ダミー出力データＤＵＭＭ１は、ダミー出
力データ線２６を介してダミー出力データＤＵＭＭ２と
して出力クロック用ＰＬＬ回路１６に与えられる。ダミ
ー出力データ線２６は遅延時間Ｄ１’を有する。ＰＬＬ
回路１６は、外部クロックＣＬＫとダミー出力データＤ
ＵＭＭ２とを位相比較して、その位相差がゼロとなるよ
うに出力クロックＣＬＫ５のタイミングを制御する。ク
ロック入力端子ＣＬＫとＰＬＬ回路１６との間は、その
間の配線による遅延時間を無視できる程度に近接してい
る。クロックＣＬＫ５は、クロック供給線２５、出力ク
ロック用入力バッファ１１４、ダミー出力バッファ１１
５及びダミー出力データ線２６を通る間にＤ２＋Ｄ３＋
Ｄ４’＋Ｄ１’（＝Ｄ１＋Ｄ２＋Ｄ３＋Ｄ４）だけ遅延
する。ダミー出力データＤＵＭＭ２と外部クロックＣＬ
Ｋの位相が一致するということは、外部クロックＣＬＫ
とデータ出力端子ＤＱでのデータ信号との位相が一致す
ることを意味している。
力データ線２６を介してダミー出力データＤＵＭＭ２と
して出力クロック用ＰＬＬ回路１６に与えられる。ダミ
ー出力データ線２６は遅延時間Ｄ１’を有する。ＰＬＬ
回路１６は、外部クロックＣＬＫとダミー出力データＤ
ＵＭＭ２とを位相比較して、その位相差がゼロとなるよ
うに出力クロックＣＬＫ５のタイミングを制御する。ク
ロック入力端子ＣＬＫとＰＬＬ回路１６との間は、その
間の配線による遅延時間を無視できる程度に近接してい
る。クロックＣＬＫ５は、クロック供給線２５、出力ク
ロック用入力バッファ１１４、ダミー出力バッファ１１
５及びダミー出力データ線２６を通る間にＤ２＋Ｄ３＋
Ｄ４’＋Ｄ１’（＝Ｄ１＋Ｄ２＋Ｄ３＋Ｄ４）だけ遅延
する。ダミー出力データＤＵＭＭ２と外部クロックＣＬ
Ｋの位相が一致するということは、外部クロックＣＬＫ
とデータ出力端子ＤＱでのデータ信号との位相が一致す
ることを意味している。
【００２８】このように制御されたクロックＣＬＫ５
は、等配線長のクロック供給線２５を介して各メモリデ
バイス１２０〜１２７に供給される。よって、各メモリ
デバイス１２０〜１２７が出力するデータは、メモリモ
ジュール１４のデータ入出力端子ＤＱにおいて、外部ク
ロックＣＬＫと位相が一致する。つまり、外部クロック
ＣＬＫに同期して各データ入出力端子ＤＱからデータを
出力することができる。なお、メモリデバイス１２４以
外のメモリデバイス１２０〜１２３、１２５〜１２７の
ダミー出力イネーブル端子Ｐ５には電源電圧ＶＳＳが供
給されるので、それらのダミー出力バッファ１１５はデ
ィスエーブル状態に設定されており、ダミー出力データ
を出力しない。
は、等配線長のクロック供給線２５を介して各メモリデ
バイス１２０〜１２７に供給される。よって、各メモリ
デバイス１２０〜１２７が出力するデータは、メモリモ
ジュール１４のデータ入出力端子ＤＱにおいて、外部ク
ロックＣＬＫと位相が一致する。つまり、外部クロック
ＣＬＫに同期して各データ入出力端子ＤＱからデータを
出力することができる。なお、メモリデバイス１２４以
外のメモリデバイス１２０〜１２３、１２５〜１２７の
ダミー出力イネーブル端子Ｐ５には電源電圧ＶＳＳが供
給されるので、それらのダミー出力バッファ１１５はデ
ィスエーブル状態に設定されており、ダミー出力データ
を出力しない。
【００２９】このように、データ出力のタイミング調整
はメモリモジュール１４の配線基板１６０上に設けた出
力クロック用ＰＬＬ回路１６で行う構成としたため、各
メモリデバイス１２０〜１２７にＤＬＬを設ける必要が
なくなる。よって、メモリデバイス１２０〜１２７の電
源にノイズが乗っても、データ出力のタイミング調整は
何ら影響を受けることはない。また、図８に示すよう
に、ノイズフィルタ２９で電源電圧ＶＣＣのノイズを除
去して、ＰＬＬ回路１５及び１６に供給するように構成
すれば、より安定したタイミング制御か可能となる。ノ
イズフィルタ２９は、電源からノイズを除去できる公知
のものを用いることができる。
はメモリモジュール１４の配線基板１６０上に設けた出
力クロック用ＰＬＬ回路１６で行う構成としたため、各
メモリデバイス１２０〜１２７にＤＬＬを設ける必要が
なくなる。よって、メモリデバイス１２０〜１２７の電
源にノイズが乗っても、データ出力のタイミング調整は
何ら影響を受けることはない。また、図８に示すよう
に、ノイズフィルタ２９で電源電圧ＶＣＣのノイズを除
去して、ＰＬＬ回路１５及び１６に供給するように構成
すれば、より安定したタイミング制御か可能となる。ノ
イズフィルタ２９は、電源からノイズを除去できる公知
のものを用いることができる。
【００３０】図１１は、本発明の第１の実施の形態の変
形例であるメモリモジュール１４Ａの回路構成を示す。
図１１において、図８と同様の構成については同一符号
を付してある。
形例であるメモリモジュール１４Ａの回路構成を示す。
図１１において、図８と同様の構成については同一符号
を付してある。
【００３１】メモリデバイス１２３Ａは、図８に示すメ
モリデバイス１２３に対し、可変遅延回路１１７及びプ
ログラマブル回路１１８を設けた構成である。可変遅延
回路１１７は、出力クロック用入力バッファ１１４の出
力をプログラマブル回路１１８で設定した遅延時間だけ
遅延させ、データ出力バッファ１１０及びダミー出力バ
ッファ１１５に出力する。
モリデバイス１２３に対し、可変遅延回路１１７及びプ
ログラマブル回路１１８を設けた構成である。可変遅延
回路１１７は、出力クロック用入力バッファ１１４の出
力をプログラマブル回路１１８で設定した遅延時間だけ
遅延させ、データ出力バッファ１１０及びダミー出力バ
ッファ１１５に出力する。
【００３２】これらの新たに設けた回路は、製造ばらつ
きによりメモリデバイスごとにデバイス内部での遅延時
間（Ｄ３やＤ４’など）に差が発生する。これを補正す
るために、可変遅延回路１１７とプログラマブル回路１
１８を設け、各メモリデバイスでクロック入力端子Ｐ３
とダミー出力端子Ｐ２との間の遅延時間が一定になるよ
うにする。ウェハ試験又は出荷試験において、プログラ
マブル回路１１８をプログラムして、可変遅延回路１１
７がプログラムされた補正値（遅延時間）を持つように
する。この補正値により、出力クロック用入力バッファ
１１４と可変遅延回路１１８との合計遅延時間がＤ３と
なる。メモリモジュール１４Ａに搭載する全てのメモリ
デバイスをプログラムして、クロック入力端子Ｐ３から
ダミー出力端子Ｐ２までの遅延時間を等しくする。この
結果、メモリモジュール１４Ａに搭載されるメモリデバ
イスのうちの１つ（メモリデバイス１２３Ａ）におい
て、前述したＰＬＬ回路１６を用いた出力クロックのタ
イミング調整を行えば、他のメモリデバイスの出力タイ
ミングは精度良く一致する。データ入力動作及びデータ
出力動作はそれぞれ、図９及び図１０に示すタイミング
で行われる。
きによりメモリデバイスごとにデバイス内部での遅延時
間（Ｄ３やＤ４’など）に差が発生する。これを補正す
るために、可変遅延回路１１７とプログラマブル回路１
１８を設け、各メモリデバイスでクロック入力端子Ｐ３
とダミー出力端子Ｐ２との間の遅延時間が一定になるよ
うにする。ウェハ試験又は出荷試験において、プログラ
マブル回路１１８をプログラムして、可変遅延回路１１
７がプログラムされた補正値（遅延時間）を持つように
する。この補正値により、出力クロック用入力バッファ
１１４と可変遅延回路１１８との合計遅延時間がＤ３と
なる。メモリモジュール１４Ａに搭載する全てのメモリ
デバイスをプログラムして、クロック入力端子Ｐ３から
ダミー出力端子Ｐ２までの遅延時間を等しくする。この
結果、メモリモジュール１４Ａに搭載されるメモリデバ
イスのうちの１つ（メモリデバイス１２３Ａ）におい
て、前述したＰＬＬ回路１６を用いた出力クロックのタ
イミング調整を行えば、他のメモリデバイスの出力タイ
ミングは精度良く一致する。データ入力動作及びデータ
出力動作はそれぞれ、図９及び図１０に示すタイミング
で行われる。
【００３３】図１２は、図１１に示す可変遅延回路１１
７とプログラマブル回路１１８の一回路構成例を示す回
路図である。可変遅延回路１１７は、インバータ１７
０、１７１、抵抗Ｒ１及びキャパシタＣ１、Ｃ２、Ｃ３
を具備する。抵抗Ｒ１の一端はインバータ１７０の出力
端子に接続され、他端はインバータ１７１の入力端子及
びキャパシタＣ１〜Ｃ３の一端に接続されている。プロ
グラマブル回路１１８は、一端がキャパシタＣ１、Ｃ
２、Ｃ３にそれぞれ接続され、他端が接地されたヒュー
ズＨ１、Ｈ２、Ｈ３を有する。ヒューズＨ１〜Ｈ３を切
断して、前述した補正値を設定する。
７とプログラマブル回路１１８の一回路構成例を示す回
路図である。可変遅延回路１１７は、インバータ１７
０、１７１、抵抗Ｒ１及びキャパシタＣ１、Ｃ２、Ｃ３
を具備する。抵抗Ｒ１の一端はインバータ１７０の出力
端子に接続され、他端はインバータ１７１の入力端子及
びキャパシタＣ１〜Ｃ３の一端に接続されている。プロ
グラマブル回路１１８は、一端がキャパシタＣ１、Ｃ
２、Ｃ３にそれぞれ接続され、他端が接地されたヒュー
ズＨ１、Ｈ２、Ｈ３を有する。ヒューズＨ１〜Ｈ３を切
断して、前述した補正値を設定する。
【００３４】図１３は、本発明の第２の実施の形態によ
るメモリモジュール１６を示すブロック図である。図
中、前述した図に示す構成要素と同一のものには同じ参
照番号を付してある。
るメモリモジュール１６を示すブロック図である。図
中、前述した図に示す構成要素と同一のものには同じ参
照番号を付してある。
【００３５】前述した第１の実施の形態の変形例におい
て、データ入出力端子ＤＱには配線基板１６０上に形成
されたデータ線（データバス）２４が接続されるため、
ダミー出力データの位相を高精度で一致させるために
は、図１３に示すようにダミー出力データ線２６にダミ
ー出力端子１７を設け、ここにデータ入出力端子ＤＱに
接続される負荷と同様の負荷を接続できるようにして、
負荷条件を同じに設定することが好ましい。厳密に同じ
でなくても、使用条件等を考慮して許容できる範囲内で
あれば良い。また、メモリデバイス１２３Ａの端子Ｐ５
に接続されるダミー出力イネーブル端子１８を回路基板
１６０上に設け、これに電源電圧ＶＣＣを選択的に印加
できるようにしてある。
て、データ入出力端子ＤＱには配線基板１６０上に形成
されたデータ線（データバス）２４が接続されるため、
ダミー出力データの位相を高精度で一致させるために
は、図１３に示すようにダミー出力データ線２６にダミ
ー出力端子１７を設け、ここにデータ入出力端子ＤＱに
接続される負荷と同様の負荷を接続できるようにして、
負荷条件を同じに設定することが好ましい。厳密に同じ
でなくても、使用条件等を考慮して許容できる範囲内で
あれば良い。また、メモリデバイス１２３Ａの端子Ｐ５
に接続されるダミー出力イネーブル端子１８を回路基板
１６０上に設け、これに電源電圧ＶＣＣを選択的に印加
できるようにしてある。
【００３６】図１４は、図１３に示すメモリモジュール
１６に搭載されたＰＬＬ回路１５、１６の周辺、及びメ
モリデバイス１２３Ａの内部構成を示すブロック図であ
る。ダミー出力端子１７は、ダミー出力端子Ｐ２とＰＬ
Ｌ回路１６とに接続されている。ダミー出力端子１７と
ダミー出力端子Ｐ２との配線長は、ダミー出力端子Ｐ２
とＰＬＬ回路１６との配線長に等しい。換言すれば、ダ
ミー出力端子１７とダミー出力端子Ｐ２との遅延時間
は、ダミー出力端子Ｐ２とＰＬＬ回路１６との遅延時間
に等しい。
１６に搭載されたＰＬＬ回路１５、１６の周辺、及びメ
モリデバイス１２３Ａの内部構成を示すブロック図であ
る。ダミー出力端子１７は、ダミー出力端子Ｐ２とＰＬ
Ｌ回路１６とに接続されている。ダミー出力端子１７と
ダミー出力端子Ｐ２との配線長は、ダミー出力端子Ｐ２
とＰＬＬ回路１６との配線長に等しい。換言すれば、ダ
ミー出力端子１７とダミー出力端子Ｐ２との遅延時間
は、ダミー出力端子Ｐ２とＰＬＬ回路１６との遅延時間
に等しい。
【００３７】このように構成されたメモリモジュール１
６を複数個、配線基板に搭載して１つのメモリシステム
を構成する。図１５は、配線基板１９０上に複数のメモ
リモジュール１６１〜１６ｎ（ｎは任意の整数）搭載し
て構成されるメモリシステム２００を示すブロック図で
ある。各メモリモジュールは、例えば図１４に示す構成
を有する。各メモリモジュール１６１〜１６ｎのダミー
出力端子１７は、配線基板１９０上に設けられた共通の
ダミー出力負荷線（データバス）９０に接続されてい
る。また、各メモリモジュール１６１〜１６ｎのダミー
出力イネーブル端子１８は、配線基板１９０上に設けら
れた外部接続用のダミー出力イネーブル端子１８０１〜
１８０ｎにそれぞれ接続されている。なお、配線基板１
９０上には、正規のデータを伝送するデータバスやクロ
ックを供給するクロック供給線などが搭載されている
が、図面を簡単にするために、これらの図示を省略して
ある。
６を複数個、配線基板に搭載して１つのメモリシステム
を構成する。図１５は、配線基板１９０上に複数のメモ
リモジュール１６１〜１６ｎ（ｎは任意の整数）搭載し
て構成されるメモリシステム２００を示すブロック図で
ある。各メモリモジュールは、例えば図１４に示す構成
を有する。各メモリモジュール１６１〜１６ｎのダミー
出力端子１７は、配線基板１９０上に設けられた共通の
ダミー出力負荷線（データバス）９０に接続されてい
る。また、各メモリモジュール１６１〜１６ｎのダミー
出力イネーブル端子１８は、配線基板１９０上に設けら
れた外部接続用のダミー出力イネーブル端子１８０１〜
１８０ｎにそれぞれ接続されている。なお、配線基板１
９０上には、正規のデータを伝送するデータバスやクロ
ックを供給するクロック供給線などが搭載されている
が、図面を簡単にするために、これらの図示を省略して
ある。
【００３８】ダミー出力データを用いたデータ出力の位
相調整は、外部に設けられた任意のコントローラ（例え
ば、ＤＲＡＭコントローラ）からダミー出力イネーブル
端子１８０１〜１８０ｎを１つずつ選択し、選択したダ
ミー出力イネーブル端子に電源電圧ＶＣＣを印加して行
う。選択したメモリモジュールのデータ出力の位相調整
については、前述した通りである。
相調整は、外部に設けられた任意のコントローラ（例え
ば、ＤＲＡＭコントローラ）からダミー出力イネーブル
端子１８０１〜１８０ｎを１つずつ選択し、選択したダ
ミー出力イネーブル端子に電源電圧ＶＣＣを印加して行
う。選択したメモリモジュールのデータ出力の位相調整
については、前述した通りである。
【００３９】図１６は、図１５に示すメモリシステムの
変形例を示すブロック図である。図１６に示すメモリシ
ステム２００Ａは、各メモリモジュール１６１〜１６ｎ
毎にそれぞれダミー出力負荷線９０１〜９０ｎを設けた
構成である。メモリモジュール１６１〜１６ｎのダミー
出力イネーブル端子１８はそれぞれ外部接続用のダミー
出力イネーブル端子１８に接続されている。メモリシス
テム２００Ａは各メモリモジュール１６１〜１６ｎ毎に
それぞれダミー出力負荷線９０１〜９０ｎを設けた構成
なので、複数のメモリモジュールの位相調整を同時に行
うことができる。従って、各メモリモジュール１６１〜
１６ｎに共通に電源電圧ＶＣＣを与える構成であっても
良い。つまり、ダミー出力イネーブル端子１８０１〜１
８０ｎに代えて、１つのダミー出力イネーブル端子を配
線基板１９０上に設ける構成であっても良い。
変形例を示すブロック図である。図１６に示すメモリシ
ステム２００Ａは、各メモリモジュール１６１〜１６ｎ
毎にそれぞれダミー出力負荷線９０１〜９０ｎを設けた
構成である。メモリモジュール１６１〜１６ｎのダミー
出力イネーブル端子１８はそれぞれ外部接続用のダミー
出力イネーブル端子１８に接続されている。メモリシス
テム２００Ａは各メモリモジュール１６１〜１６ｎ毎に
それぞれダミー出力負荷線９０１〜９０ｎを設けた構成
なので、複数のメモリモジュールの位相調整を同時に行
うことができる。従って、各メモリモジュール１６１〜
１６ｎに共通に電源電圧ＶＣＣを与える構成であっても
良い。つまり、ダミー出力イネーブル端子１８０１〜１
８０ｎに代えて、１つのダミー出力イネーブル端子を配
線基板１９０上に設ける構成であっても良い。
【００４０】なお、図１５及び図１６の構成において、
ダミー出力イネーブル端子１８０１〜１８０ｎの配置位
置は図示するものに限定されず、例えばその対向する側
に設ける構成であっても良い。また、ダミー出力イネー
ブル端子を唯一個とし、基板１６０にスイッチを設け、
このスイッチを制御する外部からの制御信号でスイッチ
を制御して、メモリデバイスを１つずつ選択できるよう
にしても良い。
ダミー出力イネーブル端子１８０１〜１８０ｎの配置位
置は図示するものに限定されず、例えばその対向する側
に設ける構成であっても良い。また、ダミー出力イネー
ブル端子を唯一個とし、基板１６０にスイッチを設け、
このスイッチを制御する外部からの制御信号でスイッチ
を制御して、メモリデバイスを１つずつ選択できるよう
にしても良い。
【００４１】図１７は、本発明の第３の実施の形態によ
るメモリモジュール１９を示すブロック図である。図
中、前述した構成要素と同一のものには同一の参照番号
を付してある。メモリモジュール１９は、ＰＬＬ回路１
５、１６及びその周辺回路を配線基板１６０のほぼ中央
に設けてメモリデバイス１２０Ａ〜１２２Ａ、１２３
Ｂ、１２４Ａ〜１２７Ａを２分割するとともに、ツリー
上のクロック供給線２３、２４をデータ入出力線が設け
られている側とは反対側に設けた構成である。各メモリ
デバイス１２０Ａ〜１２２Ａ、１２３Ｂ、１２４Ａ〜１
２７Ａは、対応するデータ入出力端子ＤＱにできるだけ
近接するように配置されている。同様にＰＬＬ回路１５
は、外部クロックが供給されるクロック入力端子ＣＬＫ
にできるだけ近接するように位置決めされている。この
ため、これらの配線の遅延時間は動作周波数に対し無視
できる程度なので、メモリモジュール１９は前述したメ
モリモジュール１６、１６Ａよりもより高速の外部クロ
ックに応答して動作することができる。また、遅延回路
２１も必要とされない。
るメモリモジュール１９を示すブロック図である。図
中、前述した構成要素と同一のものには同一の参照番号
を付してある。メモリモジュール１９は、ＰＬＬ回路１
５、１６及びその周辺回路を配線基板１６０のほぼ中央
に設けてメモリデバイス１２０Ａ〜１２２Ａ、１２３
Ｂ、１２４Ａ〜１２７Ａを２分割するとともに、ツリー
上のクロック供給線２３、２４をデータ入出力線が設け
られている側とは反対側に設けた構成である。各メモリ
デバイス１２０Ａ〜１２２Ａ、１２３Ｂ、１２４Ａ〜１
２７Ａは、対応するデータ入出力端子ＤＱにできるだけ
近接するように配置されている。同様にＰＬＬ回路１５
は、外部クロックが供給されるクロック入力端子ＣＬＫ
にできるだけ近接するように位置決めされている。この
ため、これらの配線の遅延時間は動作周波数に対し無視
できる程度なので、メモリモジュール１９は前述したメ
モリモジュール１６、１６Ａよりもより高速の外部クロ
ックに応答して動作することができる。また、遅延回路
２１も必要とされない。
【００４２】図１８は、図１７に示すメモリモジュール
１９に搭載されたＰＬＬ回路１５、１６の周辺、及びメ
モリデバイス１２３Ｂの内部構成を示すブロック図であ
る。また、図１９は図１８の回路構成のデータ入力時の
動作を示すタイミング図であり、図２０はデータ出力時
の動作を示すタイミングである。
１９に搭載されたＰＬＬ回路１５、１６の周辺、及びメ
モリデバイス１２３Ｂの内部構成を示すブロック図であ
る。また、図１９は図１８の回路構成のデータ入力時の
動作を示すタイミング図であり、図２０はデータ出力時
の動作を示すタイミングである。
【００４３】図１８において、メモリデバイス１２３Ｂ
の電気的な内部構成は図１４に示すメモリデバイス１２
３Ａと同じである。しかしながら、図１７に示すように
端子Ｐ３、Ｐ４、Ｐ５は端子Ｐ１、Ｐ２とは反対側の辺
に設けられている点でメモリデバイス１２３Ａと１２３
Ｂとは相違する。また、データ線２４の遅延時間は実施
的に無視できる程度のものであり、またダミー出力線２
６の遅延時間も実質的に無視できる程度のものである。
つまり、図８のＤ１＝Ｄ１’≒０である。
の電気的な内部構成は図１４に示すメモリデバイス１２
３Ａと同じである。しかしながら、図１７に示すように
端子Ｐ３、Ｐ４、Ｐ５は端子Ｐ１、Ｐ２とは反対側の辺
に設けられている点でメモリデバイス１２３Ａと１２３
Ｂとは相違する。また、データ線２４の遅延時間は実施
的に無視できる程度のものであり、またダミー出力線２
６の遅延時間も実質的に無視できる程度のものである。
つまり、図８のＤ１＝Ｄ１’≒０である。
【００４４】図１９に示すデータ入力時の動作は、図６
に示す従来例２の動作と同様である。
に示す従来例２の動作と同様である。
【００４５】図２０に示すデータ出力時の動作におい
て、データ入出力信号線の遅延時間は実質的に無視でき
るので、ＰＬＬ回路１６はクロックＣＬＫ５とダミー出
力データＤＵＭＭ１とはＤ２＋Ｄ３＋Ｄ４の位相差とな
るようにＣＬＫ５の位相を調整する点で、図１０に示す
第１及び第２の実施の形態のデータ出力時の動作と相違
する。
て、データ入出力信号線の遅延時間は実質的に無視でき
るので、ＰＬＬ回路１６はクロックＣＬＫ５とダミー出
力データＤＵＭＭ１とはＤ２＋Ｄ３＋Ｄ４の位相差とな
るようにＣＬＫ５の位相を調整する点で、図１０に示す
第１及び第２の実施の形態のデータ出力時の動作と相違
する。
【００４６】図２１は、本発明の第４の実施の形態によ
るメモリモジュール２０に搭載されたＰＬＬ回路１５、
１６の周辺、及びメモリデバイス１２３Ｂの内部構成を
示すブロック図である。図中、前述した構成要素と同一
のものには同一の参照番号を付してある。
るメモリモジュール２０に搭載されたＰＬＬ回路１５、
１６の周辺、及びメモリデバイス１２３Ｂの内部構成を
示すブロック図である。図中、前述した構成要素と同一
のものには同一の参照番号を付してある。
【００４７】メモリモジュール２０の特徴は、ＰＬＬ回
路１６の入力クロックにＰＬＬ回路１５にフィードバッ
クされるクロックＣＬＫ４を用いたものである。メモリ
モジュール２０に供給される外部クロックＣＬＫとクロ
ックＣＬＫ４とは同期がとれているので、ＰＬＬ回路１
６には外部クロックＣＬＫに代えてクロックＣＬＫ４を
供給しても動作は同じである。クロックＣＬＫ４をＰＬ
Ｌ回路１６に入力すれば、外部クロックＣＬＫはＰＬＬ
回路１５のみに与えれられるので、外部クロックＣＬＫ
をＰＬＬ回路１５と１６の両方に供給する場合に比べ
て、外部クロックＣＬＫが駆動する負荷を軽減すること
ができる。なお、図２１において、メモリデバイス１２
３Ｂに代えてメモリデバイス１２３又は、１２３Ａを用
いても同様に構成することができる。
路１６の入力クロックにＰＬＬ回路１５にフィードバッ
クされるクロックＣＬＫ４を用いたものである。メモリ
モジュール２０に供給される外部クロックＣＬＫとクロ
ックＣＬＫ４とは同期がとれているので、ＰＬＬ回路１
６には外部クロックＣＬＫに代えてクロックＣＬＫ４を
供給しても動作は同じである。クロックＣＬＫ４をＰＬ
Ｌ回路１６に入力すれば、外部クロックＣＬＫはＰＬＬ
回路１５のみに与えれられるので、外部クロックＣＬＫ
をＰＬＬ回路１５と１６の両方に供給する場合に比べ
て、外部クロックＣＬＫが駆動する負荷を軽減すること
ができる。なお、図２１において、メモリデバイス１２
３Ｂに代えてメモリデバイス１２３又は、１２３Ａを用
いても同様に構成することができる。
【００４８】以上、本発明の実施の形態及びその変形例
を説明した。本発明は、明細書に記載の実施の形態や変
形例に限定されるものではなく、明細書及び図面の記載
に基づき当業者にとって自明な他の実施の形態や変形例
を含むものである。
を説明した。本発明は、明細書に記載の実施の形態や変
形例に限定されるものではなく、明細書及び図面の記載
に基づき当業者にとって自明な他の実施の形態や変形例
を含むものである。
【００４９】例えば、前述の本発明の実施の形態では、
メモリデバイスを複数個回路基板に搭載したメモリモジ
ュールであってが、本発明は他の半導体装置を複数個回
路基板に搭載したモジュールを含む。また、メモリモジ
ュールには図示したメモリデバイス、ＰＬＬ回路１５、
１６以外の回路素子を含むものであっても良い。更に、
メモリデバイスは一列配列であったが、メモリデバイス
の配列はこれに限定されるものではなく、複数列などの
任意の配列を採用することができる。メモリデバイスの
数も図示した数に限定されず、任意の数のメモリデバイ
スを用いることができる。また、ＰＬＬ回路１５や１６
は、ＤＬＬ回路であっても良い。
メモリデバイスを複数個回路基板に搭載したメモリモジ
ュールであってが、本発明は他の半導体装置を複数個回
路基板に搭載したモジュールを含む。また、メモリモジ
ュールには図示したメモリデバイス、ＰＬＬ回路１５、
１６以外の回路素子を含むものであっても良い。更に、
メモリデバイスは一列配列であったが、メモリデバイス
の配列はこれに限定されるものではなく、複数列などの
任意の配列を採用することができる。メモリデバイスの
数も図示した数に限定されず、任意の数のメモリデバイ
スを用いることができる。また、ＰＬＬ回路１５や１６
は、ＤＬＬ回路であっても良い。
【００５０】更に、メモリデバイスは外部クロックに同
期して動作するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ
ＤＲＡＭ）、ＦＣＲＡＭ（Ｆｉｒｓｔ Ｃｙｃｌｅ Ｒ
ＡＭ）などの公知の各種デバイスで構成できる。また、
外部クロックに同期して動作する半導体装置であれば良
く、メモリデバイスに限定されるものではない。 （付記１）半導体装置から出力される位相調整用信号と
第１のクロックとが所定の位相関係となるように第２の
クロックを生成して出力する位相調整回路と、前記半導
体装置内に設けられ、前記第２のクロックから前記位相
調整用信号を生成する出力回路とを有することを特徴と
するモジュール。 （付記２）前記半導体装置は、前記第２のクロックに応
じてデータを出力する出力バッファを有することを特徴
とする付記１記載のモジュール。 （付記３）複数の半導体装置と、該複数の半導体装置の
うちの第１の半導体装置から出力される位相調整用信号
と第１のクロックとが所定の位相関係となるように第２
のクロックを生成して各半導体装置に出力する位相調整
回路と、前記複数の半導体装置及び位相調整回路を搭載
する配線基板とを有し、前記第１の半導体装置は前記第
２のクロックから前記位相調整用信号を生成する出力回
路を有することを特徴とするモジュール。 （付記４）前記各半導体装置は、前記第２のクロックに
応じてデータを出力する出力バッファを有することを特
徴とする付記３記載のモジュール。 （付記５）前記モジュールは、各半導体装置から出力さ
れるデータを伝送する第１のデータ線と、前記第１の半
導体装置から出力される位相調整用信号を伝送する第２
のデータ線とを有し、前記第１と第２のデータ線は前記
配線基板上に設けられていることを特徴とする付記３又
は４に記載のモジュール。 （付記６）前記第１及び第２のデータ線は、前記配線基
板上の同じ側に配置されていることを特徴とする付記５
記載のモジュール。 （付記７）前記第１及び第２のデータ線は、前記複数の
半導体装置を挟むように前記配線基板上の対向する側に
配置されていることを特徴とする付記５記載のモジュー
ル。 （付記８）前記第１のデータ線と第２のデータ線とは、
実質的に同一の遅延量を有することを特徴とする付記５
又は６記載のモジュール。 （付記９）前記第１のデータ線と第２のデータ線は、遅
延量が実質的に無視できる長さであることを特徴とする
付記５又は６記載のモジュール。 （付記１０）前記モジュールは、前記配線基板上に設け
られ、前記位相調整用信号を外部に出力する端子を有す
ることを特徴とする付記３ないし９のいずれか一項記載
のモジュール。 （付記１１）前記第１の半導体装置は、外部からの所定
の指示に従い、前記位相調整用信号を生成することを特
徴とする付記３ないし１０のいずれか一項記載のモジュ
ール。 （付記１２）前記第１の半導体装置を含む各半導体装置
は同一の回路構成を有し、前記第１の半導体装置の出力
回路のみに外部から所定の指示を与えて前記位相調整用
信号を生成させることを特徴とする付記３ないし１０の
いずれか一項記載のモジュール。 （付記１３）前記第１のクロックは外部から供給される
ことを特徴とする付記３ないし１１のいずれか一項記載
のモジュール。 （付記１４）前記第１のクロックは、外部から供給され
たクロックに基づきモジュール内部で生成したクロック
であることを特徴とする付記３ないし１１のいずれか一
項記載のモジュール。 （付記１５）前記各半導体装置の出力回路は、前記第２
のクロックを遅延させるプログラム可能な遅延回路を具
備することを特徴とする付記３ないし１４のいずれか一
項記載のモジュール。 （付記１６）前記各半導体装置は、半導体記憶装置であ
ることを特徴とする付記３ないし１５のいずれか一項記
載のモジュール。 （付記１７）前記位相調整回路は、前記第２のクロック
から生成したダミー出力データであることを特徴とする
付記３ないし１６のいずれか一項記載のモジュール。 （付記１８）前記モジュールは、前記第１の半導体装置
にデータ入力用として供給される第３のクロックと前記
第１のクロックとが所定の位相関係となるように前記第
３のクロックを生成して各半導体装置に供給する第２の
位相調整回路を有することを特徴とする付記３ないし１
７のいずれか一項記載のモジュール。 （付記１９）前記第１のクロックは、前記第３のクロッ
クに相当することを特徴とする付記１８記載のモジュー
ル。 （付記２０）複数のモジュールと、該モジュールを搭載
する配線基板と、各モジュールが出力するダミー出力デ
ータの負荷となるダミー出力負荷配線とを有することを
特徴とするシステム。 （付記２１）前記ダミー出力負荷線は各モジュールに共
通して設けられていることを特徴とする付記２０記載の
システム。 （付記２２）前記ダミー出力負荷線は各モジュールごと
に設けられていることを特徴とする付記２０記載のシス
テム。 （付記２３）各モジュールは付記３ないし１９の何れか
一項記載のモジュールであることを特徴とする付記２０
ないし２２のいずれか一項記載のシステム。 （付記２４）第１の外部クロックを受信して第１の内部
クロックを生成する第１のバッファと、第２の外部クロ
ックを受信して第２の内部クロックを生成する第２のバ
ッファと、前記第１の内部クロックに同期して入力デー
タを取り込む入力バッファと、前記第２の内部クロック
に同期して出力データを出力する出力バッファと、前記
第２の内部クロックに同期してダミー出力データを出力
する出力回路とを有することを特徴とする半導体装置。 （付記２５）前記出力回路は、外部からのダミー出力デ
ータの出力指示に従い、前記第２の内部クロックからダ
ミー出力データを出力することを特徴とする付記２４記
載の半導体装置。 （付記２６）前記出力回路は、前記第２の内部クロック
を遅延させるプログラム可能は遅延回路を具備すること
を特徴とする付記２４又は２５記載の半導体装置。 （付記２７）前記半導体装置は、半導体記憶装置である
ことを特徴とする付記２４ないし２６のいずれか一項記
載の半導体装置。
期して動作するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ
ＤＲＡＭ）、ＦＣＲＡＭ（Ｆｉｒｓｔ Ｃｙｃｌｅ Ｒ
ＡＭ）などの公知の各種デバイスで構成できる。また、
外部クロックに同期して動作する半導体装置であれば良
く、メモリデバイスに限定されるものではない。 （付記１）半導体装置から出力される位相調整用信号と
第１のクロックとが所定の位相関係となるように第２の
クロックを生成して出力する位相調整回路と、前記半導
体装置内に設けられ、前記第２のクロックから前記位相
調整用信号を生成する出力回路とを有することを特徴と
するモジュール。 （付記２）前記半導体装置は、前記第２のクロックに応
じてデータを出力する出力バッファを有することを特徴
とする付記１記載のモジュール。 （付記３）複数の半導体装置と、該複数の半導体装置の
うちの第１の半導体装置から出力される位相調整用信号
と第１のクロックとが所定の位相関係となるように第２
のクロックを生成して各半導体装置に出力する位相調整
回路と、前記複数の半導体装置及び位相調整回路を搭載
する配線基板とを有し、前記第１の半導体装置は前記第
２のクロックから前記位相調整用信号を生成する出力回
路を有することを特徴とするモジュール。 （付記４）前記各半導体装置は、前記第２のクロックに
応じてデータを出力する出力バッファを有することを特
徴とする付記３記載のモジュール。 （付記５）前記モジュールは、各半導体装置から出力さ
れるデータを伝送する第１のデータ線と、前記第１の半
導体装置から出力される位相調整用信号を伝送する第２
のデータ線とを有し、前記第１と第２のデータ線は前記
配線基板上に設けられていることを特徴とする付記３又
は４に記載のモジュール。 （付記６）前記第１及び第２のデータ線は、前記配線基
板上の同じ側に配置されていることを特徴とする付記５
記載のモジュール。 （付記７）前記第１及び第２のデータ線は、前記複数の
半導体装置を挟むように前記配線基板上の対向する側に
配置されていることを特徴とする付記５記載のモジュー
ル。 （付記８）前記第１のデータ線と第２のデータ線とは、
実質的に同一の遅延量を有することを特徴とする付記５
又は６記載のモジュール。 （付記９）前記第１のデータ線と第２のデータ線は、遅
延量が実質的に無視できる長さであることを特徴とする
付記５又は６記載のモジュール。 （付記１０）前記モジュールは、前記配線基板上に設け
られ、前記位相調整用信号を外部に出力する端子を有す
ることを特徴とする付記３ないし９のいずれか一項記載
のモジュール。 （付記１１）前記第１の半導体装置は、外部からの所定
の指示に従い、前記位相調整用信号を生成することを特
徴とする付記３ないし１０のいずれか一項記載のモジュ
ール。 （付記１２）前記第１の半導体装置を含む各半導体装置
は同一の回路構成を有し、前記第１の半導体装置の出力
回路のみに外部から所定の指示を与えて前記位相調整用
信号を生成させることを特徴とする付記３ないし１０の
いずれか一項記載のモジュール。 （付記１３）前記第１のクロックは外部から供給される
ことを特徴とする付記３ないし１１のいずれか一項記載
のモジュール。 （付記１４）前記第１のクロックは、外部から供給され
たクロックに基づきモジュール内部で生成したクロック
であることを特徴とする付記３ないし１１のいずれか一
項記載のモジュール。 （付記１５）前記各半導体装置の出力回路は、前記第２
のクロックを遅延させるプログラム可能な遅延回路を具
備することを特徴とする付記３ないし１４のいずれか一
項記載のモジュール。 （付記１６）前記各半導体装置は、半導体記憶装置であ
ることを特徴とする付記３ないし１５のいずれか一項記
載のモジュール。 （付記１７）前記位相調整回路は、前記第２のクロック
から生成したダミー出力データであることを特徴とする
付記３ないし１６のいずれか一項記載のモジュール。 （付記１８）前記モジュールは、前記第１の半導体装置
にデータ入力用として供給される第３のクロックと前記
第１のクロックとが所定の位相関係となるように前記第
３のクロックを生成して各半導体装置に供給する第２の
位相調整回路を有することを特徴とする付記３ないし１
７のいずれか一項記載のモジュール。 （付記１９）前記第１のクロックは、前記第３のクロッ
クに相当することを特徴とする付記１８記載のモジュー
ル。 （付記２０）複数のモジュールと、該モジュールを搭載
する配線基板と、各モジュールが出力するダミー出力デ
ータの負荷となるダミー出力負荷配線とを有することを
特徴とするシステム。 （付記２１）前記ダミー出力負荷線は各モジュールに共
通して設けられていることを特徴とする付記２０記載の
システム。 （付記２２）前記ダミー出力負荷線は各モジュールごと
に設けられていることを特徴とする付記２０記載のシス
テム。 （付記２３）各モジュールは付記３ないし１９の何れか
一項記載のモジュールであることを特徴とする付記２０
ないし２２のいずれか一項記載のシステム。 （付記２４）第１の外部クロックを受信して第１の内部
クロックを生成する第１のバッファと、第２の外部クロ
ックを受信して第２の内部クロックを生成する第２のバ
ッファと、前記第１の内部クロックに同期して入力デー
タを取り込む入力バッファと、前記第２の内部クロック
に同期して出力データを出力する出力バッファと、前記
第２の内部クロックに同期してダミー出力データを出力
する出力回路とを有することを特徴とする半導体装置。 （付記２５）前記出力回路は、外部からのダミー出力デ
ータの出力指示に従い、前記第２の内部クロックからダ
ミー出力データを出力することを特徴とする付記２４記
載の半導体装置。 （付記２６）前記出力回路は、前記第２の内部クロック
を遅延させるプログラム可能は遅延回路を具備すること
を特徴とする付記２４又は２５記載の半導体装置。 （付記２７）前記半導体装置は、半導体記憶装置である
ことを特徴とする付記２４ないし２６のいずれか一項記
載の半導体装置。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
位相調整回路は半導体装置の外部に設けられているた
め、半導体装置に供給される電源にノイズが乗っていて
も、この電源ノイズの影響を受けることはない。従っ
て、位相調整回路は電源ノイズに影響されることなく動
作することができ、このようにして生成された第２のク
ロックをデータ出力用に用いることで、第２のクロック
に正確に同期したデータ出力が得られる。
位相調整回路は半導体装置の外部に設けられているた
め、半導体装置に供給される電源にノイズが乗っていて
も、この電源ノイズの影響を受けることはない。従っ
て、位相調整回路は電源ノイズに影響されることなく動
作することができ、このようにして生成された第２のク
ロックをデータ出力用に用いることで、第２のクロック
に正確に同期したデータ出力が得られる。
【図１】従来のメモリモジュールの一構成例（従来例
１）を示すブロック図である。
１）を示すブロック図である。
【図２】図１に示すメモリモジュールの回路構成例を示
すブロック図である。
すブロック図である。
【図３】図１及び図２に示すメモリモジュールの動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図４】従来のメモリモジュールの別の構成例（従来例
２）を示すブロック図である。
２）を示すブロック図である。
【図５】図４に示すメモリモジュールの回路構成例を示
すブロック図である。
すブロック図である。
【図６】図４及び図５に示すメモリモジュールの動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図７】本発明の第１の実施の形態によるメモリモジュ
ールの全体構成を示すブロック図である。
ールの全体構成を示すブロック図である。
【図８】本発明の第１の実施の形態によるメモリモジュ
ールの回路構成例を示すブロック図である。
ールの回路構成例を示すブロック図である。
【図９】本発明の第１の実施の形態によるメモリモジュ
ールのデータ入力時の動作を示すタイミング図である。
ールのデータ入力時の動作を示すタイミング図である。
【図１０】本発明の第１の実施の形態によるメモリモジ
ュールのデータ出力時の動作を示すタイミング図であ
る。
ュールのデータ出力時の動作を示すタイミング図であ
る。
【図１１】図８に示す回路構成の変形例を示すブロック
図である。
図である。
【図１２】図１１に示す可変遅延回路とプログラマブル
回路の一構成例を示す回路図である。
回路の一構成例を示す回路図である。
【図１３】本発明の第２の実施の形態によるメモリモジ
ュールの全体構成を示すブロック図である。
ュールの全体構成を示すブロック図である。
【図１４】図１３に示すメモリモジュールの回路構成例
を示すブロック図である。
を示すブロック図である。
【図１５】本発明の第２の実施の形態によるメモリモジ
ュールを用いたメモリシステムの全体構成を示すブロッ
ク図である。
ュールを用いたメモリシステムの全体構成を示すブロッ
ク図である。
【図１６】本発明の第２の実施の形態によるメモリモジ
ュールを用いたメモリシステムの全体構成を示すブロッ
ク図である。
ュールを用いたメモリシステムの全体構成を示すブロッ
ク図である。
【図１７】本発明の第３の実施の形態によるメモリモジ
ュールの全体構成を示すブロック図である。
ュールの全体構成を示すブロック図である。
【図１８】図１７に示すメモリモジュールの回路構成例
を示すブロック図である。
を示すブロック図である。
【図１９】図１６及び図１７に示すメモリモジュールの
データ入力時の動作を示すタイミング図である。
データ入力時の動作を示すタイミング図である。
【図２０】図１６及び図１７に示すメモリモジュールの
データ出力時の動作を示すタイミング図である。
データ出力時の動作を示すタイミング図である。
【図２１】本発明の第４の実施の形態によるメモリモジ
ュールの全体構成を示すブロック図である。
ュールの全体構成を示すブロック図である。
１０、１２、１４、１４Ａ、１６、１６１〜１７ｎ、１
９、２０ メモリモジュール １１、１５、１６ ＰＬＬ ２１、２２ 遅延回路 ２３、２５ クロック供給線 ２４ データ線 ２６ ダミー出力線 １００〜１０７、１００Ａ〜１０７Ａ、１２０〜１２
７、１２３Ａ、１２３Ｂメモリデバイス １５０、１６０ 配線基板 ２００、２００Ａ メモリシステム
９、２０ メモリモジュール １１、１５、１６ ＰＬＬ ２１、２２ 遅延回路 ２３、２５ クロック供給線 ２４ データ線 ２６ ダミー出力線 １００〜１０７、１００Ａ〜１０７Ａ、１２０〜１２
７、１２３Ａ、１２３Ｂメモリデバイス １５０、１６０ 配線基板 ２００、２００Ａ メモリシステム
Claims (7)
- 【請求項１】 半導体装置から出力される位相調整用信
号と第１のクロックとが所定の位相関係となるように第
２のクロックを生成して出力する位相調整回路と、 前記半導体装置内に設けられ、前記第２のクロックから
前記位相調整用信号を生成する出力回路とを有すること
を特徴とするモジュール。 - 【請求項２】 複数の半導体装置と、 該複数の半導体装置のうちの第１の半導体装置から出力
される位相調整用信号と第１のクロックとが所定の位相
関係となるように第２のクロックを生成して各半導体装
置に出力する位相調整回路と、 前記複数の半導体装置及び位相調整回路を搭載する配線
基板とを有し、 前記第１の半導体装置は前記第２のクロックから前記位
相調整用信号を生成する出力回路を有することを特徴と
するモジュール。 - 【請求項３】 前記モジュールは、前記配線基板上に設
けられ、前記位相調整用信号を外部に出力する端子を有
することを特徴とする請求項２記載のモジュール。 - 【請求項４】 前記第１の半導体装置を含む各半導体装
置は同一の回路構成を有し、前記第１の半導体装置の出
力回路のみに外部から所定の指示を与えて前記位相調整
用信号を生成させることを特徴とする請求項２又は３項
記載のモジュール。 - 【請求項５】 前記各半導体装置の出力回路は、前記第
２のクロックを遅延させるプログラム可能な遅延回路を
具備することを特徴とする請求項２又は３記載のモジュ
ール。 - 【請求項６】 複数のモジュールと、 該モジュールを搭載する配線基板と、 各モジュールが出力するダミー出力データの負荷となる
ダミー出力負荷配線とを有することを特徴とするシステ
ム。 - 【請求項７】 第１の外部クロックを受信して第１の内
部クロックを生成する第１のバッファと、 第２の外部クロックを受信して第２の内部クロックを生
成する第２のバッファと、 前記第１の内部クロックに同期して入力データを取り込
む入力バッファと、 前記第２の内部クロックに同期して出力データを出力す
る出力バッファと、 前記第２の内部クロックに同期してダミー出力データを
出力する出力回路とを有することを特徴とする半導体装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000172483A JP4480855B2 (ja) | 2000-06-08 | 2000-06-08 | 半導体デバイスを含むモジュール、及びモジュールを含むシステム |
| US09/874,037 US7391255B2 (en) | 2000-06-08 | 2001-06-06 | Semiconductor phase adjustment system module |
| US12/124,765 US20080285375A1 (en) | 2000-06-08 | 2008-05-21 | Semiconductor device, module including the semiconductor device, and system including the module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000172483A JP4480855B2 (ja) | 2000-06-08 | 2000-06-08 | 半導体デバイスを含むモジュール、及びモジュールを含むシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001351380A true JP2001351380A (ja) | 2001-12-21 |
| JP4480855B2 JP4480855B2 (ja) | 2010-06-16 |
Family
ID=18674878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000172483A Expired - Fee Related JP4480855B2 (ja) | 2000-06-08 | 2000-06-08 | 半導体デバイスを含むモジュール、及びモジュールを含むシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7391255B2 (ja) |
| JP (1) | JP4480855B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7051225B2 (en) | 2002-05-22 | 2006-05-23 | Elpida Memory Inc. | Memory system, module and register |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4480855B2 (ja) * | 2000-06-08 | 2010-06-16 | 富士通マイクロエレクトロニクス株式会社 | 半導体デバイスを含むモジュール、及びモジュールを含むシステム |
| US7060512B2 (en) * | 2002-02-26 | 2006-06-13 | Celetronix, Inc. | Patching methods and apparatus for fabricating memory modules |
| US20030161198A1 (en) * | 2002-02-26 | 2003-08-28 | Peddle Charles I. | Method and apparatus for implementing a selectively operable clock booster for DDR memory or other logic modules which utilize partially-defective memory parts, or a combination of partially-defective and flawless memory parts |
| US6751113B2 (en) * | 2002-03-07 | 2004-06-15 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
| EP1457861B1 (en) * | 2003-03-11 | 2006-09-27 | Infineon Technologies AG | Topology for providing clock signals to multiple circuit units on a circuit module |
| JP4741226B2 (ja) * | 2003-12-25 | 2011-08-03 | 株式会社日立製作所 | 半導体メモリモジュール、およびメモリシステム |
| US7184329B2 (en) * | 2004-07-08 | 2007-02-27 | Micron Technology, Inc. | Alignment of memory read data and clocking |
| US7865756B2 (en) * | 2007-03-12 | 2011-01-04 | Mosaid Technologies Incorporated | Methods and apparatus for clock signal synchronization in a configuration of series-connected semiconductor devices |
| KR101374336B1 (ko) * | 2007-10-11 | 2014-03-17 | 삼성전자주식회사 | 메모리 시스템 및 이 시스템을 위한 반도체 메모리 장치와제어부 |
| KR101290764B1 (ko) * | 2007-10-24 | 2013-07-30 | 삼성전자주식회사 | 고속동작에 적합한 입력 회로를 갖는 반도체 메모리 장치 |
| US8781053B2 (en) * | 2007-12-14 | 2014-07-15 | Conversant Intellectual Property Management Incorporated | Clock reproducing and timing method in a system having a plurality of devices |
| US8467486B2 (en) * | 2007-12-14 | 2013-06-18 | Mosaid Technologies Incorporated | Memory controller with flexible data alignment to clock |
| JP5092794B2 (ja) * | 2008-02-26 | 2012-12-05 | 日本電気株式会社 | フレームパルス信号ラッチ回路および位相調整方法 |
| JP5544851B2 (ja) * | 2009-12-01 | 2014-07-09 | 富士通株式会社 | 伝送装置および電子回路ボード |
| US9378786B2 (en) * | 2011-04-18 | 2016-06-28 | Rambus Inc. | Memory controller with phase adjusted clock for performing memory operations |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07281783A (ja) * | 1994-04-04 | 1995-10-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0897714A (ja) * | 1994-09-29 | 1996-04-12 | Toshiba Corp | クロック信号発生回路 |
| JPH09120671A (ja) * | 1995-05-15 | 1997-05-06 | Silicon Graphics Inc | データおよび状態メモリを有する大メモリ容量のｄｉｍｍ |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105910A (ja) * | 1988-10-14 | 1990-04-18 | Hitachi Ltd | 論理集積回路 |
| US5317601A (en) * | 1992-08-21 | 1994-05-31 | Silicon Graphics | Clock distribution system for an integrated circuit device |
| US5734877A (en) * | 1992-09-09 | 1998-03-31 | Silicon Graphics, Inc. | Processor chip having on-chip circuitry for generating a programmable external clock signal and for controlling data patterns |
| JP2742220B2 (ja) * | 1994-09-09 | 1998-04-22 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP3013714B2 (ja) * | 1994-09-28 | 2000-02-28 | 日本電気株式会社 | 半導体記憶装置 |
| US5849610A (en) * | 1996-03-26 | 1998-12-15 | Intel Corporation | Method for constructing a planar equal path length clock tree |
| US5903176A (en) * | 1996-09-04 | 1999-05-11 | Litton Systems, Inc. | Clock circuit for generating a high resolution output from a low resolution clock |
| JP4090088B2 (ja) * | 1996-09-17 | 2008-05-28 | 富士通株式会社 | 半導体装置システム及び半導体装置 |
| JP3335537B2 (ja) * | 1996-11-19 | 2002-10-21 | 富士通株式会社 | 半導体集積回路 |
| JPH10171774A (ja) * | 1996-12-13 | 1998-06-26 | Fujitsu Ltd | 半導体集積回路 |
| JPH10208470A (ja) * | 1997-01-17 | 1998-08-07 | Nec Corp | 同期型半導体記憶装置 |
| JP3690899B2 (ja) * | 1997-05-30 | 2005-08-31 | 富士通株式会社 | クロック発生回路及び半導体装置 |
| US5905391A (en) * | 1997-07-14 | 1999-05-18 | Intel Corporation | Master-slave delay locked loop for accurate delay or non-periodic signals |
| JP3922765B2 (ja) * | 1997-07-22 | 2007-05-30 | 富士通株式会社 | 半導体装置システム及び半導体装置 |
| JP3789629B2 (ja) * | 1998-01-27 | 2006-06-28 | 富士通株式会社 | 半導体装置 |
| US6236251B1 (en) * | 1998-03-04 | 2001-05-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with multiple selectively activated synchronization circuits |
| JP3439670B2 (ja) * | 1998-10-15 | 2003-08-25 | 富士通株式会社 | 階層型ｄｌｌ回路を利用したタイミングクロック発生回路 |
| AU1913500A (en) * | 1998-11-25 | 2000-06-13 | Nanopower, Inc. | Improved flip-flops and other logic circuits and techniques for improving layouts of integrated circuits |
| JP4480855B2 (ja) * | 2000-06-08 | 2010-06-16 | 富士通マイクロエレクトロニクス株式会社 | 半導体デバイスを含むモジュール、及びモジュールを含むシステム |
-
2000
- 2000-06-08 JP JP2000172483A patent/JP4480855B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-06 US US09/874,037 patent/US7391255B2/en not_active Expired - Fee Related
-
2008
- 2008-05-21 US US12/124,765 patent/US20080285375A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07281783A (ja) * | 1994-04-04 | 1995-10-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0897714A (ja) * | 1994-09-29 | 1996-04-12 | Toshiba Corp | クロック信号発生回路 |
| JPH09120671A (ja) * | 1995-05-15 | 1997-05-06 | Silicon Graphics Inc | データおよび状態メモリを有する大メモリ容量のｄｉｍｍ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7051225B2 (en) | 2002-05-22 | 2006-05-23 | Elpida Memory Inc. | Memory system, module and register |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080285375A1 (en) | 2008-11-20 |
| JP4480855B2 (ja) | 2010-06-16 |
| US7391255B2 (en) | 2008-06-24 |
| US20010050856A1 (en) | 2001-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20080285375A1 (en) | Semiconductor device, module including the semiconductor device, and system including the module | |
| JP2636677B2 (ja) | 半導体集積回路 | |
| US10158352B2 (en) | Delay signal generating apparatus using glitch free digitally controlled delay line and associated delay signal generating method | |
| US20080054964A1 (en) | Semiconductor memory device | |
| US20110060934A1 (en) | Methods and apparatus for clock signal synchronization in a configuration of series-connected semiconductor devices | |
| US20030031060A1 (en) | Register without restriction of number of mounted memory devices and memory module having the same | |
| KR100510485B1 (ko) | 전원 잡음에 의한 특성 열화가 방지되는 지연동기루프를구비하는 반도체 메모리 장치 | |
| US6999547B2 (en) | Delay-lock-loop with improved accuracy and range | |
| US7800975B2 (en) | Digital data buffer with phase aligner | |
| KR20040050539A (ko) | 서로 다른 단위 지연 시간을 가지는 지연소자를 구비하는지연 시간 보상 회로 | |
| KR100560644B1 (ko) | 클럭 동기회로를 구비하는 집적회로장치 | |
| JP2004171082A (ja) | 遅延生成方法及びそれに基づく遅延調整方法、並びにそれらを適用した遅延生成回路，遅延調整回路 | |
| US7107476B2 (en) | Memory system using non-distributed command/address clock signals | |
| KR100777196B1 (ko) | 반도체 집적 회로 장치 | |
| KR100631952B1 (ko) | Ｄｌｌ 회로의 출력신호 구동장치 | |
| KR19990042341A (ko) | 클럭 동기 지연 회로와 결합된 지연 동기 루프(ｄｌｌ) | |
| JP2003202936A (ja) | 半導体集積回路 | |
| KR100808592B1 (ko) | 지연 고정 루프 회로 | |
| US6356100B1 (en) | Ground bounce reduction technique using phased outputs and package de-skewing for synchronous buses | |
| KR100546097B1 (ko) | 제어 및 어드레스 클럭 비분배형 메모리 시스템 | |
| US7017070B1 (en) | Apparatus for synchronization of double data rate signaling | |
| KR100588593B1 (ko) | 레지스터형 메모리 모듈 및 그 제어방법 | |
| CN112511158B (zh) | 一种输出延迟线及延迟锁相环 | |
| KR200328472Y1 (ko) | 클럭버퍼회로 | |
| JP4381880B2 (ja) | タイミング調整回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070518 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090609 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090710 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091013 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091118 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100316 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100317 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140326 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |