JP2003202936A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2003202936A JP2003202936A JP2002001271A JP2002001271A JP2003202936A JP 2003202936 A JP2003202936 A JP 2003202936A JP 2002001271 A JP2002001271 A JP 2002001271A JP 2002001271 A JP2002001271 A JP 2002001271A JP 2003202936 A JP2003202936 A JP 2003202936A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- semiconductor integrated
- integrated circuit
- signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Pulse Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 送信するクロック信号の位相を時間的に任意
に変えることによって、受信用半導体集積回路に到達す
るデータ信号とクロック信号の相対的なタイミングを調
整する機能を備えた半導体集積回路を得ること。 【解決手段】 内部で発生される基本クロック信号（ｉ
ｎＣＬＫ０）を多段に遅延し位相が異なる複数の遅延ク
ロック信号（ｉｎＣＬＫ１〜ｉｎＣＬＫ３）を生成する
遅延素子２１〜２６と、基本クロック信号（ｉｎＣＬＫ
０）および複数の遅延クロック信号（ｉｎＣＬＫ１〜ｉ
ｎＣＬＫ３）の中の一つを順々に選択し、出力するマル
チプレクサ２７とが内蔵される。
に変えることによって、受信用半導体集積回路に到達す
るデータ信号とクロック信号の相対的なタイミングを調
整する機能を備えた半導体集積回路を得ること。 【解決手段】 内部で発生される基本クロック信号（ｉ
ｎＣＬＫ０）を多段に遅延し位相が異なる複数の遅延ク
ロック信号（ｉｎＣＬＫ１〜ｉｎＣＬＫ３）を生成する
遅延素子２１〜２６と、基本クロック信号（ｉｎＣＬＫ
０）および複数の遅延クロック信号（ｉｎＣＬＫ１〜ｉ
ｎＣＬＫ３）の中の一つを順々に選択し、出力するマル
チプレクサ２７とが内蔵される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
に係り、特にデータ信号とクロック信号を出力する機能
を備える半導体集積回路に関するものである。
に係り、特にデータ信号とクロック信号を出力する機能
を備える半導体集積回路に関するものである。
【０００２】
【従来の技術】電子機器では、１つの半導体集積回路か
ら複数の半導体集積回路に共通のクロック信号線および
データ信号線を介してデータ信号とクロック信号とを供
給するデータ伝送システムが採用されている（図９、図
１２、図１４）。以下に、概要を説明する。
ら複数の半導体集積回路に共通のクロック信号線および
データ信号線を介してデータ信号とクロック信号とを供
給するデータ伝送システムが採用されている（図９、図
１２、図１４）。以下に、概要を説明する。
【０００３】図９は、複数の半導体集積回路を動作させ
る電子機器において採用されるデータ伝送システムの構
成例である（その１）。図９において、このデータ伝送
システム１００は、出力用の半導体集積回路（ＯＵＴＩ
Ｃ）１０１と、このＯＵＴＩＣ１０１にデータ線１０２
とクロック線１０３を介して並列に接続される複数の受
信用半導体集積回路（ＩＣ）１０４，１０５，１０６，
１０７とで構成されている。ＩＣ１０４，１０５，１０
６，１０７は、ＯＵＴＩＣ１０１と同一の基板上または
異なる基板上に配置される。
る電子機器において採用されるデータ伝送システムの構
成例である（その１）。図９において、このデータ伝送
システム１００は、出力用の半導体集積回路（ＯＵＴＩ
Ｃ）１０１と、このＯＵＴＩＣ１０１にデータ線１０２
とクロック線１０３を介して並列に接続される複数の受
信用半導体集積回路（ＩＣ）１０４，１０５，１０６，
１０７とで構成されている。ＩＣ１０４，１０５，１０
６，１０７は、ＯＵＴＩＣ１０１と同一の基板上または
異なる基板上に配置される。
【０００４】図１０は、図９に示すデータ伝送システム
でのデータ送受方法を説明する図である。図１０では、
ＯＵＴＩＣ１０１が、ＩＣ１０４，１０５，１０６，１
０７の順に１００個ずつのデータ信号（ＤＡＴＡ）をそ
れぞれのデータ領域に送出する場合が示されている。こ
のデータ伝送システム１００では、ＯＵＴＩＣ１０１
が、例えば図１０に示すように、クロック信号（ＣＬ
Ｋ）をクロック線１０３に出力するとともに、各ＩＣに
対するデータ信号（ＤＡＴＡ）をデータ線１０２に出力
する。各ＩＣは、クロック線１０３上のクロック信号
（ＣＬＫ）に従ってデータ線１０２上から対応するデー
タ領域のデータ信号（ＤＡＴＡ）を取り込むようになっ
ている。
でのデータ送受方法を説明する図である。図１０では、
ＯＵＴＩＣ１０１が、ＩＣ１０４，１０５，１０６，１
０７の順に１００個ずつのデータ信号（ＤＡＴＡ）をそ
れぞれのデータ領域に送出する場合が示されている。こ
のデータ伝送システム１００では、ＯＵＴＩＣ１０１
が、例えば図１０に示すように、クロック信号（ＣＬ
Ｋ）をクロック線１０３に出力するとともに、各ＩＣに
対するデータ信号（ＤＡＴＡ）をデータ線１０２に出力
する。各ＩＣは、クロック線１０３上のクロック信号
（ＣＬＫ）に従ってデータ線１０２上から対応するデー
タ領域のデータ信号（ＤＡＴＡ）を取り込むようになっ
ている。
【０００５】ところで、データ線１０２とクロック線１
０３には、基板負荷や各ＩＣの入力負荷が掛かってい
る。また、データ線１０２とクロック線１０３は、同一
基板上を配線される場合でもインピーダンスは一様では
なく場所によって相違し、またコネクタを介して基板間
で接続される。そのため、伝送経路で反射が起こる。ま
た、データビット数が増えるとクロストーク（干渉）が
起こる。しかも、データ信号とクロック信号では、周波
数が異なるので、遅延量が異なる。したがって、例えば
図１１に示すように、各ＩＣの入力端におけるデータ信
号とクロック信号の相対的なタイミングは、ＯＵＴＩＣ
１０１からの距離に応じて異なったものになる。
０３には、基板負荷や各ＩＣの入力負荷が掛かってい
る。また、データ線１０２とクロック線１０３は、同一
基板上を配線される場合でもインピーダンスは一様では
なく場所によって相違し、またコネクタを介して基板間
で接続される。そのため、伝送経路で反射が起こる。ま
た、データビット数が増えるとクロストーク（干渉）が
起こる。しかも、データ信号とクロック信号では、周波
数が異なるので、遅延量が異なる。したがって、例えば
図１１に示すように、各ＩＣの入力端におけるデータ信
号とクロック信号の相対的なタイミングは、ＯＵＴＩＣ
１０１からの距離に応じて異なったものになる。
【０００６】図１１は、図９に示す受信用半導体集積回
路（ＩＣ）に入力されるデータ信号とクロック信号の関
係を説明するタイミングチャートである。図１１におい
て、 （１）ＩＣ１０４の入力端：ＩＣ１０４は、ＯＵＴＩＣ
１０１に一番近い位置にあるので、伝送遅延は僅かであ
る。したがって、ＩＣ１０４の入力端でのデータ信号
（ａ）とクロック信号（ｂ）のタイミングは、ＩＣ１０
４の制約内にある。
路（ＩＣ）に入力されるデータ信号とクロック信号の関
係を説明するタイミングチャートである。図１１におい
て、 （１）ＩＣ１０４の入力端：ＩＣ１０４は、ＯＵＴＩＣ
１０１に一番近い位置にあるので、伝送遅延は僅かであ
る。したがって、ＩＣ１０４の入力端でのデータ信号
（ａ）とクロック信号（ｂ）のタイミングは、ＩＣ１０
４の制約内にある。
【０００７】（２）ＩＣ１０６の入力端：ＯＵＴＩＣ１
０１から２番目に遠い位置にあるＩＣ１０６の入力端で
は、伝送遅延１３１が目立つようになり、データ信号
（ａ）のセットアップ時間１３２およびその後のホール
ド時間１３３とクロック信号（ｂ）との関係にずれが見
られ、ＩＣ１０６の制約限界に近くなっている。
０１から２番目に遠い位置にあるＩＣ１０６の入力端で
は、伝送遅延１３１が目立つようになり、データ信号
（ａ）のセットアップ時間１３２およびその後のホール
ド時間１３３とクロック信号（ｂ）との関係にずれが見
られ、ＩＣ１０６の制約限界に近くなっている。
【０００８】（３）ＩＣ１０７の入力端：ＯＵＴＩＣ１
０１から最も遠い位置にあるＩＣ１０７の入力端では、
相当に大きな伝送遅延１３４が生じ、データ信号（ａ）
のセットアップ時間１３５およびその後のホールド時間
１３６とクロック信号（ｂ）との関係がＩＣ１０７の制
約限界を超える場合が起こる。
０１から最も遠い位置にあるＩＣ１０７の入力端では、
相当に大きな伝送遅延１３４が生じ、データ信号（ａ）
のセットアップ時間１３５およびその後のホールド時間
１３６とクロック信号（ｂ）との関係がＩＣ１０７の制
約限界を超える場合が起こる。
【０００９】図１２は、複数の半導体集積回路を動作さ
せる電子機器において採用されるデータ伝送システムの
構成例である（その２）。図１２において、このデータ
伝送システム１４０は、図９に示した構成において、ク
ロック線１０３を第１クロック線１４１と第２クロック
線１４２とに分割し、ＩＣ１０４，１０５には第１クロ
ック線１４１から第１クロック信号（ＣＬＫ１）を供給
し、ＩＣ１０６，１０７には第２クロック線１４２から
第２クロック信号（ＣＬＫ２）を供給するようにしたも
のである。これによって、クロック線に掛かる負荷の軽
減が図れる。また、第１クロック信号（ＣＬＫ１）と第
２クロック信号（ＣＬＫ２）の位相を異ならせることが
できるので、上記したセットアップ時間およびホールド
時間とクロック信号の関係が、例えば図１３に示すよう
に、各ＩＣの制約内に確保できるようになる。
せる電子機器において採用されるデータ伝送システムの
構成例である（その２）。図１２において、このデータ
伝送システム１４０は、図９に示した構成において、ク
ロック線１０３を第１クロック線１４１と第２クロック
線１４２とに分割し、ＩＣ１０４，１０５には第１クロ
ック線１４１から第１クロック信号（ＣＬＫ１）を供給
し、ＩＣ１０６，１０７には第２クロック線１４２から
第２クロック信号（ＣＬＫ２）を供給するようにしたも
のである。これによって、クロック線に掛かる負荷の軽
減が図れる。また、第１クロック信号（ＣＬＫ１）と第
２クロック信号（ＣＬＫ２）の位相を異ならせることが
できるので、上記したセットアップ時間およびホールド
時間とクロック信号の関係が、例えば図１３に示すよう
に、各ＩＣの制約内に確保できるようになる。
【００１０】図１３は、図１２に示す受信用半導体集積
回路（ＩＣ）に入力されるデータ信号とクロック信号の
関係を説明するタイミングチャートである。図１３にお
いて、（３）ＯＵＴＩＣ１０１の出力端：ＯＵＴＩＣ１
０１では、第１クロック信号（ＣＬＫ１）の送出後、予
め定めた遅延時間１５１を置いて第２クロック信号（Ｃ
ＬＫ２）を送出する。
回路（ＩＣ）に入力されるデータ信号とクロック信号の
関係を説明するタイミングチャートである。図１３にお
いて、（３）ＯＵＴＩＣ１０１の出力端：ＯＵＴＩＣ１
０１では、第１クロック信号（ＣＬＫ１）の送出後、予
め定めた遅延時間１５１を置いて第２クロック信号（Ｃ
ＬＫ２）を送出する。
【００１１】（１）ＩＣ１０４の入力端：ＩＣ１０４の
入力端では、第１クロック信号（ＣＬＫ１）がある遅延
時間１５２をもって入力される。データ信号（ａ）と第
１クロック信号（ＣＬＫ１）とのタイミングのずれは生
じない。
入力端では、第１クロック信号（ＣＬＫ１）がある遅延
時間１５２をもって入力される。データ信号（ａ）と第
１クロック信号（ＣＬＫ１）とのタイミングのずれは生
じない。
【００１２】（２）ＩＣ１０７の入力端：ＩＣ１０７の
入力端では、第２クロック信号（ＣＬＫ２）がある遅延
時間１５３をもって入力される。セットアップ時間１５
４およびホールド時間１５５と第２クロック信号（ＣＬ
Ｋ２）の関係は、ＩＣ１０７の制約内に入っている。
入力端では、第２クロック信号（ＣＬＫ２）がある遅延
時間１５３をもって入力される。セットアップ時間１５
４およびホールド時間１５５と第２クロック信号（ＣＬ
Ｋ２）の関係は、ＩＣ１０７の制約内に入っている。
【００１３】図１４は、複数の半導体集積回路を動作さ
せる電子機器において採用されるデータ伝送システムの
構成例を示すブロック図である（その３）。図１４にお
いて、このデータ伝送システム１６０は、図９に示した
構成において、ＩＣ１０５とＩＣ１０６との間のクロッ
ク線１０３に、遅延回路１６１が設けるようにしたもの
である。なお、図１４では、遅延されないクロック信号
が第１クロック信号（ＣＬＫ１）、遅延されたクロック
信号が第２クロック信号（ＣＬＫ２）と示されている。
せる電子機器において採用されるデータ伝送システムの
構成例を示すブロック図である（その３）。図１４にお
いて、このデータ伝送システム１６０は、図９に示した
構成において、ＩＣ１０５とＩＣ１０６との間のクロッ
ク線１０３に、遅延回路１６１が設けるようにしたもの
である。なお、図１４では、遅延されないクロック信号
が第１クロック信号（ＣＬＫ１）、遅延されたクロック
信号が第２クロック信号（ＣＬＫ２）と示されている。
【００１４】反射の影響や、データビット数が多い場合
におけるデータ信号の干渉（クロストーク）の影響で、
場合によっては配線経路の短いＩＣ１０４の入力端で波
形の遷移時間が長くなることが起こる。そこで、このデ
ータ伝送システム１６０では、ＩＣ１０４の入力端での
クロック信号の遅延量をＩＣ１０７の入力端でのクロッ
ク信号の遅延量よりも大きくする必要がある場合に、遅
延回路１６１によってＩＣ１０４の入力端で必要とされ
る遅延時間を確保し、その後に後段のＩＣ１０７にクロ
ック信号を供給するようにしている。その結果、図１５
に示すように、ＩＣ１０７の入力端でのタイミング関係
が確保される。
におけるデータ信号の干渉（クロストーク）の影響で、
場合によっては配線経路の短いＩＣ１０４の入力端で波
形の遷移時間が長くなることが起こる。そこで、このデ
ータ伝送システム１６０では、ＩＣ１０４の入力端での
クロック信号の遅延量をＩＣ１０７の入力端でのクロッ
ク信号の遅延量よりも大きくする必要がある場合に、遅
延回路１６１によってＩＣ１０４の入力端で必要とされ
る遅延時間を確保し、その後に後段のＩＣ１０７にクロ
ック信号を供給するようにしている。その結果、図１５
に示すように、ＩＣ１０７の入力端でのタイミング関係
が確保される。
【００１５】図１５は、図１４に示す受信用半導体集積
回路（ＩＣ１０７）に入力されるデータ信号とクロック
信号の関係を説明するタイミングチャートである。図１
５において、遅延回路１６１がない場合には、ＩＣ１０
７の入力端には、（３）に示す第１クロック信号（ＣＬ
Ｋ１）が入力されるので、セットアップ時間１６２およ
びホールド時間１６３と第１クロック信号（ＣＬＫ１）
との関係は、ＩＣ１０７の制約限界内に入らない。しか
し、遅延回路１６１がある場合には、ＩＣ１０７の入力
端には、（２）に示す遅延時間１６４経過後の第２クロ
ック信号（ＣＬＫ２）が入力されるので、セットアップ
時間１６２およびホールド時間１６５と第２クロック信
号（ＣＬＫ２）との関係は、ＩＣ１０７の制約内に入る
ようになる。
回路（ＩＣ１０７）に入力されるデータ信号とクロック
信号の関係を説明するタイミングチャートである。図１
５において、遅延回路１６１がない場合には、ＩＣ１０
７の入力端には、（３）に示す第１クロック信号（ＣＬ
Ｋ１）が入力されるので、セットアップ時間１６２およ
びホールド時間１６３と第１クロック信号（ＣＬＫ１）
との関係は、ＩＣ１０７の制約限界内に入らない。しか
し、遅延回路１６１がある場合には、ＩＣ１０７の入力
端には、（２）に示す遅延時間１６４経過後の第２クロ
ック信号（ＣＬＫ２）が入力されるので、セットアップ
時間１６２およびホールド時間１６５と第２クロック信
号（ＣＬＫ２）との関係は、ＩＣ１０７の制約内に入る
ようになる。
【００１６】
【発明が解決しようとする課題】上述したように、電子
機器において、１つの半導体集積回路から複数の半導体
集積回路にデータ信号とクロック信号とを共通のデータ
線およびクロック線を介して並列に供給するデータ伝送
システムを構成する場合、図９に示した構成では、受信
用半導体集積回路の数が増加すると負荷が大きくなり、
また基板等での反射によってデータ信号やクロック信号
の受信用半導体集積回路の入力端での波形に乱れが生
じ、データ信号とクロック信号の相対的なタイミングが
受信用半導体集積回路の制約を満たさない場合が起こる
という問題がある。
機器において、１つの半導体集積回路から複数の半導体
集積回路にデータ信号とクロック信号とを共通のデータ
線およびクロック線を介して並列に供給するデータ伝送
システムを構成する場合、図９に示した構成では、受信
用半導体集積回路の数が増加すると負荷が大きくなり、
また基板等での反射によってデータ信号やクロック信号
の受信用半導体集積回路の入力端での波形に乱れが生
じ、データ信号とクロック信号の相対的なタイミングが
受信用半導体集積回路の制約を満たさない場合が起こる
という問題がある。
【００１７】そこで、従来では、図１２に示すようにク
ロック線を複数本に分割して負荷を減らしたり、図１４
に示すように遅延回路を設けて位相調整が行えるように
したりして、問題解決を図っている。しかし、クロック
線を複数本設ける方法では、基板面積の制約がある場合
には、実現が困難である。また、遅延回路を設ける方法
では、クロック信号を遅らせることはできるが、クロッ
ク信号を早めたい要求には応えることができない。さら
に遅延回路を設ける方法では、部品数が増加するので、
コストアップの要因となる。昨今の電子機器では、大勢
が小型化の方向にあるので、配線数の増加や素子の増加
は、避けるべきである。
ロック線を複数本に分割して負荷を減らしたり、図１４
に示すように遅延回路を設けて位相調整が行えるように
したりして、問題解決を図っている。しかし、クロック
線を複数本設ける方法では、基板面積の制約がある場合
には、実現が困難である。また、遅延回路を設ける方法
では、クロック信号を遅らせることはできるが、クロッ
ク信号を早めたい要求には応えることができない。さら
に遅延回路を設ける方法では、部品数が増加するので、
コストアップの要因となる。昨今の電子機器では、大勢
が小型化の方向にあるので、配線数の増加や素子の増加
は、避けるべきである。
【００１８】この発明は上記に鑑みてなされたもので、
送信するクロック信号の位相を時間的に任意に変えるこ
とによって、受信用半導体集積回路に到達するデータ信
号とクロック信号の相対的なタイミングを調整する機構
を備えた半導体集積回路を得ることを目的とする。
送信するクロック信号の位相を時間的に任意に変えるこ
とによって、受信用半導体集積回路に到達するデータ信
号とクロック信号の相対的なタイミングを調整する機構
を備えた半導体集積回路を得ることを目的とする。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、この発明にかかる半導体集積回路は、共通のクロッ
ク信号線およびデータ信号線を介して複数の受信用半導
体集積回路にクロック信号およびデータ信号を供給する
半導体集積回路であって、前記複数の受信用半導体集積
回路毎に供給するクロック信号の位相を変化させる位相
変化手段を内蔵することを特徴とする。
に、この発明にかかる半導体集積回路は、共通のクロッ
ク信号線およびデータ信号線を介して複数の受信用半導
体集積回路にクロック信号およびデータ信号を供給する
半導体集積回路であって、前記複数の受信用半導体集積
回路毎に供給するクロック信号の位相を変化させる位相
変化手段を内蔵することを特徴とする。
【００２０】この発明によれば、共通のクロック信号線
およびデータ信号線を介して複数の受信用半導体集積回
路にクロック信号およびデータ信号を供給する半導体集
積回路には、前記複数の受信用半導体集積回路毎に供給
するクロック信号の位相を変化させる位相変化手段が内
蔵される。
およびデータ信号線を介して複数の受信用半導体集積回
路にクロック信号およびデータ信号を供給する半導体集
積回路には、前記複数の受信用半導体集積回路毎に供給
するクロック信号の位相を変化させる位相変化手段が内
蔵される。
【００２１】つぎの発明にかかる半導体集積回路は、上
記の発明において、前記位相変化手段は、内部で発生さ
れる基本クロック信号を多段に遅延し位相が異なる複数
の遅延クロック信号を生成する遅延手段と、前記基本ク
ロック信号および前記複数の遅延クロック信号の中の一
つを順々に選択し、出力する選択出力手段とを備えたこ
とを特徴とする。
記の発明において、前記位相変化手段は、内部で発生さ
れる基本クロック信号を多段に遅延し位相が異なる複数
の遅延クロック信号を生成する遅延手段と、前記基本ク
ロック信号および前記複数の遅延クロック信号の中の一
つを順々に選択し、出力する選択出力手段とを備えたこ
とを特徴とする。
【００２２】この発明によれば、上記の発明において、
位相変化手段では、遅延手段にて、内部で発生される基
本クロック信号を多段に遅延し位相が異なる複数の遅延
クロック信号を生成することが行われ、選択出力手段に
て、前記基本クロック信号および前記複数の遅延クロッ
ク信号の中の一つを順々に選択し、出力することが行わ
れる。
位相変化手段では、遅延手段にて、内部で発生される基
本クロック信号を多段に遅延し位相が異なる複数の遅延
クロック信号を生成することが行われ、選択出力手段に
て、前記基本クロック信号および前記複数の遅延クロッ
ク信号の中の一つを順々に選択し、出力することが行わ
れる。
【００２３】つぎの発明にかかる半導体集積回路は、上
記の発明において、前記選択出力手段は、前記基本クロ
ック信号および前記複数の遅延クロック信号を遅延量の
少ないものから多いものに向かって順に、または、多い
ものから少ないものに向かって順に選択して出力するこ
とを特徴とする。
記の発明において、前記選択出力手段は、前記基本クロ
ック信号および前記複数の遅延クロック信号を遅延量の
少ないものから多いものに向かって順に、または、多い
ものから少ないものに向かって順に選択して出力するこ
とを特徴とする。
【００２４】この発明によれば、上記の発明において、
選択出力手段は、基本クロック信号および複数の遅延ク
ロック信号を遅延量の少ないものから多いものに向かっ
て順に、または、多いものから少ないものに向かって順
に選択して出力することが行われる。
選択出力手段は、基本クロック信号および複数の遅延ク
ロック信号を遅延量の少ないものから多いものに向かっ
て順に、または、多いものから少ないものに向かって順
に選択して出力することが行われる。
【００２５】つぎの発明にかかる半導体集積回路は、共
通のクロック信号線およびデータ信号線を介して複数の
受信用半導体集積回路にクロック信号およびデータ信号
を供給する半導体集積回路であって、前記複数の受信用
半導体集積回路のうち所定数の受信用半導体集積回路の
組毎に供給するクロック信号の位相を変化させる位相変
化数選択手段を内蔵することを特徴とする。
通のクロック信号線およびデータ信号線を介して複数の
受信用半導体集積回路にクロック信号およびデータ信号
を供給する半導体集積回路であって、前記複数の受信用
半導体集積回路のうち所定数の受信用半導体集積回路の
組毎に供給するクロック信号の位相を変化させる位相変
化数選択手段を内蔵することを特徴とする。
【００２６】この発明によれば、共通のクロック信号線
およびデータ信号線を介して複数の受信用半導体集積回
路にクロック信号およびデータ信号を供給する半導体集
積回路には、前記複数の受信用半導体集積回路のうち所
定数の受信用半導体集積回路の組毎に供給するクロック
信号の位相を変化させる位相変化数選択手段が内蔵され
る。
およびデータ信号線を介して複数の受信用半導体集積回
路にクロック信号およびデータ信号を供給する半導体集
積回路には、前記複数の受信用半導体集積回路のうち所
定数の受信用半導体集積回路の組毎に供給するクロック
信号の位相を変化させる位相変化数選択手段が内蔵され
る。
【００２７】つぎの発明にかかる半導体集積回路は、上
記の発明において、前記位相変化数選択手段は、内部で
発生される基本クロック信号を多段に遅延し位相が異な
る複数の遅延クロック信号を生成する遅延手段と、前記
基本クロック信号および前記複数の遅延クロック信号の
中の１つを所定送信回数連続して選択し、出力する選択
出力手段とを備えたことを特徴とする。
記の発明において、前記位相変化数選択手段は、内部で
発生される基本クロック信号を多段に遅延し位相が異な
る複数の遅延クロック信号を生成する遅延手段と、前記
基本クロック信号および前記複数の遅延クロック信号の
中の１つを所定送信回数連続して選択し、出力する選択
出力手段とを備えたことを特徴とする。
【００２８】この発明によれば、上記の発明において、
前記位相変化数選択手段では、遅延手段にて、内部で発
生される基本クロック信号を多段に遅延し位相が異なる
複数の遅延クロック信号を生成することが行われ、位相
変化数選択手段にて、前記基本クロック信号および前記
複数の遅延クロック信号の中の１つを所定送信回数連続
して選択することが行われる。
前記位相変化数選択手段では、遅延手段にて、内部で発
生される基本クロック信号を多段に遅延し位相が異なる
複数の遅延クロック信号を生成することが行われ、位相
変化数選択手段にて、前記基本クロック信号および前記
複数の遅延クロック信号の中の１つを所定送信回数連続
して選択することが行われる。
【００２９】つぎの発明にかかる半導体集積回路は、共
通のクロック信号線およびデータ信号線を介して複数の
受信用半導体集積回路にクロック信号およびデータ信号
を供給する半導体集積回路であって、前記複数の受信用
半導体集積回路毎に供給するクロック信号の位相を変化
させる位相変化手段と、前記複数の受信用半導体集積回
路のうち所定数の受信用半導体集積回路の組毎に供給す
るクロック信号の位相を変化させる位相変化数選択手段
とを内蔵することを特徴とする。
通のクロック信号線およびデータ信号線を介して複数の
受信用半導体集積回路にクロック信号およびデータ信号
を供給する半導体集積回路であって、前記複数の受信用
半導体集積回路毎に供給するクロック信号の位相を変化
させる位相変化手段と、前記複数の受信用半導体集積回
路のうち所定数の受信用半導体集積回路の組毎に供給す
るクロック信号の位相を変化させる位相変化数選択手段
とを内蔵することを特徴とする。
【００３０】この発明によれば、共通のクロック信号線
およびデータ信号線を介して複数の受信用半導体集積回
路にクロック信号およびデータ信号を供給する半導体集
積回路には、前記複数の受信用半導体集積回路毎に供給
するクロック信号の位相を変化させる位相変化手段と、
前記複数の受信用半導体集積回路のうち所定数の受信用
半導体集積回路の組毎に供給するクロック信号の位相を
変化させる位相変化数選択手段とが内蔵される。
およびデータ信号線を介して複数の受信用半導体集積回
路にクロック信号およびデータ信号を供給する半導体集
積回路には、前記複数の受信用半導体集積回路毎に供給
するクロック信号の位相を変化させる位相変化手段と、
前記複数の受信用半導体集積回路のうち所定数の受信用
半導体集積回路の組毎に供給するクロック信号の位相を
変化させる位相変化数選択手段とが内蔵される。
【００３１】つぎの発明にかかる半導体集積回路は、上
記の発明において、前記位相変化手段および位相変化数
選択手段は、内部で発生される基本クロック信号を多段
に遅延し位相が異なる複数の遅延クロック信号を生成す
る遅延手段と、前記基本クロック信号および前記複数の
遅延クロック信号の中の一つを順々に選択し、出力する
第１選択出力手段と、前記基本クロック信号および前記
複数の遅延クロック信号の中の１つを所定送信回数連続
して選択し、出力する第２選択出力手段とを備えたこと
を特徴とする。
記の発明において、前記位相変化手段および位相変化数
選択手段は、内部で発生される基本クロック信号を多段
に遅延し位相が異なる複数の遅延クロック信号を生成す
る遅延手段と、前記基本クロック信号および前記複数の
遅延クロック信号の中の一つを順々に選択し、出力する
第１選択出力手段と、前記基本クロック信号および前記
複数の遅延クロック信号の中の１つを所定送信回数連続
して選択し、出力する第２選択出力手段とを備えたこと
を特徴とする。
【００３２】この発明によれば、上記の発明において、
前記位相変化手段および位相変化数選択手段では、遅延
手段にて、内部で発生される基本クロック信号を多段に
遅延し位相が異なる複数の遅延クロック信号が生成さ
れ、第１選択出力手段にて、前記基本クロック信号およ
び前記複数の遅延クロック信号の中の一つが順々に選択
され、第２選択出力手段にて、前記基本クロック信号お
よび前記複数の遅延クロック信号の中の１つが所定送信
回数連続して選択され、それぞれの選択されたクロック
信号が出力される。
前記位相変化手段および位相変化数選択手段では、遅延
手段にて、内部で発生される基本クロック信号を多段に
遅延し位相が異なる複数の遅延クロック信号が生成さ
れ、第１選択出力手段にて、前記基本クロック信号およ
び前記複数の遅延クロック信号の中の一つが順々に選択
され、第２選択出力手段にて、前記基本クロック信号お
よび前記複数の遅延クロック信号の中の１つが所定送信
回数連続して選択され、それぞれの選択されたクロック
信号が出力される。
【００３３】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる半導体集積回路の好適な実施の形態を詳細
に説明する。
発明にかかる半導体集積回路の好適な実施の形態を詳細
に説明する。
【００３４】実施の形態１．図１は、この発明の実施の
形態１である半導体集積回路を備えるデータ伝送システ
ムの構成例を示すブロック図である。図１に示すよう
に、このデータ伝送システム１０は、出力用の半導体集
積回路（ＯＵＴＩＣ）１１と、このＯＵＴＩＣ１１にデ
ータ線１２とクロック線１３を介して並列に接続される
複数の受信用半導体集積回路（ＩＣ）１４，１５，１
６，１７とで構成されている。ＩＣ１４，１５，１６，
１７は、ＯＵＴＩＣ１１と同一の基板上または異なる基
板上に配置される。
形態１である半導体集積回路を備えるデータ伝送システ
ムの構成例を示すブロック図である。図１に示すよう
に、このデータ伝送システム１０は、出力用の半導体集
積回路（ＯＵＴＩＣ）１１と、このＯＵＴＩＣ１１にデ
ータ線１２とクロック線１３を介して並列に接続される
複数の受信用半導体集積回路（ＩＣ）１４，１５，１
６，１７とで構成されている。ＩＣ１４，１５，１６，
１７は、ＯＵＴＩＣ１１と同一の基板上または異なる基
板上に配置される。
【００３５】このデータ伝送システム１０では、ＯＵＴ
ＩＣ１１が、クロック信号（ＣＬＫ）をクロック線１３
に出力するとともに、各ＩＣに対するデータ信号（ＤＡ
ＴＡ）をそれぞれのデータ領域でデータ線１２に出力す
る。各ＩＣは、クロック線１３上のクロック信号（ＣＬ
Ｋ）に従ってデータ線１２上から対応するデータ信号
（ＤＡＴＡ）を取り込むようになっている。
ＩＣ１１が、クロック信号（ＣＬＫ）をクロック線１３
に出力するとともに、各ＩＣに対するデータ信号（ＤＡ
ＴＡ）をそれぞれのデータ領域でデータ線１２に出力す
る。各ＩＣは、クロック線１３上のクロック信号（ＣＬ
Ｋ）に従ってデータ線１２上から対応するデータ信号
（ＤＡＴＡ）を取り込むようになっている。
【００３６】ここに、実施の形態１であるＯＵＴＩＣ１
１は、クロック線１３に出力するクロック信号（ＣＬ
Ｋ）の位相をＩＣ毎に異ならせる機構（図２）を内蔵
し、ＩＣ１４，１５，１６，１７に到達するデータ信号
とクロック信号の相対的なタイミングが調整できるよう
になっている。
１は、クロック線１３に出力するクロック信号（ＣＬ
Ｋ）の位相をＩＣ毎に異ならせる機構（図２）を内蔵
し、ＩＣ１４，１５，１６，１７に到達するデータ信号
とクロック信号の相対的なタイミングが調整できるよう
になっている。
【００３７】図２は、図１に示すＯＵＴＩＣ１１の構成
を示すブロック図である。図２示すように、ＯＵＴＩＣ
１１には、複数の遅延素子２１〜２６と、マルチプレク
サ２７とが内蔵され、マルチプレクサ２７には外部から
選択信号Ｓ［０：１］が入力されている。
を示すブロック図である。図２示すように、ＯＵＴＩＣ
１１には、複数の遅延素子２１〜２６と、マルチプレク
サ２７とが内蔵され、マルチプレクサ２７には外部から
選択信号Ｓ［０：１］が入力されている。
【００３８】遅延素子２１〜２６は、それぞれ同一構成
のものであり、入力されるクロック信号を単位時間だけ
遅延して出力する。遅延素子２１〜２６は、内部で発生
される基本クロック信号（ｉｎＣＬＫ０）を多段に遅延
し複数の位相が異なるクロック信号を生成するように配
置される。図２では、３種類の位相が異なるクロック信
号を生成するように配置されている。
のものであり、入力されるクロック信号を単位時間だけ
遅延して出力する。遅延素子２１〜２６は、内部で発生
される基本クロック信号（ｉｎＣＬＫ０）を多段に遅延
し複数の位相が異なるクロック信号を生成するように配
置される。図２では、３種類の位相が異なるクロック信
号を生成するように配置されている。
【００３９】すなわち、図２では、遅延素子２１が基本
クロック信号（ｉｎＣＬＫ０）を単位時間だけ遅延した
第１クロック信号（ｉｎＣＬＫ１）をマルチプレクサ２
７に出力する。遅延素子２２，２３が基本クロック信号
（ｉｎＣＬＫ０）を単位時間ずつ２段階に遅延した第２
クロック信号（ｉｎＣＬＫ２）をマルチプレクサ２７に
出力する。遅延素子２４，２５，２６が基本クロック信
号（ｉｎＣＬＫ０）を単位時間ずつ３段階に遅延した第
３クロック信号（ｉｎＣＬＫ３）をマルチプレクサ２７
に出力する場合が示されている。
クロック信号（ｉｎＣＬＫ０）を単位時間だけ遅延した
第１クロック信号（ｉｎＣＬＫ１）をマルチプレクサ２
７に出力する。遅延素子２２，２３が基本クロック信号
（ｉｎＣＬＫ０）を単位時間ずつ２段階に遅延した第２
クロック信号（ｉｎＣＬＫ２）をマルチプレクサ２７に
出力する。遅延素子２４，２５，２６が基本クロック信
号（ｉｎＣＬＫ０）を単位時間ずつ３段階に遅延した第
３クロック信号（ｉｎＣＬＫ３）をマルチプレクサ２７
に出力する場合が示されている。
【００４０】マルチプレクサ２７は、基本クロック信号
（ｉｎＣＬＫ０）が入力される端子Ａ０と、第１クロッ
ク信号（ｉｎＣＬＫ１）が入力される端子Ａ１と、第２
クロック信号（ｉｎＣＬＫ２）が入力される端子Ａ２
と、第３クロック信号（ｉｎＣＬＫ３）が入力される端
子Ａ３と、外部から選択信号Ｓ［０：１］が入力される
セレクタ端子Ｓと、外部に出力クロック信号（ＣＬＫＯ
ＵＴ）を出力する端子Ｙとを備えている。
（ｉｎＣＬＫ０）が入力される端子Ａ０と、第１クロッ
ク信号（ｉｎＣＬＫ１）が入力される端子Ａ１と、第２
クロック信号（ｉｎＣＬＫ２）が入力される端子Ａ２
と、第３クロック信号（ｉｎＣＬＫ３）が入力される端
子Ａ３と、外部から選択信号Ｓ［０：１］が入力される
セレクタ端子Ｓと、外部に出力クロック信号（ＣＬＫＯ
ＵＴ）を出力する端子Ｙとを備えている。
【００４１】マルチプレクサ２７は、選択信号Ｓ［０：
１］の内容に応じて入力端子Ａ０，Ａ１，Ａ２，Ａ３の
いずれかに入力されるクロック信号を選択し、その選択
したクロック信号を出力端子Ｙから４個のＩＣの対応す
るものに対して定められたデータ領域のタイミングで出
力するようになっている。このように、出力端子Ｙから
位相が異なる４種類のクロック信号が出力される。
１］の内容に応じて入力端子Ａ０，Ａ１，Ａ２，Ａ３の
いずれかに入力されるクロック信号を選択し、その選択
したクロック信号を出力端子Ｙから４個のＩＣの対応す
るものに対して定められたデータ領域のタイミングで出
力するようになっている。このように、出力端子Ｙから
位相が異なる４種類のクロック信号が出力される。
【００４２】選択信号Ｓ［０：１］は、ここでは２ビッ
トで構成されている。すなわち、マルチプレクサ２７
は、選択信号Ｓ［０：１］＝０のときは、入力端子Ａ０
に入力される基本クロック信号（ｉｎＣＬＫ０）を選択
し、選択信号Ｓ［０：１］＝１のときは、入力端子Ａ１
に入力される第１クロック信号（ｉｎＣＬＫ１）を選択
し、選択信号Ｓ［０：１］＝２のときは、入力端子Ａ２
に入力される第２クロック信号（ｉｎＣＬＫ２）を選択
し、選択信号Ｓ［０：１］＝３のときは、入力端子Ａ３
に入力される第３クロック信号（ｉｎＣＬＫ３）を選択
することとしている。
トで構成されている。すなわち、マルチプレクサ２７
は、選択信号Ｓ［０：１］＝０のときは、入力端子Ａ０
に入力される基本クロック信号（ｉｎＣＬＫ０）を選択
し、選択信号Ｓ［０：１］＝１のときは、入力端子Ａ１
に入力される第１クロック信号（ｉｎＣＬＫ１）を選択
し、選択信号Ｓ［０：１］＝２のときは、入力端子Ａ２
に入力される第２クロック信号（ｉｎＣＬＫ２）を選択
し、選択信号Ｓ［０：１］＝３のときは、入力端子Ａ３
に入力される第３クロック信号（ｉｎＣＬＫ３）を選択
することとしている。
【００４３】なお、選択信号［０：１］を発生する回路
は、図示されてないが、例えば、各ＩＣに取り込まれる
データ数が決まっている場合には、カウンタによって構
成することができる。また、各ＩＣが、送信許可信号
（データイネーブル信号）をＯＵＴＩＣ１１に出力する
場合には、その送信許可信号を利用して選択信号［０：
１］を発生する構成とすることができる。さらに各ＩＣ
が、受信開始信号や受信許可信号を必要とする場合も同
様に、受信開始信号や受信許可信号を利用して選択信号
を発生する構成とすることもできる。
は、図示されてないが、例えば、各ＩＣに取り込まれる
データ数が決まっている場合には、カウンタによって構
成することができる。また、各ＩＣが、送信許可信号
（データイネーブル信号）をＯＵＴＩＣ１１に出力する
場合には、その送信許可信号を利用して選択信号［０：
１］を発生する構成とすることができる。さらに各ＩＣ
が、受信開始信号や受信許可信号を必要とする場合も同
様に、受信開始信号や受信許可信号を利用して選択信号
を発生する構成とすることもできる。
【００４４】次に、図１〜図５を参照して、動作につい
て説明する。なお、図３は、図２に示すＯＵＴＩＣ１１
で生成されるクロック信号および出力クロック信号と選
択信号との関係を説明するタイミングチャートである
（その１）。図４は、図１に示すＩＣに入力されるデー
タ信号とクロック信号の関係を説明するタイミングチャ
ートである。図５は、図２に示すＯＵＴＩＣ１１で生成
されるクロック信号および出力クロック信号と選択信号
との関係を説明するタイミングチャートである（その
２）。
て説明する。なお、図３は、図２に示すＯＵＴＩＣ１１
で生成されるクロック信号および出力クロック信号と選
択信号との関係を説明するタイミングチャートである
（その１）。図４は、図１に示すＩＣに入力されるデー
タ信号とクロック信号の関係を説明するタイミングチャ
ートである。図５は、図２に示すＯＵＴＩＣ１１で生成
されるクロック信号および出力クロック信号と選択信号
との関係を説明するタイミングチャートである（その
２）。
【００４５】図３において、（１）ｉｎＣＬＫ０は、内
部で発生される基本クロック信号である。（２）ｉｎＣ
ＬＫ１は、遅延素子２１にて基本クロック信号（ｉｎＣ
ＬＫ０）を１単位時間だけ遅延させた第１クロック信号
である。（３）ｉｎＣＬＫ２は、遅延素子２２，２３に
て基本クロック信号（ｉｎＣＬＫ０）を２単位時間だけ
遅延させた第２クロック信号である。（４）ｉｎＣＬＫ
３は、遅延素子２４，２５，２６にて基本クロック信号
（ｉｎＣＬＫ０）を３単位時間だけ遅延させた第３クロ
ック信号である。マルチプレクサ２７には、これら４種
類の位相をもったクロック信号がそれぞれ入力される。
部で発生される基本クロック信号である。（２）ｉｎＣ
ＬＫ１は、遅延素子２１にて基本クロック信号（ｉｎＣ
ＬＫ０）を１単位時間だけ遅延させた第１クロック信号
である。（３）ｉｎＣＬＫ２は、遅延素子２２，２３に
て基本クロック信号（ｉｎＣＬＫ０）を２単位時間だけ
遅延させた第２クロック信号である。（４）ｉｎＣＬＫ
３は、遅延素子２４，２５，２６にて基本クロック信号
（ｉｎＣＬＫ０）を３単位時間だけ遅延させた第３クロ
ック信号である。マルチプレクサ２７には、これら４種
類の位相をもったクロック信号がそれぞれ入力される。
【００４６】ここで、基本クロック信号（ｉｎＣＬＫ
０）は、ＩＣ１４に供給され、第１クロック信号（ｉｎ
ＣＬＫ１）は、ＩＣ１５に供給され、第２クロック信号
（ｉｎＣＬＫ２）は、ＩＣ１６に供給され、第３クロッ
ク信号（ｉｎＣＬＫ３）は、ＩＣ１７に供給されるとす
る。
０）は、ＩＣ１４に供給され、第１クロック信号（ｉｎ
ＣＬＫ１）は、ＩＣ１５に供給され、第２クロック信号
（ｉｎＣＬＫ２）は、ＩＣ１６に供給され、第３クロッ
ク信号（ｉｎＣＬＫ３）は、ＩＣ１７に供給されるとす
る。
【００４７】（６）選択信号Ｓ［０：１］は、ＩＣ１４
のデータ領域にて値０、ＩＣ１５のデータ領域にて値
１、ＩＣ１６のデータ領域にて値２、ＩＣ１７のデータ
領域にて値３と変化してマルチプレクサ２７のセレクタ
端子Ｓに入力される。その結果、マルチプレクサ２７で
は、入力端子Ａ０，Ａ１，Ａ２，Ａ３の順に選択され、
対応するクロック信号が出力端子Ｙから出力クロック信
号（ＣＬＫＯＵＴ）として出力される。
のデータ領域にて値０、ＩＣ１５のデータ領域にて値
１、ＩＣ１６のデータ領域にて値２、ＩＣ１７のデータ
領域にて値３と変化してマルチプレクサ２７のセレクタ
端子Ｓに入力される。その結果、マルチプレクサ２７で
は、入力端子Ａ０，Ａ１，Ａ２，Ａ３の順に選択され、
対応するクロック信号が出力端子Ｙから出力クロック信
号（ＣＬＫＯＵＴ）として出力される。
【００４８】したがって、（５）出力クロック信号（Ｃ
ＬＫＯＵＴ）は、ＩＣ１４のデータ領域では基本クロッ
ク信号（ｉｎＣＬＫ０）となり、ＩＣ１５のデータ領域
では第１クロック信号（ｉｎＣＬＫ１）となり、ＩＣ１
６のデータ領域では第２クロック信号（ｉｎＣＬＫ２）
となり、ＩＣ１７のデータ領域では第３クロック信号
（ｉｎＣＬＫ３）となるように変化する。
ＬＫＯＵＴ）は、ＩＣ１４のデータ領域では基本クロッ
ク信号（ｉｎＣＬＫ０）となり、ＩＣ１５のデータ領域
では第１クロック信号（ｉｎＣＬＫ１）となり、ＩＣ１
６のデータ領域では第２クロック信号（ｉｎＣＬＫ２）
となり、ＩＣ１７のデータ領域では第３クロック信号
（ｉｎＣＬＫ３）となるように変化する。
【００４９】図４は、図３に示した出力クロック信号
（ＣＬＫＯＵＴ）が各ＩＣに供給される場合のデータ信
号とクロック信号とのタイミング関係を示している。な
お、図４において、（ｂ）処理前ＣＬＫ信号とは、図９
に示したシステムにおけるＯＵＴＩＣ１０１が出力する
クロック信号である。（ｃ）処理後ＣＬＫ信号とは、図
２に示したこの実施の形態１によるＯＵＴＩＣ１１が出
力するクロック信号である。
（ＣＬＫＯＵＴ）が各ＩＣに供給される場合のデータ信
号とクロック信号とのタイミング関係を示している。な
お、図４において、（ｂ）処理前ＣＬＫ信号とは、図９
に示したシステムにおけるＯＵＴＩＣ１０１が出力する
クロック信号である。（ｃ）処理後ＣＬＫ信号とは、図
２に示したこの実施の形態１によるＯＵＴＩＣ１１が出
力するクロック信号である。
【００５０】（１）ＩＣ１４の入力端：基本クロック信
号（ｉｎＣＬＫ０）は、この実施の形態でも遅延処理が
行われないので、（ｂ）処理前ＣＬＫ信号と（ｃ）処理
後ＣＬＫ信号とは、同内容である。ＩＣ１４は、ＯＵＴ
ＩＣ１１から近い位置にあるので、入力端におけるデー
タ信号とクロック信号とのタイミング関係は良好であ
る。
号（ｉｎＣＬＫ０）は、この実施の形態でも遅延処理が
行われないので、（ｂ）処理前ＣＬＫ信号と（ｃ）処理
後ＣＬＫ信号とは、同内容である。ＩＣ１４は、ＯＵＴ
ＩＣ１１から近い位置にあるので、入力端におけるデー
タ信号とクロック信号とのタイミング関係は良好であ
る。
【００５１】（２）ＩＣ１６の入力端：（ｂ）処理前Ｃ
ＬＫ信号が供給される場合には、当該クロック信号は、
伝送経路で定まる任意の遅延時間４１をもってＩＣ１６
の入力端に到達する。したがって、ＯＵＴＩＣ１１から
遠い位置にあるＩＣ１６では、（ａ）データ信号のセッ
トアップ時間４２およびその後のホールド時間４３と
（ｂ）処理前ＣＬＫ信号とのタイミングにずれが目立つ
ようになる。
ＬＫ信号が供給される場合には、当該クロック信号は、
伝送経路で定まる任意の遅延時間４１をもってＩＣ１６
の入力端に到達する。したがって、ＯＵＴＩＣ１１から
遠い位置にあるＩＣ１６では、（ａ）データ信号のセッ
トアップ時間４２およびその後のホールド時間４３と
（ｂ）処理前ＣＬＫ信号とのタイミングにずれが目立つ
ようになる。
【００５２】ところが、この実施の形態による（ｃ）処
理後ＣＬＫ信号は、２単位時間だけ遅延させた第２クロ
ック信号（ｉｎＣＬＫ２）であるので、遅延時間４１よ
りも大きい遅延時間４４をもってＩＣ１６の入力端に到
達するようになる。したがって、（ａ）データ信号のセ
ットアップ時間４２およびその後のホールド時間４５と
（ｃ）処理後ＣＬＫ信号とのタイミングのずれが目立た
ないようになる。
理後ＣＬＫ信号は、２単位時間だけ遅延させた第２クロ
ック信号（ｉｎＣＬＫ２）であるので、遅延時間４１よ
りも大きい遅延時間４４をもってＩＣ１６の入力端に到
達するようになる。したがって、（ａ）データ信号のセ
ットアップ時間４２およびその後のホールド時間４５と
（ｃ）処理後ＣＬＫ信号とのタイミングのずれが目立た
ないようになる。
【００５３】（３）ＩＣ１７の入力端：（ｂ）処理前Ｃ
ＬＫ信号が供給される場合には、当該クロック信号は、
伝送経路で定まる任意の遅延時間４６をもってＩＣ１７
の入力端に到達する。したがって、ＯＵＴＩＣ１１から
一番遠い位置にあるＩＣ１７では、（ａ）データ信号の
セットアップ時間４６およびその後のホールド時間４７
と（ｂ）処理前ＣＬＫ信号とのタイミングのずれが相当
に大きくなり、ＩＣ１７の制約から外れる場合が起こ
る。
ＬＫ信号が供給される場合には、当該クロック信号は、
伝送経路で定まる任意の遅延時間４６をもってＩＣ１７
の入力端に到達する。したがって、ＯＵＴＩＣ１１から
一番遠い位置にあるＩＣ１７では、（ａ）データ信号の
セットアップ時間４６およびその後のホールド時間４７
と（ｂ）処理前ＣＬＫ信号とのタイミングのずれが相当
に大きくなり、ＩＣ１７の制約から外れる場合が起こ
る。
【００５４】ところが、この実施の形態による（ｃ）処
理後ＣＬＫ信号は、３単位時間だけ遅延させた第３クロ
ック信号（ｉｎＣＬＫ３）であるので、遅延時間４６よ
りも大きい遅延時間４８をもってＩＣ１７の入力端に到
達するようになる。したがって、（ａ）データ信号のセ
ットアップ時間４７およびその後のホールド時間５０と
（ｃ）処理後ＣＬＫ信号とのタイミングはＩＣ１７の制
約内に収まるようになる。
理後ＣＬＫ信号は、３単位時間だけ遅延させた第３クロ
ック信号（ｉｎＣＬＫ３）であるので、遅延時間４６よ
りも大きい遅延時間４８をもってＩＣ１７の入力端に到
達するようになる。したがって、（ａ）データ信号のセ
ットアップ時間４７およびその後のホールド時間５０と
（ｃ）処理後ＣＬＫ信号とのタイミングはＩＣ１７の制
約内に収まるようになる。
【００５５】次に、反射の影響や、データビット数が多
い場合におけるデータ信号の干渉（クロストーク）の影
響で、場合によっては配線経路の短いＩＣ１４の入力端
で波形の遷移時間が長くなることが起こる。この場合に
は、ＩＣ１４の入力端でのデータ信号遅延がＩＣ１７の
入力端でのデータ信号遅延よりも大きくなることがあ
る。つまり、ＩＣ１７の入力端では、ＩＣ１４の入力端
で必要とされるクロック信号よりも少ない遅延量のクロ
ック信号が要求される場合が起こる。この実施の形態で
は、このような要求にも簡単に対応することができる
（図５）。
い場合におけるデータ信号の干渉（クロストーク）の影
響で、場合によっては配線経路の短いＩＣ１４の入力端
で波形の遷移時間が長くなることが起こる。この場合に
は、ＩＣ１４の入力端でのデータ信号遅延がＩＣ１７の
入力端でのデータ信号遅延よりも大きくなることがあ
る。つまり、ＩＣ１７の入力端では、ＩＣ１４の入力端
で必要とされるクロック信号よりも少ない遅延量のクロ
ック信号が要求される場合が起こる。この実施の形態で
は、このような要求にも簡単に対応することができる
（図５）。
【００５６】図５において、（６）選択信号Ｓ［０：
１］は、ＩＣ１４のデータ領域にて値３、ＩＣ１５のデ
ータ領域にて値２、ＩＣ１６のデータ領域にて値１、Ｉ
Ｃ１７のデータ領域にて値１と変化してマルチプレクサ
２７のセレクタ端子Ｓに入力される。その結果、マルチ
プレクサ２７では、入力端子Ａ３，Ａ２，Ａ１，Ａ０の
順に選択され、対応するクロック信号が出力端子Ｙから
出力クロック信号（ＣＬＫＯＵＴ）として出力される。
１］は、ＩＣ１４のデータ領域にて値３、ＩＣ１５のデ
ータ領域にて値２、ＩＣ１６のデータ領域にて値１、Ｉ
Ｃ１７のデータ領域にて値１と変化してマルチプレクサ
２７のセレクタ端子Ｓに入力される。その結果、マルチ
プレクサ２７では、入力端子Ａ３，Ａ２，Ａ１，Ａ０の
順に選択され、対応するクロック信号が出力端子Ｙから
出力クロック信号（ＣＬＫＯＵＴ）として出力される。
【００５７】したがって、（５）出力クロック信号（Ｃ
ＬＫＯＵＴ）は、ＩＣ１４のデータ領域では一番遅延量
が大きい第３クロック信号（ｉｎＣＬＫ３）となり、Ｉ
Ｃ１５のデータ領域では第２クロック信号（ｉｎＣＬＫ
２）となり、ＩＣ１６のデータ領域では第１クロック信
号（ｉｎＣＬＫ１）となり、ＩＣ１７のデータ領域では
基本クロック信号（ｉｎＣＬＫ０）となるように変化す
る。
ＬＫＯＵＴ）は、ＩＣ１４のデータ領域では一番遅延量
が大きい第３クロック信号（ｉｎＣＬＫ３）となり、Ｉ
Ｃ１５のデータ領域では第２クロック信号（ｉｎＣＬＫ
２）となり、ＩＣ１６のデータ領域では第１クロック信
号（ｉｎＣＬＫ１）となり、ＩＣ１７のデータ領域では
基本クロック信号（ｉｎＣＬＫ０）となるように変化す
る。
【００５８】このように、実施の形態１によれば、ＯＵ
ＴＩＣは、位相が異なる複数のクロック信号を、送信タ
イミングを選択して出力できるようになっているので、
各ＩＣの配置位置に応じて位相を時間的に変化させてク
ロック信号を供給することができ、また配置位置とは関
係なくデータ伝送の状況に応じて各ＩＣに供給するクロ
ック信号の位相に適切な位相差を持たせることが可能と
なる。
ＴＩＣは、位相が異なる複数のクロック信号を、送信タ
イミングを選択して出力できるようになっているので、
各ＩＣの配置位置に応じて位相を時間的に変化させてク
ロック信号を供給することができ、また配置位置とは関
係なくデータ伝送の状況に応じて各ＩＣに供給するクロ
ック信号の位相に適切な位相差を持たせることが可能と
なる。
【００５９】実施の形態２．図６は、この発明の実施の
形態２である半導体集積回路の構成を示すブロック図で
ある。なお、図６では、図２に示した構成と同一である
部分には、同一の符号が付されている。実施の形態１で
は、受信用半導体集積回路（ＩＣ）毎に遅延値を設定す
る場合の例を示したが、この実施の形態２では、各ＩＣ
へのクロック信号毎に位相変化を与える必要が必ずしも
ない場合のクロック信号供給方式の構成例が示されてい
る。
形態２である半導体集積回路の構成を示すブロック図で
ある。なお、図６では、図２に示した構成と同一である
部分には、同一の符号が付されている。実施の形態１で
は、受信用半導体集積回路（ＩＣ）毎に遅延値を設定す
る場合の例を示したが、この実施の形態２では、各ＩＣ
へのクロック信号毎に位相変化を与える必要が必ずしも
ない場合のクロック信号供給方式の構成例が示されてい
る。
【００６０】図６に示すように、実施の形態２では、図
２に示した構成において、マルチプレクサ３１が追加さ
れ、それに伴いマルチプレクサ２７に代えたマルチプレ
クサ３２が設けられている。
２に示した構成において、マルチプレクサ３１が追加さ
れ、それに伴いマルチプレクサ２７に代えたマルチプレ
クサ３２が設けられている。
【００６１】マルチプレクサ３１は、各種の切替パター
ン信号Ｓ０［０：１］，Ｓ１［０：１］，Ｓ２［０：
１］が入力され、外部からの選択信号３３によって、一
つの切替パターン信号を選択し、その選択した切替パタ
ーン信号３４をマルチプレクサ３２に出力するようにな
っている。
ン信号Ｓ０［０：１］，Ｓ１［０：１］，Ｓ２［０：
１］が入力され、外部からの選択信号３３によって、一
つの切替パターン信号を選択し、その選択した切替パタ
ーン信号３４をマルチプレクサ３２に出力するようにな
っている。
【００６２】マルチプレクサ３２は、マルチプレクサ３
１からセレクタ端子Ｓに入力される切替パターン信号３
４に従って、入力端子Ａ０，Ａ１，Ａ２，Ａ３を例えば
次のように選択する。切替パターン信号３４が切替パタ
ーン信号Ｓ０［０：１］であるときは、例えばＩＣ１４
とＩＣ１５のデータ領域において入力端子Ａ１を選択
し、ＩＣ１６とＩＣ１７のデータ領域において入力端子
Ａ３を選択する。このように、マルチプレクサ３２は、
切替パターン信号３４に従って、入力端子Ａ０，Ａ１，
Ａ２，Ａ３の任意の組み合わせを選択するようになって
いる。
１からセレクタ端子Ｓに入力される切替パターン信号３
４に従って、入力端子Ａ０，Ａ１，Ａ２，Ａ３を例えば
次のように選択する。切替パターン信号３４が切替パタ
ーン信号Ｓ０［０：１］であるときは、例えばＩＣ１４
とＩＣ１５のデータ領域において入力端子Ａ１を選択
し、ＩＣ１６とＩＣ１７のデータ領域において入力端子
Ａ３を選択する。このように、マルチプレクサ３２は、
切替パターン信号３４に従って、入力端子Ａ０，Ａ１，
Ａ２，Ａ３の任意の組み合わせを選択するようになって
いる。
【００６３】次に、図７，図８を参照して、動作につい
て説明する。なお、図７は、図６に示す半導体集積回路
で生成されるクロック信号および出力クロック信号と選
択信号との関係を説明するタイミングチャートである
（その１）。図８は、図６に示す半導体集積回路で生成
されるクロック信号および出力クロック信号と選択信号
との関係を説明するタイミングチャートである（その
２）。
て説明する。なお、図７は、図６に示す半導体集積回路
で生成されるクロック信号および出力クロック信号と選
択信号との関係を説明するタイミングチャートである
（その１）。図８は、図６に示す半導体集積回路で生成
されるクロック信号および出力クロック信号と選択信号
との関係を説明するタイミングチャートである（その
２）。
【００６４】図７，図８において、（１）ｉｎＣＬＫ０
は、内部で発生される基本クロック信号である。（２）
ｉｎＣＬＫ１は、遅延素子２１にて基本クロック信号
（ｉｎＣＬＫ０）を１単位時間だけ遅延させた第１クロ
ック信号である。（３）ｉｎＣＬＫ２は、遅延素子２
２，２３にて基本クロック信号（ｉｎＣＬＫ０）を２単
位時間だけ遅延させた第２クロック信号である。（４）
ｉｎＣＬＫ３は、遅延素子２４，２５，２６にて基本ク
ロック信号（ｉｎＣＬＫ０）を３単位時間だけ遅延させ
た第３クロック信号である。マルチプレクサ３２には、
これら４種類の位相をもったクロック信号がそれぞれ入
力される。
は、内部で発生される基本クロック信号である。（２）
ｉｎＣＬＫ１は、遅延素子２１にて基本クロック信号
（ｉｎＣＬＫ０）を１単位時間だけ遅延させた第１クロ
ック信号である。（３）ｉｎＣＬＫ２は、遅延素子２
２，２３にて基本クロック信号（ｉｎＣＬＫ０）を２単
位時間だけ遅延させた第２クロック信号である。（４）
ｉｎＣＬＫ３は、遅延素子２４，２５，２６にて基本ク
ロック信号（ｉｎＣＬＫ０）を３単位時間だけ遅延させ
た第３クロック信号である。マルチプレクサ３２には、
これら４種類の位相をもったクロック信号がそれぞれ入
力される。
【００６５】図７において、（６）マルチプレクサ３１
が出力する切替パターン信号３４が切替パターン信号Ｓ
１［０：１］であるときは、ＩＣ１４とＩＣ１５のデー
タ領域において入力端子Ａ０を選択し，ＩＣ１６とＩＣ
１７のデータ領域において入力端子Ａ１を選択する。し
たがって、出力クロック信号（ＣＬＫＯＵＴ）は、ＩＣ
１４とＩＣ１５のデータ領域において基本クロック信号
（ｉｎＣＬＫ０）となり、ＩＣ１６とＩＣ１７のデータ
領域において第１クロック信号（ｉｎＣＬＫ１）とな
る。その結果、ＩＣ１４とＩＣ１５は、基本クロック信
号（ｉｎＣＬＫ０）に従って対応するデータ領域からデ
ータを取り込み、ＩＣ１６とＩＣ１７は、第１クロック
信号（ｉｎＣＬＫ１）に従って対応するデータ領域から
データを取り込むことになる。この場合の位相変化の変
化数は、２である。このように、位相変化の変化数を選
択することができる。
が出力する切替パターン信号３４が切替パターン信号Ｓ
１［０：１］であるときは、ＩＣ１４とＩＣ１５のデー
タ領域において入力端子Ａ０を選択し，ＩＣ１６とＩＣ
１７のデータ領域において入力端子Ａ１を選択する。し
たがって、出力クロック信号（ＣＬＫＯＵＴ）は、ＩＣ
１４とＩＣ１５のデータ領域において基本クロック信号
（ｉｎＣＬＫ０）となり、ＩＣ１６とＩＣ１７のデータ
領域において第１クロック信号（ｉｎＣＬＫ１）とな
る。その結果、ＩＣ１４とＩＣ１５は、基本クロック信
号（ｉｎＣＬＫ０）に従って対応するデータ領域からデ
ータを取り込み、ＩＣ１６とＩＣ１７は、第１クロック
信号（ｉｎＣＬＫ１）に従って対応するデータ領域から
データを取り込むことになる。この場合の位相変化の変
化数は、２である。このように、位相変化の変化数を選
択することができる。
【００６６】図８において、（６）マルチプレクサ３１
が出力する切替パターン信号３４が切替パターン信号Ｓ
２［０：１］であるときは、ＩＣ１４とＩＣ１５のデー
タ領域において入力端子Ａ３を選択し，ＩＣ１６のデー
タ領域において入力端子Ａ１を選択し、ＩＣ１７のデー
タ領域において入力端子Ａ０を選択する。したがって、
出力クロック信号（ＣＬＫＯＵＴ）は、ＩＣ１４とＩＣ
１５のデータ領域において第３クロック信号（ｉｎＣＬ
Ｋ３）となり、ＩＣ１６のデータ領域において第１クロ
ック信号（ｉｎＣＬＫ１）となり、ＩＣ１７のデータ領
域において基本クロック信号（ｉｎＣＬＫ０）となる。
が出力する切替パターン信号３４が切替パターン信号Ｓ
２［０：１］であるときは、ＩＣ１４とＩＣ１５のデー
タ領域において入力端子Ａ３を選択し，ＩＣ１６のデー
タ領域において入力端子Ａ１を選択し、ＩＣ１７のデー
タ領域において入力端子Ａ０を選択する。したがって、
出力クロック信号（ＣＬＫＯＵＴ）は、ＩＣ１４とＩＣ
１５のデータ領域において第３クロック信号（ｉｎＣＬ
Ｋ３）となり、ＩＣ１６のデータ領域において第１クロ
ック信号（ｉｎＣＬＫ１）となり、ＩＣ１７のデータ領
域において基本クロック信号（ｉｎＣＬＫ０）となる。
【００６７】その結果、ＩＣ１４とＩＣ１５は、第３ク
ロック信号（ｉｎＣＬＫ３）に従って対応するデータ領
域からデータを取り込み、ＩＣ１６は、第１クロック信
号（ｉｎＣＬＫ１）に従って対応するデータ領域からデ
ータを取り込み、ＩＣ１７は、基本クロック信号（ｉｎ
ＣＬＫ０）に従って対応するデータ領域からデータを取
り込むことになる。この場合には、ＩＣ１４とＩＣ１５
は同位相で、ＩＣ１６とＩＣ１７は位相が異なる。この
ように、位相変化の変化数と位相差の組み合わせを選択
することができる。
ロック信号（ｉｎＣＬＫ３）に従って対応するデータ領
域からデータを取り込み、ＩＣ１６は、第１クロック信
号（ｉｎＣＬＫ１）に従って対応するデータ領域からデ
ータを取り込み、ＩＣ１７は、基本クロック信号（ｉｎ
ＣＬＫ０）に従って対応するデータ領域からデータを取
り込むことになる。この場合には、ＩＣ１４とＩＣ１５
は同位相で、ＩＣ１６とＩＣ１７は位相が異なる。この
ように、位相変化の変化数と位相差の組み合わせを選択
することができる。
【００６８】ここで、実際の信号遅延は、製品ができて
こないと判断できないので、電子機器内でのデータ伝送
システムを設計する基板設計者は、でき上がった製品で
の波形を確認しながら抵抗やコンデンサ、インダクタ、
ノイズフィルタなどを伝送経路に挿入し、遅延を調整す
るというカットアンドトライ的な作業を行っている。
こないと判断できないので、電子機器内でのデータ伝送
システムを設計する基板設計者は、でき上がった製品で
の波形を確認しながら抵抗やコンデンサ、インダクタ、
ノイズフィルタなどを伝送経路に挿入し、遅延を調整す
るというカットアンドトライ的な作業を行っている。
【００６９】この実施の形態によれば、出力用の半導体
集積回路（ＯＵＴＩＣ１１）内に出力クロック信号に各
種の遅延を与える機構を設け、供給するクロック信号の
遅延量を任意に制御できるようにしたので、タイミング
合わせの作業を単純化することができるようになる。そ
して、実施の形態１と実施の形態２とを併用すれば、タ
イミング合わせの作業が一層簡単になる。なお、図２や
図６では、出力クロック信号に３種類の遅延を与える構
成を示したが、遅延を与える経路の選択肢をさらに多く
し、多彩な遅延量が選択できるようにしてもよい。
集積回路（ＯＵＴＩＣ１１）内に出力クロック信号に各
種の遅延を与える機構を設け、供給するクロック信号の
遅延量を任意に制御できるようにしたので、タイミング
合わせの作業を単純化することができるようになる。そ
して、実施の形態１と実施の形態２とを併用すれば、タ
イミング合わせの作業が一層簡単になる。なお、図２や
図６では、出力クロック信号に３種類の遅延を与える構
成を示したが、遅延を与える経路の選択肢をさらに多く
し、多彩な遅延量が選択できるようにしてもよい。
【００７０】
【発明の効果】以上説明したように、この発明によれ
ば、共通のクロック信号線およびデータ信号線を介して
複数の受信用半導体集積回路にクロック信号およびデー
タ信号を供給する半導体集積回路には、前記複数の受信
用半導体集積回路毎に供給するクロック信号の位相を変
化させる位相変化手段が内蔵される。したがって、共通
のクロック信号線およびデータ信号線に並列に接続され
る複数の受信用半導体集積回路それぞれの入力端でのク
ロック信号およびデータ信号の相対的なタイミング合わ
せ作業の容易化が図れる。また、クロック線を分割する
必要がないので、基板面積を考慮することなく実現する
ことができる。さらに、伝送経路に遅延回路を設ける必
要がないので、部品数を減らすことができ、コストの低
減と小型化が図れる。
ば、共通のクロック信号線およびデータ信号線を介して
複数の受信用半導体集積回路にクロック信号およびデー
タ信号を供給する半導体集積回路には、前記複数の受信
用半導体集積回路毎に供給するクロック信号の位相を変
化させる位相変化手段が内蔵される。したがって、共通
のクロック信号線およびデータ信号線に並列に接続され
る複数の受信用半導体集積回路それぞれの入力端でのク
ロック信号およびデータ信号の相対的なタイミング合わ
せ作業の容易化が図れる。また、クロック線を分割する
必要がないので、基板面積を考慮することなく実現する
ことができる。さらに、伝送経路に遅延回路を設ける必
要がないので、部品数を減らすことができ、コストの低
減と小型化が図れる。
【００７１】つぎの発明によれば、上記の発明におい
て、位相変化手段では、遅延手段にて、内部で発生され
る基本クロック信号を多段に遅延し位相が異なる複数の
遅延クロック信号を生成することが行われ、選択出力手
段にて、前記基本クロック信号および前記複数の遅延ク
ロック信号の中の一つを順々に選択し、出力することが
行われる。したがって、複数の受信用半導体集積回路そ
れぞれの入力端で必要とされる遅延量をもつクロック信
号の供給が簡単に行えるようになる。
て、位相変化手段では、遅延手段にて、内部で発生され
る基本クロック信号を多段に遅延し位相が異なる複数の
遅延クロック信号を生成することが行われ、選択出力手
段にて、前記基本クロック信号および前記複数の遅延ク
ロック信号の中の一つを順々に選択し、出力することが
行われる。したがって、複数の受信用半導体集積回路そ
れぞれの入力端で必要とされる遅延量をもつクロック信
号の供給が簡単に行えるようになる。
【００７２】つぎの発明によれば、上記の発明におい
て、選択出力手段は、基本クロック信号および複数の遅
延クロック信号を遅延量の少ないものから多いものに向
かって順に、または、多いものから少ないものに向かっ
て順に選択して出力することが行われる。したがって、
複数の受信用半導体集積回路の接続順に従って段々に遅
延量を増加させることも、逆に段々に減少させることも
簡単に行うことができるので、伝送経路の状況に柔軟に
対応することができる。
て、選択出力手段は、基本クロック信号および複数の遅
延クロック信号を遅延量の少ないものから多いものに向
かって順に、または、多いものから少ないものに向かっ
て順に選択して出力することが行われる。したがって、
複数の受信用半導体集積回路の接続順に従って段々に遅
延量を増加させることも、逆に段々に減少させることも
簡単に行うことができるので、伝送経路の状況に柔軟に
対応することができる。
【００７３】つぎの発明によれば、共通のクロック信号
線およびデータ信号線を介して複数の受信用半導体集積
回路にクロック信号およびデータ信号を供給する半導体
集積回路には、前記複数の受信用半導体集積回路のうち
所定数の受信用半導体集積回路の組毎に供給するクロッ
ク信号の位相を変化させる位相変化数選択手段が内蔵さ
れる。したがって、ある組の受信用半導体集積回路には
所定位相の同一クロック信号を供給し、他のある組の受
信用半導体集積回路には他の所定位相の同一クロック信
号を供給するというように、位相変化の変化数を選択す
ることができるので、各受信用半導体集積回路毎にクロ
ック位相を異ならせる必要がない場合に対応することが
可能となる。
線およびデータ信号線を介して複数の受信用半導体集積
回路にクロック信号およびデータ信号を供給する半導体
集積回路には、前記複数の受信用半導体集積回路のうち
所定数の受信用半導体集積回路の組毎に供給するクロッ
ク信号の位相を変化させる位相変化数選択手段が内蔵さ
れる。したがって、ある組の受信用半導体集積回路には
所定位相の同一クロック信号を供給し、他のある組の受
信用半導体集積回路には他の所定位相の同一クロック信
号を供給するというように、位相変化の変化数を選択す
ることができるので、各受信用半導体集積回路毎にクロ
ック位相を異ならせる必要がない場合に対応することが
可能となる。
【００７４】つぎの発明によれば、上記の発明におい
て、前記位相変化数選択手段では、遅延手段にて、内部
で発生される基本クロック信号を多段に遅延し位相が異
なる複数の遅延クロック信号を生成することが行われ、
位相変化数選択手段にて、前記基本クロック信号および
前記複数の遅延クロック信号の中の１つを所定送信回数
連続して選択することが行われる。したがって、受信用
半導体集積回路の接続順に近い方から遠い方に向かって
順々にクロック信号を送信するのが本来であるとすれ
ば、例えば１回目から５回目までは、ある遅延量の同一
クロック信号を送信し、６回目から８回目までは他のあ
る遅延量の同一クロック信号を送信するということがで
きるようになる。
て、前記位相変化数選択手段では、遅延手段にて、内部
で発生される基本クロック信号を多段に遅延し位相が異
なる複数の遅延クロック信号を生成することが行われ、
位相変化数選択手段にて、前記基本クロック信号および
前記複数の遅延クロック信号の中の１つを所定送信回数
連続して選択することが行われる。したがって、受信用
半導体集積回路の接続順に近い方から遠い方に向かって
順々にクロック信号を送信するのが本来であるとすれ
ば、例えば１回目から５回目までは、ある遅延量の同一
クロック信号を送信し、６回目から８回目までは他のあ
る遅延量の同一クロック信号を送信するということがで
きるようになる。
【００７５】つぎの発明によれば、共通のクロック信号
線およびデータ信号線を介して複数の受信用半導体集積
回路にクロック信号およびデータ信号を供給する半導体
集積回路には、前記複数の受信用半導体集積回路毎に供
給するクロック信号の位相を変化させる位相変化手段
と、前記複数の受信用半導体集積回路のうち所定数の受
信用半導体集積回路の組毎に供給するクロック信号の位
相を変化させる位相変化数選択手段とが内蔵される。し
たがって、受信用半導体集積回路毎に供給するクロック
信号の位相を変化させる場合と、所定数の受信用半導体
集積回路の組毎に供給するクロック信号の位相を変化さ
せる場合とを併用することができ、一層、受信用半導体
集積回路の入力端でのクロック信号およびデータ信号の
相対的なタイミング合わせ作業の容易化が図れる。
線およびデータ信号線を介して複数の受信用半導体集積
回路にクロック信号およびデータ信号を供給する半導体
集積回路には、前記複数の受信用半導体集積回路毎に供
給するクロック信号の位相を変化させる位相変化手段
と、前記複数の受信用半導体集積回路のうち所定数の受
信用半導体集積回路の組毎に供給するクロック信号の位
相を変化させる位相変化数選択手段とが内蔵される。し
たがって、受信用半導体集積回路毎に供給するクロック
信号の位相を変化させる場合と、所定数の受信用半導体
集積回路の組毎に供給するクロック信号の位相を変化さ
せる場合とを併用することができ、一層、受信用半導体
集積回路の入力端でのクロック信号およびデータ信号の
相対的なタイミング合わせ作業の容易化が図れる。
【００７６】つぎの発明によれば、上記の発明におい
て、前記位相変化手段および位相変化数選択手段では、
遅延手段にて、内部で発生される基本クロック信号を多
段に遅延し位相が異なる複数の遅延クロック信号が生成
され、第１選択出力手段にて、前記基本クロック信号お
よび前記複数の遅延クロック信号の中の一つが順々に選
択され、第２選択出力手段にて、前記基本クロック信号
および前記複数の遅延クロック信号の中の１つが所定送
信回数連続して選択され、それぞれの選択されたクロッ
ク信号が出力される。したがって、受信用半導体集積回
路の入力端でのタイミング制約や伝送経路の状況に応じ
たタイミング合わせ作業が一層簡単に行えるようにな
る。
て、前記位相変化手段および位相変化数選択手段では、
遅延手段にて、内部で発生される基本クロック信号を多
段に遅延し位相が異なる複数の遅延クロック信号が生成
され、第１選択出力手段にて、前記基本クロック信号お
よび前記複数の遅延クロック信号の中の一つが順々に選
択され、第２選択出力手段にて、前記基本クロック信号
および前記複数の遅延クロック信号の中の１つが所定送
信回数連続して選択され、それぞれの選択されたクロッ
ク信号が出力される。したがって、受信用半導体集積回
路の入力端でのタイミング制約や伝送経路の状況に応じ
たタイミング合わせ作業が一層簡単に行えるようにな
る。
【図１】 この発明の実施の形態１である半導体集積回
路を備えるデータ伝送システムの構成例を示すブロック
図である。
路を備えるデータ伝送システムの構成例を示すブロック
図である。
【図２】 図１に示すこの発明の実施の形態１である半
導体集積回路（ＯＵＴＩＣ）の構成を示すブロック図で
ある。
導体集積回路（ＯＵＴＩＣ）の構成を示すブロック図で
ある。
【図３】 図２に示す半導体集積回路で生成されるクロ
ック信号および出力クロック信号と選択信号との関係を
説明するタイミングチャートである（その１）。
ック信号および出力クロック信号と選択信号との関係を
説明するタイミングチャートである（その１）。
【図４】 図１に示す受信用半導体集積回路（ＩＣ）に
入力されるデータ信号とクロック信号の関係を説明する
タイミングチャートである。
入力されるデータ信号とクロック信号の関係を説明する
タイミングチャートである。
【図５】 図２に示す半導体集積回路で生成されるクロ
ック信号および出力クロック信号と選択信号との関係を
説明するタイミングチャートである（その２）。
ック信号および出力クロック信号と選択信号との関係を
説明するタイミングチャートである（その２）。
【図６】 この発明の実施の形態２である半導体集積回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図７】 図６に示す半導体集積回路で生成されるクロ
ック信号および出力クロック信号と選択信号との関係を
説明するタイミングチャートである（その１）。
ック信号および出力クロック信号と選択信号との関係を
説明するタイミングチャートである（その１）。
【図８】 図６に示す半導体集積回路で生成されるクロ
ック信号および出力クロック信号と選択信号との関係を
説明するタイミングチャートである（その２）。
ック信号および出力クロック信号と選択信号との関係を
説明するタイミングチャートである（その２）。
【図９】 複数の半導体集積回路を動作させる電子機器
において採用されるデータ伝送システムの構成例を示す
ブロック図である（その１）。
において採用されるデータ伝送システムの構成例を示す
ブロック図である（その１）。
【図１０】 図９に示すデータ伝送システムでのデータ
送受方法を説明する図である。
送受方法を説明する図である。
【図１１】 図９に示す受信用半導体集積回路に入力さ
れるデータ信号とクロック信号の関係を説明するタイミ
ングチャートである。
れるデータ信号とクロック信号の関係を説明するタイミ
ングチャートである。
【図１２】 複数の半導体集積回路を動作させる電子機
器において採用されるデータ伝送システムの構成例を示
すブロック図である（その２）。
器において採用されるデータ伝送システムの構成例を示
すブロック図である（その２）。
【図１３】 図１２に示す受信用半導体集積回路に入力
されるデータ信号とクロック信号の関係を説明するタイ
ミングチャートである。
されるデータ信号とクロック信号の関係を説明するタイ
ミングチャートである。
【図１４】 複数の半導体集積回路を動作させる電子機
器において採用されるデータ伝送システムの構成例を示
すブロック図である（その３）。
器において採用されるデータ伝送システムの構成例を示
すブロック図である（その３）。
【図１５】 図１４に示す受信用半導体集積回路に入力
されるデータ信号とクロック信号の関係を説明するタイ
ミングチャートである。
されるデータ信号とクロック信号の関係を説明するタイ
ミングチャートである。
１０ データ伝送システム、１１ 出力用の半導体集積
回路（ＯＵＴＩＣ）、１２ データ線、１３ クロック
線、１４，１５，１６，１７ 受信用半導体集積回路
（ＩＣ）、２１〜２６ 遅延素子、２７，３１，３２
マルチプレクサ。
回路（ＯＵＴＩＣ）、１２ データ線、１３ クロック
線、１４，１５，１６，１７ 受信用半導体集積回路
（ＩＣ）、２１〜２６ 遅延素子、２７，３１，３２
マルチプレクサ。
Claims (7)
- 【請求項１】 共通のクロック信号線およびデータ信号
線を介して複数の受信用半導体集積回路にクロック信号
およびデータ信号を供給する半導体集積回路であって、 前記複数の受信用半導体集積回路毎に供給するクロック
信号の位相を変化させる位相変化手段、 を内蔵することを特徴とする半導体集積回路。 - 【請求項２】 前記位相変化手段は、 内部で発生される基本クロック信号を多段に遅延し位相
が異なる複数の遅延クロック信号を生成する遅延手段
と、 前記基本クロック信号および前記複数の遅延クロック信
号の中の一つを順々に選択し、出力する選択出力手段
と、 を備えたことを特徴とする請求項１に記載の半導体集積
回路。 - 【請求項３】 前記選択出力手段は、 前記基本クロック信号および前記複数の遅延クロック信
号を遅延量の少ないものから多いものに向かって順に、
または、多いものから少ないものに向かって順に選択し
て出力する、 ことを特徴とする請求項２に記載の半導体集積回路。 - 【請求項４】 共通のクロック信号線およびデータ信号
線を介して複数の受信用半導体集積回路にクロック信号
およびデータ信号を供給する半導体集積回路であって、 前記複数の受信用半導体集積回路のうち所定数の受信用
半導体集積回路の組毎に供給するクロック信号の位相を
変化させる位相変化数選択手段、 を内蔵することを特徴とする半導体集積回路。 - 【請求項５】 前記位相変化数選択手段は、 内部で発生される基本クロック信号を多段に遅延し位相
が異なる複数の遅延クロック信号を生成する遅延手段
と、 前記基本クロック信号および前記複数の遅延クロック信
号の中の１つを所定送信回数連続して選択し、出力する
選択出力手段と、 を備えたことを特徴とする請求項４に記載の半導体集積
回路。 - 【請求項６】 共通のクロック信号線およびデータ信号
線を介して複数の受信用半導体集積回路にクロック信号
およびデータ信号を供給する半導体集積回路であって、 前記複数の受信用半導体集積回路毎に供給するクロック
信号の位相を変化させる位相変化手段と、 前記複数の受信用半導体集積回路のうち所定数の受信用
半導体集積回路の組毎に供給するクロック信号の位相を
変化させる位相変化数選択手段と、 を内蔵することを特徴とする半導体集積回路。 - 【請求項７】 前記位相変化手段および位相変化数選択
手段は、 内部で発生される基本クロック信号を多段に遅延し位相
が異なる複数の遅延クロック信号を生成する遅延手段
と、 前記基本クロック信号および前記複数の遅延クロック信
号の中の一つを順々に選択し、出力する第１選択出力手
段と、 前記基本クロック信号および前記複数の遅延クロック信
号の中の１つを所定送信回数連続して選択し、出力する
第２選択出力手段と、 を備えたことを特徴とする請求項７に記載の半導体集積
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002001271A JP2003202936A (ja) | 2002-01-08 | 2002-01-08 | 半導体集積回路 |
| US10/144,146 US20030128784A1 (en) | 2002-01-08 | 2002-05-14 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002001271A JP2003202936A (ja) | 2002-01-08 | 2002-01-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003202936A true JP2003202936A (ja) | 2003-07-18 |
Family
ID=19190598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002001271A Pending JP2003202936A (ja) | 2002-01-08 | 2002-01-08 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030128784A1 (ja) |
| JP (1) | JP2003202936A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007288788A (ja) * | 2006-04-18 | 2007-11-01 | Agere Systems Inc | 減少された挿入遅延を持つプログラマブル遅延回路 |
| WO2009001652A1 (ja) * | 2007-06-18 | 2008-12-31 | Nagasaki University, National University Corporation | タイミング発生回路および位相シフト回路 |
| JP2010062983A (ja) * | 2008-09-05 | 2010-03-18 | Fujitsu Ltd | バス接続におけるチップ間信号の共有化方法及び回路 |
| JP2012060677A (ja) * | 2007-12-14 | 2012-03-22 | Mosaid Technologies Inc | 複数のデバイスおよび柔軟なデータ整列を用いるメモリコントローラを有するシステムにおけるクロック再生およびタイミング方法 |
| WO2012137274A1 (ja) * | 2011-04-01 | 2012-10-11 | Ｎｅｃディスプレイソリューションズ株式会社 | 制御装置およびその制御方法 |
| US8781053B2 (en) | 2007-12-14 | 2014-07-15 | Conversant Intellectual Property Management Incorporated | Clock reproducing and timing method in a system having a plurality of devices |
| JP2014212391A (ja) * | 2013-04-17 | 2014-11-13 | 日本電信電話株式会社 | 可変遅延装置及びその遅延量調整方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3921079A (en) * | 1974-05-13 | 1975-11-18 | Gte Automatic Electric Lab Inc | Multi-phase clock distribution system |
| US5502821A (en) * | 1992-06-29 | 1996-03-26 | Xerox Corporation | Method of determining devices requesting the transfer of data signals on a bus |
| US5394443A (en) * | 1993-12-23 | 1995-02-28 | Unisys Corporation | Multiple interval single phase clock |
| US6100735A (en) * | 1998-11-19 | 2000-08-08 | Centillium Communications, Inc. | Segmented dual delay-locked loop for precise variable-phase clock generation |
| KR100318595B1 (ko) * | 1998-11-19 | 2002-02-19 | 전주범 | 클럭펄스지연보상장치 |
| US6910146B2 (en) * | 1999-12-31 | 2005-06-21 | Intel Corporation | Method and apparatus for improving timing margin in an integrated circuit as determined from recorded pass/fail indications for relative phase settings |
| JP3467446B2 (ja) * | 2000-03-30 | 2003-11-17 | Ｎｅｃエレクトロニクス株式会社 | デジタル位相制御回路 |
| US20020051415A1 (en) * | 2000-10-26 | 2002-05-02 | Matsushita Electric Industrial Co., Ltd. | Recording waveform generator and disk recording device |
| SE519113C2 (sv) * | 2000-11-10 | 2003-01-14 | Ericsson Telefon Ab L M | Anordning för fångning av data |
| US7206369B2 (en) * | 2001-10-12 | 2007-04-17 | Agere Systems Inc. | Programmable feedback delay phase-locked loop for high-speed input/output timing budget management and method of operation thereof |
-
2002
- 2002-01-08 JP JP2002001271A patent/JP2003202936A/ja active Pending
- 2002-05-14 US US10/144,146 patent/US20030128784A1/en not_active Abandoned
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007288788A (ja) * | 2006-04-18 | 2007-11-01 | Agere Systems Inc | 減少された挿入遅延を持つプログラマブル遅延回路 |
| US8248131B2 (en) | 2007-06-18 | 2012-08-21 | Nagasaki University, National University Corporation | Timing generating circuit and phase shift circuit |
| WO2009001652A1 (ja) * | 2007-06-18 | 2008-12-31 | Nagasaki University, National University Corporation | タイミング発生回路および位相シフト回路 |
| JP5303761B2 (ja) * | 2007-06-18 | 2013-10-02 | 国立大学法人 長崎大学 | タイミング発生回路および位相シフト回路 |
| US8781053B2 (en) | 2007-12-14 | 2014-07-15 | Conversant Intellectual Property Management Incorporated | Clock reproducing and timing method in a system having a plurality of devices |
| JP2012085318A (ja) * | 2007-12-14 | 2012-04-26 | Mosaid Technologies Inc | 複数のデバイスおよび柔軟なデータ整列を用いるメモリコントローラを有するシステムにおけるクロック再生およびタイミング方法 |
| US8467486B2 (en) | 2007-12-14 | 2013-06-18 | Mosaid Technologies Incorporated | Memory controller with flexible data alignment to clock |
| JP2012060677A (ja) * | 2007-12-14 | 2012-03-22 | Mosaid Technologies Inc | 複数のデバイスおよび柔軟なデータ整列を用いるメモリコントローラを有するシステムにおけるクロック再生およびタイミング方法 |
| US8837655B2 (en) | 2007-12-14 | 2014-09-16 | Conversant Intellectual Property Management Inc. | Memory controller with flexible data alignment to clock |
| JP2010062983A (ja) * | 2008-09-05 | 2010-03-18 | Fujitsu Ltd | バス接続におけるチップ間信号の共有化方法及び回路 |
| WO2012137274A1 (ja) * | 2011-04-01 | 2012-10-11 | Ｎｅｃディスプレイソリューションズ株式会社 | 制御装置およびその制御方法 |
| JPWO2012137274A1 (ja) * | 2011-04-01 | 2014-07-28 | Ｎｅｃディスプレイソリューションズ株式会社 | 制御装置およびその制御方法 |
| JP2014212391A (ja) * | 2013-04-17 | 2014-11-13 | 日本電信電話株式会社 | 可変遅延装置及びその遅延量調整方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030128784A1 (en) | 2003-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3521233B2 (ja) | Ｓｍｉｉ規格による装置間のデータ転送中継装置及びその方法 | |
| JP4339317B2 (ja) | クロック乗換装置、及び試験装置 | |
| JP2000270027A (ja) | プログラム可能なロジックデバイス内で使用するための位相ロックループ回路を組み込む低電圧差動信号インタフェース | |
| JPS63238714A (ja) | クロック供給システム | |
| US8060665B2 (en) | Integrated circuit input/output interface with empirically determined delay matching | |
| JP4480855B2 (ja) | 半導体デバイスを含むモジュール、及びモジュールを含むシステム | |
| JP2001148690A (ja) | クロック発生装置 | |
| JP2003202936A (ja) | 半導体集積回路 | |
| JP2009272998A (ja) | 位相同期回路及び半導体チップ | |
| US20020196062A1 (en) | Delay adjustment circuit for delay locked loop | |
| JP2003167778A (ja) | 制御及びアドレスクロック非分配型メモリシステム | |
| JP2007312321A (ja) | シリアル・パラレル変換用の半導体集積回路 | |
| JP2901657B2 (ja) | クロック信号供給装置 | |
| JP4952177B2 (ja) | 記憶装置 | |
| US7017070B1 (en) | Apparatus for synchronization of double data rate signaling | |
| JP2003216271A (ja) | 半導体集積回路 | |
| JP2000029561A (ja) | クロック供給回路 | |
| WO2008056468A1 (fr) | Circuit intégré à semiconducteur et sa technique d'implantation | |
| JP4046528B2 (ja) | 電子回路および半導体装置 | |
| JP3573673B2 (ja) | 半導体集積装置及びこの半導体集積装置の出力信号同期方法 | |
| KR100546097B1 (ko) | 제어 및 어드레스 클럭 비분배형 메모리 시스템 | |
| US7154972B2 (en) | Receiver-side adaptive equalization in source-synchronous chip-to-chip communication systems | |
| JP2003273852A (ja) | 半導体集積回路装置 | |
| JPH10293635A (ja) | 信号伝送装置 | |
| JP2000174594A (ja) | 遅延時間調整回路 |