JPH10293635A

JPH10293635A - 信号伝送装置

Info

Publication number: JPH10293635A
Application number: JP9148942A
Authority: JP
Inventors: Shunji Takekuma; 俊次武隈; Akira Yamagiwa; 明山際; Takashi Moriyama; 隆志森山; Ryoichi Kurihara; 良一栗原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-06-07
Filing date: 1997-06-06
Publication date: 1998-11-04
Anticipated expiration: 2017-06-06
Also published as: JP3543541B2

Abstract

(57)【要約】【課題】メモリシステムにおいて高速動作を行おうとす
ると、メモリモジュールの位置による伝搬時間の差によ
って、すべてのメモリモジュールのセットアップ時間、
ホールド時間を確保することが難しくなりる。【解決手段】メモリシステムにおいてメモリコントロー
ラからクロック信号とデータ信号を出力し、これらの信
号の伝搬時間を揃えることにより、各メモリモジュール
のセットアップ時間、ホールド時間を確保し、高速信号
転送を可能にする。メモリコントローラ側でデータを受
信するときは、一旦メモリモジュールへ出力したクロッ
ク信号を受信し、そのタイミングに従ってデータを取り
込む。メモリコントローラがデータを受け取るためのタ
イミング信号をデータを出力するメモリモジュールが出
す構成とすることもできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はワークステーション
やパーソナルコンピュータなどの装置内に実装される部
品(集積回路がその代表的なもの）間の信号伝送技術に
関するもので、特に高速な信号伝送に有効な技術に関す
る。

【０００２】

【従来の技術】現在のワークステーションやパソコンで
用いられているメモリ回路の１例を図３に示す。

【０００３】３０は複数のメモリＬＳＩ３１が実装され
たメモリモジュール、３２はメモリコントローラで、メ
モリＬＳＩ３１の制御、メモリＬＳＩ３１への書き込み
データの送信、メモリＬＳＩ３１からの読み出しデータ
の受信などを行う。

【０００４】なお、メモリコントローラ３２の中には、
メモリＬＳＩ３１の制御をする部分と書き込みデータの
送信と読みだしデータの受信をする部分とを別々の集積
回路にておこなうものもある。

【０００５】ここでのメモリＬＳＩは、クロック同期式
のメモリを想定している。クロック同期式メモリとして
は、例えばＳＤＲＡＭ（Synchronous Dynamic Random
Access Memory）がある。

【０００６】このメモリコントローラはマザーボード３
３上に実装され、メモリモジュール３０はコネクタ３４
によってマザー・ボード上に実装される。

【０００７】図３には、マザーボード上に実装されてい
るメモリモジュールの枚数は８枚であるが、モジュール
の枚数は、システムの規模、仕様またはユーザの目的等
によって随時枚数が決められる。

【０００８】このメモリ回路の簡単な回路動作は以下の
通りである。メモリコントローラから出力される制御信
号や書き込み用データ信号は、マザーボード上の信号配
線３５を通り、コネクタ３４、メモリモジュール上の接
点３６、メモリモジュール上の配線３７を経て、各モジ
ュール上のメモリＬＳＩ３１へと伝えられる。さらに、
データの読み出しの場合は、メモリＬＳＩ３１からモジ
ュール上配線３７、接点３６、コネクタ３４、マザーボ
ード上の配線３５を通り、メモリコントローラ３２に入
力される。

【０００９】このような配線３５をメモリバスという。
図３では複数本あるメモリバスのうち、１本のみを示し
ている。

【００１０】なお、ＳＤＲＡＭには上記制御信号、デー
タ信号のほかに、クロック信号も供給されるが、図３で
はクロック用配線は示していない。クロック用配線はク
ロック発信源から直接、または分周、分配先よりメモリ
コントローラやメモリモジュール内にあるメモリＬＳＩ
に分配される。

【００１１】このようなメモリシステム内等の集積回路
部品間の信号伝送線路に、フリップフロップを用いた単
相クロックシステム方式がある。

【００１２】この技術については、例えば、ＶＬＳＩシ
ステム設計回路と実装の基礎（丸善出版、平成７年）
の３５６ページから３６０ページに詳細に述べられる。

【００１３】単相クロック方式の最も簡単な例を図２に
示す。図２は出力回路と入力回路とが１：１で接続され
た伝送回路を示す。ここで、回路ブロック２１には、フ
リップフロップ２４と出力回路２６があり、また回路ブ
ロック２２には入力回路２７とフリップフロップ２５が
ある。そして２３は回路ブロック２１より出力された信
号を回路ブロック２２に伝えるための伝送線路である。

【００１４】フリップフロップ２４、２５には、クロッ
ク発信源から直接、または分配、分周されたクロックが
入力される。なお、図２では示していないが、フリップ
フロップ２４の入力信号は回路ブロック２１内で作ら
れ、また、フリップフロップ２５の出力も、回路ブロッ
ク２５内の別の回路に入力されているのが一般的であ
る。

【００１５】また、上記説明ではフリップフロップ２４
の入力信号は回路ブロック２１内で生成されるとした
が、他の回路ブロックで生成され、直接、フリップフロ
ップに入力される場合もある。フリップフロップ２５の
出力も同様に、回路ブロック２２内の入力回路に限るこ
となく、他の回路ブロック内の入力回路に直接、配線さ
れる場合もある。

【００１６】

【発明が解決しようとする課題】図２に示した回路の基
本動作は以下の通りである。

【００１７】フリップフロップ２４、２５にはクロック
が供給されているものとする。フリップフロップ２４
は、前サイクルのクロックでラッチしたデータをクロッ
クに同期して出力し、そのデータを出力回路２６の入力
部に伝え、出力部からそのデータを伝送線路２３に出力
する。伝送線路２３を伝わったデータは、入力回路２７
を経て、フリップフロップ２５のデータ入力部に伝わ
り、クロックと同期してそのデータをラッチする。

【００１８】単相クロックシステムの場合、各フリップ
フロップに入力されるクロックはお互いに位相が合うよ
うに設計される。位相を合わせる技術としては、クロッ
ク発信源またはその分配先、分周先から各回路ブロック
のクロック入力部までの信号配線長を合わせたり、その
クロック信号の配線の容量負荷を合わせることにより、
配線ディレイを合わせる方法が広く使われている。

【００１９】この単相クロックシステムにおいて、効率
的に信号を伝送する方法として広く使われている技術
は、信号を出力したサイクルの次のサイクルで、この信
号を受信側でラッチする伝送方式である。この方式で
は、サイクル時間tcycleは以下の式を満足していなけれ
ばならない。

【００２０】t cycle > t delay(max) + t pd(max) + t
setup(max) + t skew(max) ここで、t delay(max)は回路ブロック２１のクロック・
アクセス時間、すなわち回路ブロック２１にクロックが
入力されてからデータが回路ブロック２１から出力され
るまでの時間、t pd(max)は回路ブロック２１から出力
された信号が回路ブロック２２に入力されるまでの伝搬
時間、t setup(max)は回路ブロック２２のセットアップ
時間、すなわち回路ブロック２２に入力されるクロック
に先立ち、回路ブロック２２に入力される信号の論理値
（Ｈｉｇｈ、またはＬｏｗ）が確定していなければなら
ない時間、そして最後にt skewは回路ブロック２１、２
２それぞれに入力されるクロック間のスキューである。

【００２１】式中に(max)とあるのは、それぞれの温度
・プロセスなどのばらつきを考慮にいれたそれぞれの最
大値を意味している。

【００２２】ここで示したメモリ回路において、回路ブ
ロック（ここではメモリコントローラとメモリモジュー
ル）間の接続配線が長い場合、先に述べた伝搬時間、tp
dは大きな値を持つことになる。例えば、コネクタピッ
チを４００ｍｉｌ（約１ｃｍ）、メモリモジュール枚数
を１６枚の場合、tpdは３〜４ｎｓとなる。

【００２３】tpd(mux)を４ｎｓとすると、サイクル数が
３３ＭＨｚの場合、その周期、３０ｎｓに対するtpdの
割合は約１割程度にすぎず、回路ブロックの高速化によ
り、 t cycle > t delay(max) + t pd(max) + t setup(max)
+ t skew(max) を満たすことは可能である。

【００２４】しかし、例えば、サイクル数を２５０ＭＨ
ｚまであげると、その周期はtpd(max)と同じ４ｎｓとな
り、いくら回路ブロックの高速化をはかっても、このシ
ステムを実現することは出来ないことになる。２５０Ｍ
Ｈｚとまでいかなくとも、tdelay(max), t setup(max),
t skew(max) の高速化はデバイスの微細化などによる
ところが大きく、現実には、１００ＭＨｚ前後のサイク
ル数でも、 t cycle < t delay(max) + t pd(max) + t setup(max)
+ t skew(max) の関係になり、それ以上の高速化は設計上不可能とな
る。

【００２５】また、高速化の実現を検討するときに、上
記のようなディレイ計算の他に、ウィンドウの確保の検
討を行う方法がある。ディレイ計算の場合、出力回路と
入力回路とのクロック位相を一致させた状態での信号伝
送の可否を検討しているのに対し、ウィンドウを考慮に
いれた場合、クロックの位相にオフセット調整を加える
ことによって、より一層の高速化を可能とする。

【００２６】クロックの位相にオフセット調整を加える
というのは、例えば図３のような場合、メモリコントロ
ーラに供給されるクロックにくらべ、メモリモジュール
に供給されるクロックの位相をずらして早めたり、遅ら
したりすることをいう。

【００２７】例えば、書き込み時のディレイ時間が読み
出し時のディレイ時間に比べて早い場合、前述したディ
レイ時間による方法であれば、読み出し時のディレイ時
間に合わせてサイクルが決まるのに対し、ウィンドウを
考慮にいれた場合、メモリＬＳＩに供給しているクロッ
クの位相を早くずらすことによって、読み出しデータを
早く出力することが出来、その結果、メモリコントロー
ラにおいて、メモリＬＳＩのクロック同期タイミングと
メモリコントローラの次サイクルのクロック同期タイミ
ングまでの時間を延ばせるので、読み出し時のディレイ
時間以上の時間を確保出来る場合がある。つまり、ウィ
ンドウ時間の確保を検討する場合は、上式の代わりにウ
ィンドウ時間 t window、つまり t window = t cycle + t OH - t delay(max) を用いて設計を行う。

【００２８】t OHは、データ出力ホールド時間といい、
信号出力をしている出力回路ブロックに次のクロックが
入ってから、出力が（そのサイクルの）データに切り替
わるまでの時間である。この時間は、t delay(min)、つ
まり t delay の最小値と一致するか、それ以上の時間
である。

【００２９】こうして求められた t window の値をもと
に、次式が満足していればよい。

【００３０】t window > tpd(max-min) + t setup(max)
+ t hold(max) ここで tpd(max-min) とは、tpd の最大値と最小値との
差であり、図３の場合、最大値とはメモリコントローラ
からみて最遠端のモジュールとメモリコントローラとの
間の伝搬時間であり、最小値とは最近端のモジュールと
メモリコントローラとの間の伝搬時間である。すなわ
ち、t delay(max-min)とはメモリモジュールの位置によ
る伝搬時間の違いを表す量である。

【００３１】このウィンドウ時間の検討を、メモリモジ
ュールへのデータの書き込み時と読み出し時のそれぞれ
についておこない、ともに t window > tpd(max-min) + t setup(max) +t hold(ma
x) が満足していれば、あとはそれぞれの時間幅である t w
indow - tpd(max-min)にセットアップ時間とホールド時
間が確保できるようにクロックの位相のオフセット値を
セットすればよい。

【００３２】この方法によって、若干の高速化は図れる
が、装置のサイズ、例えば図３に示したメモリ回路で
は、実装モジュール枚数が多くなると、tpd(max-min)の
値が無視できなくなり、それゆえに高速化がやはり困難
となる。

【００３３】即ち、高速伝送が要求されるほど、メモリ
コントローラから近端のメモリモジュールまでの信号の
伝搬時間とメモリコントローラからの遠端のメモリモジ
ュールまでの信号の伝搬時間との違いによる影響が大き
くなり、メモリシステムの高速設計に困難が生じてい
る。

【００３４】同様の問題はメモリシステムに係わらず、
クロックと同期して信号の送受信を行う回路間で起こっ
てくる問題であり、例えば、マイクロプロセッサを複数
用いたマルチプロセッサ・システムにおけるプロセッサ
バスについても同様の問題が発生しうる。

【００３５】本発明は、クロック信号に同期して信号の
授受を行うシステムにおいて、これらの問題を解決する
ことにある。

【００３６】本発明は、回路間の信号の伝搬時間の遅れ
による信号の授受の不調を減らすことのできる信号伝送
装置を提供することを目的とする。

【００３７】本発明の他の目的は、以下の詳細な説明で
明らかにされる。

【００３８】

【課題を解決するための手段】上記目的を達成するため
に、クロック信号を出力するクロック出力回路と、第１
の信号を出力する第１の回路と、前記第１の信号を受信
する複数の第２の回路と、該複数の第２の回路を配列し
て実装する基板と、前記クロック信号を伝送する第１の
配線と、前記第１の回路から前記第２の回路へ向かう信
号を伝達する第２の配線とを備えた信号伝送装置におい
て、前記第１の配線は前記クロック出力回路から配線さ
れ、前記複数の第２の回路と直列に接続され、前記第２
の配線は、前記第１の回路から配線され、前記複数のメ
モリモジュールに直列に接続されるようにして前記第
１、第２の配線と、前記第２の回路とを接続するように
した。

【００３９】こうすることにより、クロック信号が任意
の第２の回路へ到達する距離と、第１の回路から出力さ
れる第１の信号がその第２の回路へ到達する距離との相
対的な関係が、第２の回路の実装位置によらず、ほぼ同
様の距離とすることができ、第２の回路がクロック信号
に同期して第１の信号をラッチするときに、第１の信号
の回路間の伝搬遅延時間の影響を抑えることができる。

【００４０】また、前記第１、第２の配線のそれぞれ
は、前記第１の回路から最遠の前記第２の回路以遠の位
置で折り返し、前記第１の回路から最も近い前記第２の
回路まで戻るようにレイアウトし、前記第２の回路の一
部は前記第１の配線と前記第２の配線の折り返し位置ま
でで接続し、残りの前記第２の回路は前記第１と第２の
配線の前記折り返し位置以後で接続することにより、負
荷の密度を低めることができる。

【００４１】更に、クロック信号を出力するクロック出
力回路と、第１の信号を出力し、第２の信号を受信する
第１の回路と、前記第１の信号を受信し、前記第２の信
号を出力する複数の第２の回路と、該複数の第２の回路
を配列して実装する基板と、前記クロック信号を伝送す
る第１の配線と、前記第１の回路から前記第２の回路へ
向かう信号を伝達する第２の配線と、前記第２の回路か
ら前記第１の回路へ向かう信号を伝達する第３の配線と
を備えた信号伝送装置において、前記第１の配線は、前
記クロック出力回路から配線され、前記複数の第２の回
路と直列に接続され、前記第２、第３の配線は前記第１
の回路から配線され、前記複数のメモリモジュールに直
列に接続され、前記第２の配線は、前記第１の回路から
最遠の前記第２の回路以遠の位置で折り返し、前記第１
の回路から最も近い前記第２の回路まで戻るようにレイ
アウトされ、前記第１、第３の配線のそれぞれは、前記
第１の回路から最遠の前記第２の回路以遠の位置で折り
返し、前記第１の回路から最も近い前記第２の回路まで
戻った後前記第１の回路に到達するようにレイアウトさ
れ、前記第１の配線と前記第２の配線では、前記第２の
回路の一部は前記第１の配線と前記第２の配線の折り返
し位置までで接続し、残りの前記第２の回路は前記第１
と第２の配線の前記折り返し位置以後で接続し、前記第
３の配線では、前記第１の配線と該第１の配線の折り返
し位置までで接続した前記一部の第２の回路について
は、前記第３の配線の折り返し位置以後で接続し、前記
残りの第２の回路については、前記第３の配線の折り返
し位置までで接続する。

【００４２】こうすることにより、クロック信号が任意
の第２の回路へ到達する距離と、第１の回路から出力さ
れる第１の信号がその第２の回路へ到達する距離との相
対的な関係、及び第２の回路がクロック信号に同期して
出力する第２の信号が第１の回路へ到達するまでの距離
と、第２の回路が第２の信号を出力したときのクロック
信号が第１の回路へ到達するまでの距離との相対関係
が、第２の回路の実装位置によらず、ほぼ同様の距離と
することができ、第２の回路がクロック信号に同期して
第１の信号をラッチするとき、及び第１の回路が第２の
信号をラッチする時に、第１、第２の信号の回路間の伝
搬遅延時間の影響を抑えることができる。

【００４３】また、第１の信号を出力する第１の出力回
路と、第２の信号を出力する第２の出力回路と、第３の
信号を受信する第１の受信回路と、第４の信号を受信す
る第２の受信回路を有する第１の回路ブロックと、前記
第１の信号を受信する第３の受信回路と前記第２の信号
を受信するための第４の受信回路と第３の信号を出力す
る第３の出力回路と前記第４の信号を出力する第４の出
力回路を有する複数の第２の回路ブロックを持ち、前記
第１の信号と前記第２の信号と前記第３の信号そして前
記第４の信号を、前記第１の回路ブロックと前記第２の
回路ブロック間に伝送させる第１の配線と第２の配線と
第３の配線および第４の配線をそれぞれ、第１の回路ブ
ロックから最遠の第２の回路ブロックの位置、または前
記位置よりさらに遠い位置で折り返してレイアウトし、
前記第１の信号と前記第３の信号について、前記第２の
回路ブロックの一部を前記第１の回路ブロックから前記
折り返し位置までの配線上で接続し、残りの前記第２の
回路ブロックを前記折り返した点より先の配線上で接続
し、前記第２の信号と前記第４の信号に対しては、第１
の信号が前記第１の回路ブロックから前記折り返し位置
までの配線上で接続している場合、前記第２の回路ブロ
ックは前記折り返した点より先の配線上で接続し、他の
前記第２の回路ブロックは、前記第１の回路ブロックか
ら前記折り返し位置までの配線上で接続し、第２の受信
回路が第３の信号に同期して第４の信号をラッチし、さ
らに第４の受信回路が第１の信号に同期して第４の信号
をラッチする構成とし、メモリモジュール側がデータを
出力するときにメモリコントローラ側でデータを受け取
るためのタイミング信号を出力するようにしていもよ
い。

【００４４】

【発明の実施の形態】以下、本発明の一実施例を図面を
用いて詳細に説明する。

【００４５】本実施例では、メモリシステムのメモリバ
スの例にして説明する。先述したように、本願発明は、
ワークステーションやパーソナルコンピュータなどの高
速信号伝送が要求されるあらゆる階層のバス、つまり図
１７に示すシステムバス（プロセッサバス）、メモリバ
ス、周辺バス等の信号配線にも適用されるものである。
メモリシステムに限られないことは言うまでもない。

【００４６】本発明の一実施例（第１の実施例）を説明
する。本実施例に関係する図面として、メモリコントロ
ーラとメモリモジュールとの配線、接続に関して、図
４、図６、図１に示し、メモリコントローラの詳細につ
いて図２８〜３１及び図３５に示し、メモリモジュール
の詳細について図２１、図４０、図４１に示す。また、
実装されたシステムの変形例について図１３〜１６、図
１８〜２０、図２２〜図２５に示す。

【００４７】まず、図４を用いて主に本実施例の基本的
な基板配線パターンと基板配線とコネクタとの接続につ
いて説明する。

【００４８】メモリコントローラ３２には出力回路１
１、１２と入力回路１３、１４がある。

【００４９】このうち、出力回路１１、入力回路１３は
クロック信号用の回路、また出力回路１２、入力回路１
４はデータ信号用の回路、配線１５はクロックを伝える
ためのクロック用配線、配線１６はデータ書き込み用配
線、配線１７はデータ読み出し用配線である。

【００５０】３４Ａ〜３４Ｆはコネクターであり,メモ
リ素子等を実装した後述するメモリモジュール等が接続
されるものである。

【００５１】メモリコントローラ３２や、配線１５、１
６、１７とコネクタ３４Ａ〜３４Ｆ等は、図３の３３に
示すような基板（マザーボード）に実装される。

【００５２】伝送線路１５Ａ，１５Ｂ、１６Ａ、１７Ａ
は、メモリコントローラ３２をマザーボードと別の基板
（モジュール）上に実装した場合に、そのモジュールに
引かれる配線である。また、メモリコントローラ３２が
マザーボードに実装される場合でもマザーボード上のレ
イアウトによって必要に応じて引かれることがあるが、
必ずしも必要なものではない。

【００５３】コネクタ３４Ａ〜３４Ｆは、マザーボード
上で、図３に示すように一列に配列されて実装される。
配線１５〜１７はメモリコントローラ３２からそれぞれ
のコネクタ３４Ａ〜３４Ｆと順次交差するように延び、
メモリコントローラ３２から最も遠い位置にあるコネク
タの先で折り返し（Ｕターン）し、再度コネクタ３４Ｆ
からコネクタ３４Ａと順次交差するようにレイアウトさ
れる。図４には、配線１５〜１７とコネクタ３４Ａ〜３
４Ｆと接続箇所を、黒丸（・）を示している。

【００５４】クロック用配線１５とデータ書き込み用配
線１６は、それぞれの配線の折り返しの位置までに、コ
ネクタ３４Ａ−３４Ｃ…３４Ｅと接続し、折り返しの位
置以後でコネクタ３４Ｆ…３４Ｄ−３４Ｂと接続する。

【００５５】データ読み出し用配線１７は、クロック用
配線１５、データ書き込み用配線１６と逆の関係で接続
する。即ち、配線１７の折り返しの位置までに、コネク
タ３４Ｂ−３４Ｄ…３４Ｆと接続し、折り返しの位置以
後にコネクタ３４Ｅ…３４Ｃ−３４Ａと接続する。

【００５６】交互に配置することで配線に対する負荷の
かかり方が一様になる。

【００５７】図4では、クロック信号線１６と書き込み
用データ信号線１７および読みだし用データ信号線１８
をそれぞれ１本づつ示しているが、それぞれの配線の本
数は必要に応じて何本引かれていてもよいことはいうま
でもない。

【００５８】コネクタ３４Ａ〜３４Ｆには、メモリモジ
ュール３０が実装される。メモリモジュールの例を図１
８から図２７に示す。メモリモジュール３０には図１８
に示すように、メモリＬＳＩが複数個実装される。メモ
リＬＳＩは、クロック同期型メモリ、例えばＳＤＲＡＭ
が望ましい。ＳＤＲＡＭはクロックのと同期して、制御
信号、アドレス信号を取り込んだり、またはデータを書
き込んだり、読み出したりするメモリである。

【００５９】メモリモジュール３０では、データ線は、
図１９に示すようにモジュールの接点３６とＳＤＲＡＭ
のピンとが１：１に接続される。制御信号・アドレス信
号は図２０に示すように、モジュールの接点３６と複数
のＳＤＲＡＭのピンとが接続される。図２０ではすべて
のＳＤＲＡＭに信号が分配された例を示したが、１つの
接点３６からモジュール上にあるＳＤＲＡＭの１部に分
配されるケース、たとえば１つのモジュールに複数のＣ
ＡＳ(Column Address Strobe)信号が入力されるケース
がこれにあたる。

【００６０】また、図２２に示すように、接点３６とＳ
ＤＲＡＭとの間にバッファ回路６１が入る場合や、図２
３のようにデータ信号線に抵抗が入る場合、図２４のよ
うに制御信号・アドレス信号線に抵抗が入る場合、さら
には図２５のようにバッファ回路６１と抵抗６０の両方
が入る場合がある。

【００６１】図２３等で挿入される抵抗は、マザーボー
ド上の配線と、メモリモジュール上の配線のインピーダ
ンスマッチングをとるための抵抗であり、その詳細は、
本願出願人が先に出願した特願平５ー３３４６３１号
（特開平７−２０２９４７号）、特願平７−２６４９５
号（特開平７−２８３８３６号）に詳述される。

【００６２】上記メモリモジュール３０のうちの、１つ
のＳＤＲＡＭに注目し、その他の回路をすべて省略した
回路を図２１に示す。図２１のＳＤＲＡＭは入力回路と
出力回路とが分離しているタイプを示している。ＳＤＲ
ＡＭにはクロックを取り込む入力回路５０、データを取
り込む入力回路５１、そしてデータを出力する出力回路
５２がある。

【００６３】現状のＳＤＲＡＭは、入力回路の入力部と
出力回路の出力部とがＬＳＩ内で共通になった入出力タ
イプであるが、それについては後述し、ここではＬＳＩ
内部では入力回路の入力部と出力回路の出力部とが分離
しているタイプのピン仕様を例にあげて以下、動作を簡
単に説明する。

【００６４】ＳＤＲＡＭ３１は、入力回路５０によって
取り込んだクロックに同期して、入力回路５１でデータ
を取り込んだり、または出力回路５２からデータを出力
するして、クロック信号に同期してデータを書き込み、
または読み出しを実行している。

【００６５】通常本実施例のメモリシステムでは上述し
たメモリモジュール３０がコネクタ３４の全て又は一部
に接続された形で実現される。

【００６６】以下図4に示されるマザーボードの各コネ
クタに図21に示したメモリモジュール30が接続されたメ
モリシステムにおけるメモリモジュール３０へのデータ
の書き込みの処理例を示す。

【００６７】メモリコントローラ３２は、書き込み用の
データと、クロック信号とをそれぞれ出力回路１２、１
１から出力する。クロック信号は書き込みの処理を行う
ときに発信するようにしてもよいし、常に出力している
ようにしても良い。

【００６８】出力されたクロック信号はクロック用配線
１５を伝わり、コネクタ３４Ａ、３４Ｃ、・・、３４
Ｅ、３４Ｆ、・・、３４Ｄ、３４Ｂの順で各コネクタに
伝わり、再びメモリコントローラへと戻ってくる。書き
込みデータも、クロック用配線と同様順序でコネクタと
接続しているので、同様の順序で各コネクタに伝わる。

【００６９】任意のコネクタ３４に接続されたメモリモ
ジュール３０のＳＤＲＡＭ３１は、入力回路５０で受信
したクロック信号に同期して前入力回路５１からデータ
を取り込む。

【００７０】メモリコントローラがデータを読み出すと
きには、メモリコントローラ３２はクロック信号とデー
タ読み出しのためのアドレス等を含む制御信号を発す
る。上記の書き込みと同様に、メモリコントローラ３２
から出力された制御信号は、ＳＤＲＡＭ３１に受信され
る。

【００７１】ＳＤＲＡＭ３１は、該当するデータを入力
回路５０が受信するクロック信号と同期して出力回路５
２からデータ読み出し用配線１７に出力する。

【００７２】データ読み出し用配線１７は、データ書き
込み用データとは逆の順序で、コネクタと接続してい
る。前記メモリモジュールがコネクタ３４に接続されて
いるとすると、ＳＤＲＡＭ３１が出力回路５２から出力
したデータはコネクタ３４Ａから、３４Ｃ、・・、３４
Ｅ、３４Ｆ、・・、３４Ｄ、３４Ｂの各コネクタとの接
続点を通り、メモリコントローラにたどり着く。ＳＤＲ
ＡＭ３１がデータを出力するときのクロック信号は、コ
ネクタ３４Ａでデータ出力の同期を取られるために利用
される。そのクロック信号は読み出し用配線１７のデー
タと同様に、コネクタ３４Ａから、３４Ｃ、・・、３４
Ｅ、３４Ｆ、・・、３４Ｄ、３４Ｂの各コネクタとの接
続点を通り、メモリコントローラに戻ってくる。

【００７３】メモリモコントローラ３２は、受信回路１
３で受信したクロック用配線を介して戻ってきたクロッ
ク信号に同期して受信回路１４が読み出したデータを取
り込む。

【００７４】読み出しデータがメモリモジュール３０か
らメモリコントローラ３２にたどり着くまでと、クロッ
ク信号がメモリモジュール３０の位置からメモリコント
ローラ３２にたどり着くまでは、ほぼ同じ距離をたどる
ことになり、回路間のクロック信号とデータ信号の回路
間ディレイの差を意識しなくてもよくなる。

【００７５】このように、クロック信号と書き込みデー
タ信号が任意のメモリモジュールに届く時間（距離）
を、メモリモジュールの接続位置にかかわらずほぼあわ
せることができる。またメモリモジュールから読み出し
データが届くまでと、該メモリモジュールの位置からク
ロック信号がメモリコントローラに戻ってくるまでの時
間をほぼ合わせることができる。

【００７６】このように、メモリモジュールの位置にか
かわらず、データ書き込み時の伝搬時間と読み出し時の
伝搬時間との和が、ほぼ一定の値となり、先述した式、 t window > tpd(max-min) + t setup(max) + t hold(ma
x) において、tpd(max-min)の値を削減でき、ウィンドウの
マージンを確保できる。

【００７７】つまり、前にも述べたように、時間 t window - tpd(max-min) が長くなるため、セットアップ時間とホールド時間の値
以上の時間を容易に取ることができる。

【００７８】なお、図４で示したように、コネクタと配
線との接続を交互に配線の折り返し位置の前後とするコ
ネクタの接続方法は一例である。

【００７９】クロック配線１５において、出力回路１１
から（メモリコントローラから最も遠い）コネクタ３４
Ｆまでの部分を「行きの部分」、そしてコネクタ３４Ｆ
から入力回路までの部分を「帰りの部分」、同様に書き
込みデータ配線においても、出力回路１２からコネクタ
３４Ｆまでの部分を「行きの部分」、残りの部分（つま
り、行きの部分の先にあるメモリモジュール側に戻って
くる部分）を「リターンの部分」、そして読み出しデー
タ配線については、コネクタ３４Ｆから入力回路１４ま
での部分を「リターンの部分」、残りの部分（つまり、
リターン部分の手前の部分で、コネクタ３４Ａからコネ
クタ３４Ｆまでの部分）を「行きの部分」とすれば、以
下のルールを守ってコネクタを接続すれば良い。

【００８０】（１）クロック配線を「行きの部分」でコ
ネクタと接続した場合、・書き込みデータ用配線は「行きの部分」でコネクタと
接続し、・読み出しデータ用配線は「リターンの部分」で配線す
る。

【００８１】（２）クロック配線を「帰りの部分」でコ
ネクタと接続した場合、・書き込みデータ用配線は「リターンの部分」でコネク
タと接続し、・読み出しデータ用配線は「行きの部分」で配線する。

【００８２】より精度をあげるためには、以下のことを
考慮して配線のレイアウトを行えば良い。

【００８３】（１）出力回路１１からモジュール内の入
力回路５０までの配線１５の配線長と、出力回路１２か
らモジュール内の入力回路５１までの配線１６の配線長
とを合わせたり、配線負荷を合わせる。

【００８４】（２）出力回路１２からモジュール内の入
力回路５１までの配線１６の配線長と、モジュール内の
出力回路５２から入力回路１４までの配線１７の配線長
を各モジュール間で合わせたり、配線負荷を合わせる。

【００８５】これらの配線長をあわせたり、配線負荷を
合わせたりする精度をあげれば、その分、t window - t
pd(max-min) の値を増やす効果がある。

【００８６】なお、クロックの位相のオフセットをかけ
る手段としては、（１）メモリコントローラ、または各メモリモジュール
に分配されるクロック配線上のいずれかに伝搬遅延を生
じさせるための回路、たとえばディレイ回路を置く方
法。この回路はすべての配線上に置いても良いし、どれ
かの信号のみに置いても良い。

【００８７】（２）（１）のディレイ回路機能をクロッ
ク発信源、または分配、分周源側に持たせる方法。この
とき、外部ピンによってそのディレイが調整できるよう
にしておくことがより良い。このためには、これらのク
ロック源内にいくつかのディレイ回路を作り込んでおい
て、それらを外部から選択する方法や、複数のディレイ
回路を用意し、それらの回路のうち、いくつ用いるかを
外部から指定する方法などがある。

【００８８】また、メモリコントローラとコネクタとを
結ぶ配線において、クロック信号やデータ信号をコネク
タに接続するとき、「行きの部分」のみや「帰りの部分
（またはリターンの部分）」のみで接続するよりは、
「行きの部分」と「帰りの部分（またはリターン部
分）」とに分散して接続するのがよりよい。なぜなら
ば、コネクタに接続による負荷を分散させることが出
来、信号配線の実効インピーダンスの落ち込みを抑える
ことが出来るからである。

【００８９】このインピーダンスの落ち込みを抑える効
果として、以下のようなものがある。

【００９０】（１）出力回路の出力が切り替わった時、
初めにメモリモジュールに伝わる信号振幅の落ち込みを
抑えることができる。

【００９１】特に、小振幅信号の場合、インピーダンス
の落ち込みにより出力回路から出た第１波の信号振幅が
少なくなり、その結果、入力信号のノイズマージンが少
なくなり、時には誤動作を起こす原因となるのを防ぐ。

【００９２】（２）多様な用途に対する品質を向上させ
ることが出来る。

【００９３】メモリモジュールのように、ユーザの使い
方によって、すべてのコネクタにモジュールをフル実装
する場合や、一部のコネクタにモジュールを実装し、そ
の他のコネクタを空き状態にする場合がある。このよう
に、使われ方が変化する場合、すべての状態で性能を保
証するためには、その装置の特性、この場合は配線の実
効インピーダンスの変化量を少なくすることによって性
能マージンが確保でき、品質を上げることが出来る。

【００９４】これらの効果を最大限に生かせるコネクタ
との接続方法は、図４に示したように、「行きの部分」
と「帰りの部分（またはリターンの部分）」と交互に接
続する方法である。

【００９５】さらに、インピーダンスの落ち込みを抑え
る方法として、配線１５、１６または１７のインピーダ
ンスをモジュールのインピーダンスと比べ低い信号配線
を用いいることがあげられる。例えば５０Ω前後（たと
えば４０〜６０Ω）にする。

【００９６】モジュールを実装することによって、実効
的なインピーダンスは２０〜４０Ωへと下がるが、この
値は５０Ωの配線であろうが７５Ωの配線であろうが、
ほぼ等しい値となる。すなわち、この場合、５０Ωの配
線を用いた方が、モジュールを実装する前後でのインピ
ーダンスの差が小さくすることが出来る。

【００９７】本実施例においては、４つの回路１１〜１
４が１つの回路ブロック３２内にある例を示したが、本
発明の適用範囲がその構成によって限定されるものでは
ないのはいうまでもなく、これらの回路が複数の回路ブ
ロックに分離されていてもよい。もっとも、性能や製造
コストの面で優位なのは４つの回路が１つの回路ブロッ
ク３２内にある構成である。

【００９８】現状のメモリコントローラの構成を考える
と、クロック信号を出力する出力回路のみ他の回路ブロ
ックに分離するのも望ましい回路構成である。

【００９９】また、本実施例では、メモリモジュールへ
のデータ書き込みと、メモリモジュールからのデータの
読み出しの両方ともに適用した例を示したが、データ書
き込みにだけ本願発明のクロック分配を用い、データ読
み出しには、従来技術を適用することもできる。このよ
うな従来技術との折衷構成でもかまわないことや回路構
成の代案例は以後の実施例でも同様である。

【０１００】上記図４で示した実施例に対し、前述の配
線１５から１７に終端抵抗を追加した例を図６に示す。
図６中４０〜４５は終端抵抗を表している。当然のこと
ながら、終端抵抗は終端電源と接続している。

【０１０１】図６には両端終端の例を示しているが片端
終端でもその効果はある。より効果的に終端を行うには
両端終端をするのがよいが、信号の向きが片側のみであ
る場合、例えば、制御信号線やアドレス信号線の場合、
片側終端であっても良い。そのとき、終端する場所は出
力回路の反対側がよい。

【０１０２】終端抵抗の抵抗値は、伝送線路のインピー
ダンスで終端する例が多いが、より効果的にするには伝
送線路の実効インピーダンス値で終端するのがよい。た
だしこの値は厳密に合わせなくとも、±２０Ω程度のず
れがあっても終端の効果はある。

【０１０３】図１に、分岐配線（１５Ａ、１５Ｂ、１６
Ａ、１７Ａ）と配線（１５、１６、１７）との間に配線
間のインピーダンスマッチングとるためのマッチング抵
抗（４６、４７、４８、４９）を挿入した例を示す。こ
のマッチング抵抗は、配線１５〜１７上の信号を低振幅
化することと、配線間のインピーダンスのマッチングを
とって配線の分岐点での信号の反射を押さえる目的で挿
入される。

【０１０４】このマッチング抵抗については、本願出願
人が先に出願した特願平５ー３３４６３１号（特開平７
−２０２９４７号）、特願平７−２６４９５号（特開平
７−２８３８３６号）に詳述される。

【０１０５】この抵抗は分岐配線から主配線への信号伝
搬において、分岐点での反射を抑える効果がある。この
抵抗値は分岐配線（１５Ａ、１５Ｂ、１６Ａ、１７Ａ）
のインピーダンス値から配線（１５、１６、１７）のイ
ンピーダンスの半分の値を引いた値に設定するのがよ
い。ただし、メモリモジュールが主配線上に実装される
ことで、主配線の実効インピーダンスが低くなる場合な
どは、主配線のインピーダンス値の代わりに主配線の実
効インピーダンス値を用いると良い。

【０１０６】目安となるその抵抗値は先に求めた値の
０．５から１．５倍程度の範囲であるのが望ましい。但
し、２倍程度になっても低振幅化による高速化に効果が
ある。

【０１０７】このように図１に示すマッチング抵抗（４
６、４７、４８、４９）を備えるものとしたときには、
メモリモジュール側も図２３、２４、２５に示すように
抵抗を備えるものであることが望ましい。この抵抗もメ
モリモジュール内の配線とマザーボードの配線（１５、
１６、１７）とのインピーダンスマッチングをとり、配
線１５〜１７上の信号の低振幅化を実現する値のものが
望ましい。この抵抗の抵抗値の決め方も前述のマッチン
グ抵抗４６〜４９と同様である。その時には、分岐配線
をメモリモジュール内の配線として計算する。

【０１０８】次に,本発明の他の実施例（実施例２）を
図５に示す。上述の実施例において明らかとしてきたこ
とは、以下の実施例においても適用できるため、繰り返
し記載しない。異なる点のみを明らかにする。

【０１０９】本実施例は、メモリコントローラから出力
されるクロック信号を読み出し用のクロックと書き込み
用クロックとに分離し、それぞれを同じクロック用配線
１５で読み出し時と書き込み時とでクロック信号の伝わ
る向きを変えて伝送する方式である。ここで書き込み用
クロックの出力回路は１１、読み出し用クロックの出力
回路は１１Ａ、そして読み出したデータをメモリコント
ローラで取り込むクロックを受信する受信回路は１３で
ある。１２、１４はそれぞれデータを出力する回路１
２、受信する回路１４である。

【０１１０】なお、図５でには示していないが、出力回
路１１、１１Ａは両方が動作して使用することのないよ
うに、それぞれの出力を制御する論理回路をメモリコン
トローラ３２に持つことが望まれる。

【０１１１】第１の実施例と同様に、クロック配線１５
において、出力回路１１から（メモリコントローラから
最も遠い）コネクタ３４Ｆへ向かう部分を「行きの部
分」、そして「行きの部分」の先、すなわちコネクタ３
４Ｆからコネクタ３４Ａへ向かう部分を「帰りの部
分」、データ配線１６において、出力回路１２からコネ
クタ３４Ｆに向かう部分を「行きの部分」、残りの部分
（つまり、行きの部分の先にあるメモリモジュール側に
戻ってくる部分）を「リターンの部分」とすれば、以下
のルールを守ってコネクタを接続すれば良い。

【０１１２】（１）クロック配線を「行きの部分」でコ
ネクタと接続した場合、・データ用配線は「行きの部分」でコネクタと接続す
る。

【０１１３】（２）クロック配線を「帰りの部分」でコ
ネクタと接続した場合、・データ用配線は「リターンの部分」でコネクタと接続
する。

【０１１４】こうすることで、第１番目に示した実施例
と同等の効果を、データの信号配線を半分、すなわち書
き込み専用配線と読み出し用配線の２組から、書き込み
・読み出し共通の１組へと減らして出来る。

【０１１５】書き込み用クロック信号の出力回路の出力
部と読み出し用クロックの入力回路の入力部とは回路ブ
ロック（集積回路や部品）の内部または外部で接続すれ
ばよい。（図５では回路ブロック内で接続した例を示し
ている）また、第２の実施例は、メモリモジュール上に実装され
ているメモリＬＳＩがＩ／Ｏ共通、すなわち入力回路、
出力回路をともに持った入出力回路を持ったタイプに適
用した例である。この実施例では使用するモジュール内
の回路は第１の実施例の図２１に対し、図２６に示す構
成となる。データ等を出力する出力回路５１と受信する
受信回路５２が接続された形になっている。

【０１１６】図７は、第２の実施例においてメモリコン
トローラ３２が配線１５、１６と分岐配線１５Ａ〜１６
Ａを介して接続するタイプ（第１の実施例の図６と同じ
タイプ）であり、図８は、分岐配線１５Ａ〜１６Ａと配
線１５、１６との間にマッチング抵抗４６〜４８を介し
たタイプ（第１の実施例の図１と同じタイプ）である。

【０１１７】次に第３の実施例を説明する。上記第１、
第２の実施例では、データ信号などの双方向の信号に対
する実施例を示してきたが、アドレス信号、または制御
信号などの単方向の伝送については、図９から図１１に
示すように、クロックがメモリコントローラに戻る経路
を削除することによって容易に出来る。これは、データ
信号でも書き込みだけ使用するラインにのみも適用でき
る。

【０１１８】ただ、この場合、データ用クロックとその
他の信号用クロックの２種類のクロックが各メモリモジ
ュールに供給されることになるが、データ用クロック回
路を用いて、アドレス信号や制御信号を取り込んてもよ
い。このとき、第２の実施例のように２つのクロックが
ある場合、書き込み専用クロックを用いてアドレス信
号、制御信号をＳＤＲＡＭで取り込めば良い。なお、こ
のときのメモリモジュール内の回路は第１の実施例にお
ける図２１に対し、図２７に示すタイプになる。

【０１１９】図１２には第２の実施例の応用として第４
の実施例を示す。Ｉ／Ｏ共通のメモリコントローラを用
いたときに、クロック信号を第１の実施例と同じように
単方向のみで伝搬することを許す方法を提供する。

【０１２０】すなわち、クロック信号を出力回路１１か
ら出力し、書き込みデータ信号を出力回路１２より出力
する。このとき、スイッチ９０は入出力回路（図では出
力回路１２と入力回路１４とに分けてある）と伝送線路
１６Ａとを接続する。このようにすることで、クロック
信号とデータ信号をメモリコントローラ３２からコネク
タ３４Ａ〜３４Ｆまでをそれぞれほぼ等しい配線長を経
由して、コネクタ上のメモリモジュールに伝えることが
できる。

【０１２１】また、読み出し時にはスイッチ９０は入出
力回路と伝送線路１６Ｂとを接続し、１６Ｂから伝わっ
てきたデータを、１５Ｂから送られてきたクロックによ
ってラッチする。こうすることで、第１の実施例で示し
たクロック制御方式を用いて、Ｉ／Ｏ共通のデータ線を
持った回路に適用することが出来る。

【０１２２】いままで示してきた実施例１〜４におい
て、データを取り込むクロックはメモリコントローラ内
部のクロックとは一般に位相が異なる。すなわち、読み
出しデータをさらに、メモリコントローラ内で使うに
は、ふたたびメモリコントローラ内のクロックによって
制御出来るように、クロックの乗り換え（ここではリタ
ーンクロックから内部クロックへの乗り換え）をする必
要がある。そこで、リタイミング回路、たとえばＦＩＦ
Ｏ（First-in First-out)回路を入力回路１４の先につ
けておくとよい。また、配線１５を伝搬してきたクロッ
クと内部クロックとの位相のずれの大きさをもとに、メ
モリコントローラが内部クロックのどのサイクルでラッ
チすればよいかを判定する手段をもってもよい。

【０１２３】また、配線長、ディレイ回路などを用い
て、出力するクロックと戻ってくるクロックとの位相を
合わせることにより、データの取り込みが容易になる。

【０１２４】図３５は前記したリタイミング回路の一実
施例をメモリコントローラ３２に備えた例を示したもの
である。リタイミング回路は、少なくとも、Ｄタイプの
ラッチ回路２５Ａ、フリップフロップ回路２５Ｂとから
構成される。Ｄタイプのラッチ回路２５Ａは入力され
るクロックがＨｉｇｈ（またはＬｏｗ）のときに入力さ
れたデータを通し、Ｌｏｗ（またはＨｉｇｈ）に切り替
わった時のデータを、クロックが再びＨｉｇｈ（または
Ｌｏｗ）になるまで保持する機能を持っている。

【０１２５】Ｄタイプのラッチ回路２５Ａには、リター
ンクロック、２φ'の正論理、または不論理がクロック
として入力され、またフリップフロップ回路２５Ｂには
メモリコントローラ３２の内部クロック、２φの正論
理、または負論理がクロックとして入力される。

【０１２６】これらのクロックのいずれを使うかは、メ
モリコントローラ３２内部のクロック２φと戻ってきた
クロック２φ'の位相差の大きさによって、一意的に選
択される。

【０１２７】例えば、２φと２φ'との位相差の大きさ
がちょうど半位相分ずれている場合、そのズレを補正す
るために、Ｄタイプのラッチ回路２５Ａには２φ'の負
論理のクロックが入力され、フリップフロップ回路２５
Ｂには２φの正論理のクロックが入力される。

【０１２８】また、２φと２φ'との位相差の大きさが
ちょうど合っている場合、Ｄタイプのラッチ回路２５Ａ
には２φ'の正論理のクロックが入力され、フリップフ
ロップ回路２５Ｂには２φの正論理のクロックが入力さ
れる。

【０１２９】また、別の実施例としては、それぞれの位
相が合う場合は、フリップフロップ回路２５Ｂが不要と
なるので、２５Ａの出力を直接、メモリコントローラ内
部へ伝えても良い。

【０１３０】メモリモジュールのそれぞれにメモリコン
トローラ３２から出力されるクロックの他にメモリモジ
ュールの動作用のクロックが別配線で供給されている場
合には、上述したリタイミング回路をメモリモジュール
側に持ってもよい。

【０１３１】図３６は図３５で示したリタイミング回路
を図１２の回路に適用した一実施例を示している。ま
た、図３６ではクロックφをメモリコントローラからで
はなく、コネクタ３４Ａの手前のクロック分配回路から
出力している例を示している。図１で示したクロックの
供給の仕方、すなわちクロックφをメモリコントローラ
から供給してもよいが、一般にメモリコントローラのク
ロックアクセス時間は、メモリＬＳＩのクロックアクセ
ス時間と比べ早い。そのため、書き込みに比べ、読みだ
しが厳しくなる。このため、クロックの出力回路をメモ
リコントローラ内からコネクタ３４Ａの手前に移動し、
クロックの位相を前に持ってきて、書き込みと読みだし
とにかかる時間を合わせている。

【０１３２】なお、本実施例は図１２に示す第２の実施
例を例に示したが、他の実施例にも適用できるのはいう
までもない。また、図３６では分周回路７１付きＰＬＬ
(Phase Locked Loop)７０（Ａ）はメモリコントローラ
の外にある例を示している。クロック信号発信回路３６
０からクロック分配回路３６１等を経て供給されるクロ
ック信号を分周する。このＰＬＬ７０（Ａ）はメモリコ
ントローラの内部にあってもよいのは言うまでもない。

【０１３３】さらに、本発明の第５の実施例を図３７に
示す。本実施例では、２つのコネクタ列３４Ａ〜３４
Ｆ、３４Ｇ〜３４Ｍに渡り、伝送線路１５、１６がレイ
アウトされている。

【０１３４】上記で示してきた実施例では、「行きの配
線」上で接続されるコネクタ列と、「帰りの配線」上で
接続されるコネクタ列とは同じである例を示したが、本
実施例では、「行きの配線」上で接続されるコネクタ列
（図の例では３４Ａ〜３４Ｆ）と「帰りの配線」上で接
続されるコネクタ列（図の例では３４Ｇ〜３４Ｍ）とが
異なっている。このことによって、コネクタ下にレイア
ウトされる伝送線路の本数は、半分（「行きの配線」と
「帰りの配線」から、「行きの配線」または「帰りの配
線」のいずれかの配線）になり、レイアウトが容易にな
ったり、基板の信号配線の層数を減らすことが出来る。

【０１３５】また、図３７には、伝送線路１５、１６は
全てのコネクタと接続された例を示したが、一部のコネ
クタ、例えばコネクタ１つおきに接続しても良い。

【０１３６】当然ながら、図３７以前で示してきた図に
おいても、「行きの配線」または「帰りの配線」の何れ
かにコネクタが接続されているが、どちらの配線とも接
続されていないコネクタがあってもよい。たとえば、配
線を平行して２本レイアウトし、偶数番目のコネクタ、
つまり３４Ｂ、３４Ｄ，・・、３４Ｆと接続する配線
と、奇数番目のコネクタ、つまり３４Ａ、３４Ｄ、・
・、３４Ｅと接続する配線とに分けても良い。

【０１３７】さらに、図３７で示した実施例は図３６、
さらには図３６のもとになった図１２で示す実施例でも
適用できるのは言うまでもなく、他の実施例でも適用で
きる。

【０１３８】次に第６の実施例について説明する。第１
〜第５の実施例ではメモリコントローラ３２側でメモリ
モジュール３０読み出したデータを受け取るときは、メ
モリコントローラ３２が出力し配線１５を通して受信し
たクロック信号と同期して受け取っていた。第６の実施
例ではメモリモジュールが出力したデータを受け取るタ
イミングをとるためのトリガーとなる信号をデータを出
すメモリモジュール側が発する構成としている。以下詳
細を説明する。

【０１３９】図４６に第６の実施例を示す。

【０１４０】メモリコントローラ１６１にはクロック出
力回路１７１、クロック同期型の出力回路１７２と入力
回路１８１とこの入力回路１８１によって取り込んだ信
号と同期する入力回路１８２がある。

【０１４１】出力回路１７２、入力回路１８２はデータ
用の回路である。

【０１４２】また伝送線路１１４〜１１７は、メモリコ
ントローラをモジュール化した場合やマザーボード上の
レイアウトによっては引かれる配線であって、必ずしも
存在するとは限らないし、またこの配線の有無によって
本発明が制限されることはない。

【０１４３】以下の実施例では、これら４つの回路が１
つの回路ブロックで構成されている例を示すが、これら
の回路が複数の回路ブロックに分離されていてもよい。

【０１４４】また、配線１１０はメモリコントローラ１
６１から出力された信号が、コネクタ１４０〜１４５上
に実装された各メモリモジュール上で取り込むために必
要なクロックで、メモリコントローラ１６１から出力さ
れる信号のための配線である。

【０１４５】また、配線１１１はメモリモジュール上の
メモリから読み出されたデータをメモリコントローラで
取り込むために必要なトリガ信号（リターンクロック）
を伝送するための配線で、このトリガ信号は読み出した
メモリから出力される。

【０１４６】このトリガ信号は、メモリコントローラか
ら出力されるクロックとは異なり、読み出しデータ１つ
に対し、１パルスのみ出力される。

【０１４７】さらに、このトリガ信号は読み出しデータ
がメモリコントローラ側で取り込めるように、例えばメ
モリコントローラのセットアップ時間以上、データより
遅れるのが望ましい。さらにメモリコントローラのホー
ルド時間を満たすためには、トリガ信号が出てから、メ
モリコントローラのホールド時間より長く、メモリの出
力はデータを保持しておくのが望ましい。

【０１４８】また、図４６では、メモリ回路におけるク
ロック信号とデータ信号とをそれぞれ１本づつ着目し、
その他の回路をすべて省略しているため、これらの入力
回路および出力回路はそれぞれ１組のみ示しているが、
その数は本発明を制限するものではないのも言うまでも
ない。

【０１４９】黒丸（・）で示したところでそれぞれの配
線とコネクタとが接続されている。

【０１５０】すなわち、図４６の例では、メモリコント
ローラから出力されたクロック信号は信号伝送線路１１
０上をコネクタ１４０、１４２、・・、１４１と伝わ
る。データ書き込み用信号配線１１２も、クロック用配
線と同様順序でコネクタと接続する。

【０１５１】そして、データ読み出し用配線１１３とメ
モリから出力されるトリガ信号用配線１１１は、データ
書き込み用データとは逆の順序で、コネクタと接続す
る。すなわち、データ書き込み配線をメモリコントロー
ラから、１４１、１４３、・・、１４０と各コネクタに
接続する。

【０１５２】こうすることで、データ書き込み時の伝搬
時間と読み出し時の伝搬時間との和が、メモリモジュー
ルの位置にかかわらず、揃うことになる。

【０１５３】このとき、これらのクロック信号用配線、
トリガ信号用配線とデータ書き込み用配線、または読み
出し配線それぞれの伝搬時間を揃うように設計すること
が望ましい。

【０１５４】メモリモジュールのささっていないコネク
タがある場合にはメモリモジュールと同等の負荷をダミ
ーで実装することで、実装枚数の変動による実効インピ
ーダンスの変化を抑える方法もある。

【０１５５】図４６では両端終端の１実施例を示した
が、図４７に示すように配線１１０、１１２のように、
信号が片方向のみ伝搬する信号については、片側終端で
もよい。これによって部品の搭載すうを削減でき、消費
電流を低減する事が出来る。また、配線１１４〜１１７
の長さが十分に短いとき、例えばこれらの配線における
伝搬時間が信号波形の立ち上がり時間または立ち下がり
時間の約１／６以下の場合、抵抗１５０〜１５３を取り
除くことも可能である。ただし、この場合、バス１１０
における信号振幅が大きくなるため、出力回路から出る
信号振幅そのものを低振幅化するなどの見直しをするの
が望ましい。この例が図４８である。

【０１５６】さらに、出願人が特願平５−３３４６３１
号(特開平７−２０２９４７号)にて明らかにした小振幅
回路に本回路を適用することもできる。すなわち、抵抗
１５０〜１５３は分岐配線１１４〜１１７から主配線１
１０への信号伝搬において、分岐点での反射を抑える効
果がある。この抵抗値は分岐配線のインピーダンス値か
ら主配線のインピーダンスを引いた値に設定するのがよ
い。ただし、メモリモジュールが主配線上に実装される
ことで、主配線の実効インピーダンスが低くなる場合な
どは、先の値にくらべ小さな値を用いるとよい。

【０１５７】目安となるその抵抗値は先に求めた値の
０．５から１．５倍程度の範囲であるのが望ましい。

【０１５８】次に第７の実施例を以下に示す。なお、上
述の実施例において明らかとしてきたことは、以下の実
施例においても適用できるため、繰り返し記載しない。
異なる点を明らかにする。

【０１５９】第６の実施例では、メモリコントローラ１
６１、メモリモジュール１６２の入力回路と出力回路と
が分離された場合の例を示したが、図４９はメモリコン
トローラ１６１、メモリモジュール１６２に入出力回路
が採用された場合の１実施例を示している。入出力回路
とは例えば、図示しているメモリコントローラを用いて
説明すると出力回路１７２の出力部と入力回路１８２の
入力部とが回路ブロック１６１（例えば集積回路）内で
接続され、回路ブロックの端子としては分離されず共通
の１つの端子となっている回路のことである。

【０１６０】この場合、スイッチ１９０が挿入され、ス
イッチは、データの書き込み時には回路ブロック伝送線
路１６１側へ、データの読み出し時には伝送線路１１７
側へと接続される。

【０１６１】これによって、先に示した第１の実施例と
同等の効果を入出力回路を持ったシステムに適用するこ
とが出来る。図５０は図４７と同様、図４９の回路を片
側終端した場合の１例、図５１は図４８と同様、挿入抵
抗を削除した例である。

【０１６２】図５３、５４で示す回路図は、メモリモジ
ュール内のメモリ１チップに注目して示した図で、図５
３は図４６で示した実施例に適用されるモジュールの回
路図で、入力回路１８１はクロック入力用、出力回路１
７１はリターンクロックとなるトリガ信号を出力する回
路、出力回路１７２は読み出しデータを出力する回路、
入力回路１８２は書き込みデータを入力するための回路
である。図５４はデータ信号を入出力回路によって出
力、入力する場合の回路例である。

【０１６３】なお、クロック信号を入力する入力回路１
８１は一般に１チップについて１つあって、この回路で
入力したクロックで、書き込みデータや制御信号、アド
レス信号を取り込む。

【０１６４】図５２に示した別の実施例は、「行きの配
線」と「帰りの配線」とを別のコネクタ列に通した例で
ある。こうすることで、「行きの配線」と「帰りの配
線」とを基板配線上、同一層でレイアウトする事が出
来、基板層数を増やすことなく、本発明を実現すること
ができる。

【０１６５】図５５に示した回路図は本発明におけるメ
モリコントローラのクロック信号およびデータ信号の出
力回路、入力回路を詳細に示した回路である。

【０１６６】フリップフロップ１９１Ｄ，１９１Ｓは内
部クロックに同期して動作し、フリップフロップ１９１
Ｌには入力回路１８１で受信したメモリからのトリガ信
号に同期して動作する。

【０１６７】これによって、メモリコントローラから出
力される書き込みデータは、チップ内部のクロックと同
期して出力され、メモリから読み出したデータはトリガ
信号によってセットアップおよびホールド時間を確保し
たまま受信をし、次段のフリップフロップによって内部
のクロックにリタイミングされる（位相を内部のクロッ
クに合わせる）。

【０１６８】こうすることで、メモリコントローラから
プロセッサバスへの信号のやりとりを内部クロックと位
相を合わせて行うことが出来る。

【０１６９】なお、本実施例では、リタイミングのため
に使用したフリップフロップ１９１Ｓは１段の例を示し
たが、段数は１段に制限されることは当然なく、さらに
この場合、フリップフロップに入力されるクロックの位
相は内部クロックとトリガ信号それぞれの位相の間をと
ったり、さらには内部クロックの逓倍クロックを用い
て、複数段で行うことによっても実現できる。

【０１７０】次に、本発明におけるクロック信号の伝送
の改良について述べる。前述の実施例において、クロッ
ク信号はデータ信号と同様の負荷のもとで、動作するこ
とになる。しかし、例えば、１００ＨＭｚのデータ転送
を行うためには、クロックの周期は１０ｎｓ（周波数は
１００ＭＨｚ）、データの周期は２０ｎｓ（周期は５０
ＭＨｚ）とデータ信号に比べ、クロック信号は倍の周波
数で動かさなければならない。そこで、より本発明でク
ロックを安定して供給する方法を以下に示す。

【０１７１】まず、クロックの周波数（周期）をデータ
などの信号と同じにする。そして、モジュール内、また
はメモリＬＳＩ内でこの入力されたクロックの２逓倍の
クロックを生成し、この生成されたクロックに同期し
て、ＳＤＲＡＭの信号の取り込み、出力を制御する。

【０１７２】同様の機能はメモリコントローラ側にも持
たせる。

【０１７３】また、２逓倍の方法であるが、ｄｕｔｙを
５０％前後に安定させるには、ＰＬＬを用いて１度、４
倍し、そのあと２分周してにして２倍に戻すのがよい。
一般には、Ｎを自然数として、２（Ｎ＋１）逓倍し、Ｎ
＋１分周をすればよい。

【０１７４】これらのことを示したのが、図２８から図
３４である。

【０１７５】図２８では、クロック２φを分周回路７１
付きＰＬＬ(Phase Locked Loop)７０を用いて０．５倍
の周波数のクロックφを作り、そのクロックを出力回路
１１を用いて、メモリコントローラ３２より、出力す
る。されに、もとのクロック２φと同期して、出力回路
１２から信号を出力する。

【０１７６】図２９は、分周回路７１付きＰＬＬ(Phase
Locked Loop)７０が出力回路１１の先にある場合の一
実施例を示している。この方法によって、分周回路７１
付きＰＬＬ(Phase Locked Loop)７０を持たないメモリ
コントローラ３２にも本発明を適用できる。

【０１７７】図３０では、受信回路１３で受けたクロッ
クφ'を分周回路７１付きＰＬＬ(Phase Locked Loop)７
０を用いて２倍の周波数のクロック２φ'を作り、その
クロック２φ'を用いて、受信回路１４で受信した信号
をフリップフロップ２５でラッチする。ここで、ラッチ
するクロックは２φ'であって、メモリコントローラ内
部に供給されているクロック２φではない。２φと２
φ'とは周波数は等しいが、２φ'は、メモリコントロー
ラから出て再び戻って来たクロック、φ'から生成され
たクロックであって、一般に位相が違う。

【０１７８】図３１は、分周回路７１付きＰＬＬ(Phase
Locked Loop)７０が受信回路１３の手前にある場合の
一実施例を示している。この方法によって、分周回路７
１付きＰＬＬ(Phase Locked Loop)７０を持たないメモ
リコントローラにも本発明を適用できる。

【０１７９】図３２はクロック出力回路と入出力回路の
一実施例を示している。内部クロック２φの半分の周波
数のクロックφを分周回路７１付きＰＬＬ(Phase Locke
d Loop)７０によって作り出し、そのクロックを出力回
路１１によって、メモリコントローラより出力する。ま
た、メモリコントローラへもどって来たクロックφ'を
入力回路１３で受け、分周回路７１付きＰＬＬ(Phase L
ocked Loop)７０によって２倍の周波数のクロック２φ'
を作る。出力回路１２より出力されるデータはクロック
２φと同期して出力され、受信回路１４によって受信さ
れるデータはクロック２φ'に同期して受信される。

【０１８０】図３３は図３１と同様、分周回路７１付き
ＰＬＬ(Phase Locked Loop)７０が出力回路１１の先、
入力回路１３の手前にそれぞれある場合の一実施例であ
る。

【０１８１】図３４はメモリモジュールに、分周回路７
１付きＰＬＬ(Phase Locked Loop)７０を用いた場合の
一実施例を示す。メモリバス上を伝わってきたφ'を同
期型メモリ３１、例えばＳＤＲＡＭのクロックピンに供
給するには、メモリコントローラ側で周波数を半分にし
たクロックをもとに戻すため、分周回路７１付きＰＬＬ
(Phase Locked Loop)７０を用いて、周波数を２倍に
し、クロック２φ'を作り、それをメモリ３１に供給す
る。

【０１８２】図３２、図３３で示した例では、受信回路
と出力回路の両方を持ったＩ／Ｏ回路タイプのメモリコ
ントローラの例を示したが、図３８および図３９では、
受信回路と出力回路とが別々の端子をもったＩ／Ｏ分離
型のメモリコントローラに適用される。図３８と図３９
との違いは、図３２、図３３との違い同様、ＰＬＬ回路
がメモリコントローラの内部にある場合と外部にある場
合の違いである。

【０１８３】さらに、Ｉ／Ｏ分離型のメモリモジュール
に対しては図４０に示すメモリモジュールが提供され
る。これはＩ／Ｏ回路タイプの図３４に対するＩ／Ｏ分
離型の応用例である。

【０１８４】また、本発明は、レジスタタイプのバッフ
ァを持ったメモリモジュール（図４２）、単なるバッフ
ァ（中間バッファとして使用し、ラッチはしないタイプ
のバッファで、スルータイプ、バスドライバともいう）
をを持ったメモリモジュール（図４３）にも適用でき
る。

【０１８５】また、いままで明らかにしてきた本発明の
実施例に対し、メモリモジュール側にも抵抗を挿入した
場合も本発明は当然、有効である。この抵抗によって、
小振幅化をはかるのはもちろん、インピーダンス整合を
とることができ、反射ノイズを防止できる。

【０１８６】図４１は図４０に抵抗を追加した一実施
例、図４４、４５はそれぞれ図４２、４３に抵抗を追加
した一実施例である。

【０１８７】図１３〜図１４は、本発明の１実施例が実
現されたボードの状態を示す。図１３はメモリコントロ
ーラ３２がマザーボードに直接実装され、メモリＩＣ
（ＳＤＲＡＭ）３１がドーターボードに実装されたメモ
リモジュール３０がコネクタ３４を介してマザーボード
に実装されている状態を示す。

【０１８８】図１４は、メモリコントローラ３２をドー
ターボードに実装してモジュール化した例である。ま
た、図１５、図１６はメモリＩＣ３１をコネクタを介さ
ずに直接マザーボードに実装した例を示す。

【０１８９】上述してきたいくつかの実施例は、キャッ
シュメモリとプロッセサとの接続にも使用出来る。さ
らに、図１７に示すように、ワークステーションやパソ
コンでは、プロセッサバス、メモリバス、周辺バスな
ど、さまざまなバスがある。本発明ではメモリモジュー
ルとメモリモジュールとの接続を例にとって示したが、
本発明はメモリバスに限らず、その他のバスにおいて
も、またはコネクタの使用の有無、モジュール化の有無
に関係なく有効であることはいうまでもない。さらに、
ボード実装でなくとも、複数のＬＳＩを１つのパッケー
ジ内に納めるマルチモジュールにも適用できる。

【０１９０】

【発明の効果】本発明により、メモリシステムのよう
に、信号伝搬時間が大きくしかもモジュールの位置によ
る遅延時間の違いがあるシステムにおいても高速な信号
転送が可能な設計が行えるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の応用例についての、メ
モリコントローラとメモリモジュールとの接続関係及び
配線パターンを示す図。

【図２】従来の単相クロックシステム方式の信号伝送装
置を示す図。

【図３】従来のメモリシステムの実装構造及び回路を示
す図。

【図４】本発明の第１の実施例についてのメモリコント
ローラとメモリモジュールとの接続関係及び配線パター
ンを示す図。

【図５】本発明の第２の実施例についての、メモリコン
トローラとメモリモジュールとの接続関係及び配線パタ
ーンを示す。本発明を入出力共通型回路に適用した場合
に、クロック信号の向きを読み出し時と書き込み時とで
反転させる例を示す図である。

【図６】本発明の第１の実施例の応用例のメモリコント
ローラとメモリモジュールとの接続関係及び配線パター
ンを示す図。

【図７】本発明の第２の実施例の応用例についての、メ
モリコントローラとメモリモジュールとの接続関係及び
配線パターンを示す図。

【図８】本発明の第２の実施例の応用例についての、メ
モリコントローラとメモリモジュールとの接続関係及び
配線パターンを示す図。

【図９】本発明の第３の実施例についてのメモリコント
ローラとメモリモジュールとの接続関係及び配線パター
ンを示す。単一方向の信号伝送に適用した例を示す図。

【図１０】本発明の第３の実施例の応用例についてのメ
モリコントローラとメモリモジュールとの接続関係及び
配線パターンを示す図。

【図１１】本発明の第３の実施例の応用例についてのメ
モリコントローラとメモリモジュールとの接続関係及び
配線パターンを示す図。

【図１２】本発明の第４の実施例のメモリコントローラ
とメモリモジュールとの接続関係及び配線パターンを示
す図。

【図１３】本発明をメモリシステムに適用した場合の実
装構造を示す図。

【図１４】本発明をメモリシステムに適用した場合の実
装構造を示す図。

【図１５】本発明をメモリシステムに適用した場合の実
装構造を示す図。

【図１６】本発明をメモリシステムに適用した場合の実
装構造を示す図。

【図１７】情報処理システムのブロック構成図。

【図１８】メモリモジュールの外形を示す図。

【図１９】メモリモジュール上のデータ信号配線を示す
図。

【図２０】メモリモジュール上のアドレス・制御・クロ
ック信号配線を示す図。

【図２１】メモリモジュール上の入出力分離型のＳＤＲ
ＡＭ回路を示す図。

【図２２】メモリモジュール上のアドレス・制御・クロ
ック信号配線上にバッファ回路を挿入した場合の信号接
続を示す図。

【図２３】メモリモジュール上のデータ信号配線上に抵
抗を挿入した場合の信号接続を示す図。

【図２４】メモリモジュール上のアドレス・制御・クロ
ック信号配線上に抵抗を挿入した場合の信号接続を示す
図。

【図２５】メモリモジュール上のアドレス・制御・クロ
ック信号配線上にバッファ回路・抵抗を挿入した場合の
信号接続を示す図。

【図２６】メモリモジュール上の入出力共通型ＳＤＲＡ
Ｍ回路を示す図。

【図２７】メモリモジュール上にあるＳＤＲＡＭのアド
レス・制御・クロック信号入力回路を示す図。

【図２８】ＰＬＬ回路がメモリコントローラ内部にある
メモリコントローラのクロック出力回路を示す図。

【図２９】ＰＬＬ回路がメモリコントローラ外部にある
メモリコントローラのクロック出力回路を示す図。

【図３０】ＰＬＬ回路がメモリコントローラ内部にある
メモリコントローラのクロック入力回路を示す図。

【図３１】ＰＬＬ回路がメモリコントローラ外部にある
メモリコントローラのクロック入力回路を示す図。

【図３２】ＰＬＬ回路がメモリコントローラ内部にある
入出力共通型メモリコントローラを示す図。

【図３３】ＰＬＬ回路がメモリコントローラ外部にある
入出力共通型メモリコントローラを示す図。

【図３４】ＰＬＬ回路を持ったメモリモジュールにおけ
るクロック入力を示す図。

【図３５】リタイミング回路を備えたメモリコントロー
ラを示す図。

【図３６】本発明のリタイミング回路を用いた本発明の
メモリシステムを示す図。

【図３７】本発明の第５の実施例を示す図。

【図３８】ＰＬＬ回路がメモリコントローラ内部にある
入出力分離型メモリコントローラのクロック出力回路を
示す図。

【図３９】ＰＬＬ回路がメモリコントローラ外部にある
入出力分離型メモリコントローラのクロック出力回路を
示す図。

【図４０】入出力分離型ＳＤＲＡＭ回路を持ったメモリ
モジュールにおけるクロック入力を示す図。

【図４１】挿入抵抗と入出力分離型ＳＤＲＡＭ回路を持
ったメモリモジュールにおけるクロック入力を示す図。

【図４２】レジスタタイプのバッファ回路と入出力共通
型ＳＤＲＡＭ回路を持ったメモリモジュールを示す図。

【図４３】スルータイプのバッファ回路と入出力共通型
ＳＤＲＡＭ回路を持ったメモリモジュールを示す図。

【図４４】挿入抵抗とスルータイプのバッファ回路と入
出力共通型ＳＤＲＡＭ回路を持ったメモリモジュールを
示す図。

【図４５】挿入抵抗とレジスタタイプのバッファ回路と
入出力共通型ＳＤＲＡＭ回路を持ったメモリモジュール
を示す図。

【図４６】本発明の第6の実施例を示す図。

【図４７】本発明の第６の実施例の変形例を示す。片側
終端のバス構成を示す図。

【図４８】本発明の第６の実施例の変形例を示す図。

【図４９】本発明の第７の実施例を示す図。

【図５０】第４の実施例の変形例を示す図。

【図５１】第４の実施例の変形例を示す図。

【図５２】リタイミング回路を示す図。

【図５３】第６の実施例に接続されるメモリモジュール
回路の一実施例を示す図。

【図５４】第７の実施例に接続されるメモリモジュール
回路の一実施例を示す図。

【図５５】本発明の第８の実施例を示す図。

【符号の説明】

１１、１１Ａ、１２、２６・・出力回路、１３、１４、
２７・・受信回路２４、２５・・フリップフロップ２５Ａ・・Ｄタイプラッチ回路、２５Ｂ・・フリップフ
ロップ回路１５〜１７、１５Ａ〜１５Ｄ、２３、３５、３７・・伝
送線路２１、２２・・回路ブロック３０・・メモリモジュール、３１・・メモリＬＳＩ、３
２・・メモリコントローラ３３・・マザーボード、３４・・コネクタ、３６・・モ
ジュールの接点部３８・・伝送線路とコネクタの接点を表すマーク４０〜４５・・終端抵抗（終端電源も含む）４６〜４９・・マッチング抵抗６０・・抵抗６１・・バッファ回路７０・・ＰＬＬ回路７１・・分周回路９０・・スイッチ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０４Ｌ 25/02 Ｇ１１Ｃ 11/34 ３７１Ｋ (72)発明者栗原良一神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内

Claims

【特許請求の範囲】

【請求項１】第１の信号を出力する第１の出力回路を備
えた第１の回路ブロックと、該第１の信号を受信する第
１の受信回路を備えた複数の第２の回路ブロックとが、
配線で接続された信号伝送装置において、前記第１の回路ブロックは、第２の信号を出力する第２
の出力回路を備え、前記第２の回路ブロックは、前記第２の信号を受信する
第２の受信回路を備え、前記第１の受信回路は前記第２
の信号に同期して前記第１の信号をラッチすること特徴
とする信号伝送装置。
【請求項２】前記配線は、前記第１の信号を伝搬する第
１の配線と、前記第２の信号を伝搬する第２の配線とを
含み、前記第１及び第２の配線を、それぞれ第１の回路
ブロックから最遠の第２の回路の以遠の位置で折り返し
てレイアウトし、前記複数の第２の回路ブロックの一部を前記第１の回路
ブロックから折り返し位置までの配線上で接続し、残り
の前記第２の回路ブロックを前記折り返し位置より先の
配線上で接続したことを特徴とする請求項１記載の信号
伝送装置。
【請求項３】請求項２記載の信号伝送装置において、前
記第１の配線及び前記第２の配線をに終端抵抗を備えた
ことを特徴とする信号伝送装置。
【請求項４】請求項３記載の信号伝送装置において、前
記第１の出力回路と前記第１の配線との間に第１の信号
を伝えるための第３の配線があり、さらに前記第２の出
力回路と前記第２の配線との間に第２の信号を伝えるた
めの第４の配線を備え、前記第１の配線と前記第３の配線との間に第１の抵抗が
あり、前記第２の配線と前記第４の配線との間に第２の
抵抗を備えたことを特徴とした信号伝送装置。
【請求項５】請求項４記載の信号伝送装置において、第
１の抵抗の抵抗値が、第３の配線のインピーダンスの値
から第１の配線のインピーダンスの半分の値を引いた値
の半分から２倍の範囲にあり、また第２の抵抗の抵抗値
が、第４の配線のインピーダンスの値から第２の配線の
インピーダンスの半分の値を引いた値の半分から２倍の
範囲にあることを特徴とした信号伝送装置。
【請求項６】第１の信号を出力する第１の出力回路と、
第２の信号を受信する第１の受信回路とを備えた第１の
回路ブロックと、前記第１の信号を受信する第２の受信回路と、前記第２
の信号を出力する第２の出力回路を備えた複数の第２の
回路ブロックとが、配線で接続された信号伝送装置にお
いて、前記第１の回路ブロックは、第３の信号を出力す
る第３の出力回路と、該第３の信号を受信する第３の受信回路とを有し、前記第１の受信回路は、前記第３の受信回路が受信する
前記第３の信号に同期して前記第２の信号をラッチし、
前記第２の回路ブロックは、前記第３の信号を受信する
第４の受信回路を有し、前記第２の受信回路は、前記第４の受信回路が受信する
前記第３の信号に同期して前記第１の信号をラッチし、前記第２の出力回路は、前記第４の受信回路が受信する
前記第３の信号に同期して前記第２の信号を出力するこ
とを特徴とする信号伝送装置。
【請求項７】前記配線は、前記第１の信号を伝搬する第
１の配線と、前記第２の信号を伝搬する第２の配線と、
前記第３の信号を伝搬する第３の配線とを含み、前記第１、第２及び第３の配線を、それぞれ第１の回路
ブロックから最遠の第２の回路以遠の位置で折り返して
レイアウトし、前記第１及び第３の配線と、前記複数の第２の回路ブロ
ックの一部を前記第１の回路ブロックから折り返し位置
までの配線上で接続し、残りの前記第２の回路ブロック
を前記折り返し位置より先の配線上で接続し、前記第２の配線と前記第２の回路ブロックとの接続を、
前記第１の配線の折り返し位置までに接続された前記一
部の第２の回路ブロックについては、前記第２の配線の
折り返し位置より先の配線上で接続し、残りの前記第２
の回路ブロックについては、前記第２の配線の折り返し
位置までの配線上で接続し、前記第３の受信回路は、前記第３の配線を介して前記第
３の信号を受信することを特徴とする請求項６記載の信
号伝送装置。
【請求項８】前記第１、第２及び第３の配線は終端抵抗
を備えることを特徴とする請求項７記載の信号伝送装
置。
【請求項９】前記第１の出力回路と前記第１の配線との
間に前記第１の信号を伝えるための第１の分岐配線を、
前記第２の受信回路と前記第２の配線との間に前記第２
の信号を伝えるための第２の分岐配線を、前記第３の出
力回路と前記第３の配線との間に前記第３の信号を伝え
るための第３の分岐配線を、前記第３の受信回路と前記
第３の配線との間に前記第３の信号を伝えるための第４
の配線をそれぞれ備え、前記第１の配線と前記第１の分岐配線との間に第１の抵
抗素子を、前記第２の配線と前記第２の分岐配線との間
に第２の抵抗素子を、前記第３の配線と前記第３の分岐
配線との間に第３の抵抗素子を、前記第３の配線と前記
第４の分岐配線との間に第４の抵抗素子をそれぞれ備え
たことを特徴とする請求項８記載の信号伝送装置。
【請求項１０】請求項９記載の信号伝送装置において、
前記第１の抵抗素子の抵抗値は、前記第１の分岐配線の
インピーダンスの値から前記第１の配線のインピーダン
スの半分の値を引いた値の半分から２倍の範囲にあり、
また前記第２の抵抗素子の抵抗値は、前記第２の分岐配
線のインピーダンスの値から前記第２の配線のインピー
ダンスの半分の値を引いた値の半分から２倍の範囲にあ
り、前記第３の抵抗素子の抵抗値が、前記第３の分岐配
線のインピーダンスの値から前記第３の配線のインピー
ダンスの半分の値を引いた値の半分から２倍の範囲にあ
り、さらに前記第４の抵抗素子の抵抗値が、前記第４の
分岐配線のインピーダンスの値から前記第３の配線のイ
ンピーダンスの半分の値を引いた値の半分から２倍の範
囲にあることを特徴とした信号伝送装置。
【請求項１１】第１のデータ信号を出力する第１の送信
回路と、第２のデータ信号を受信する第１の受信回路と
からなる第１の送受信回路を有する第１の回路ブロック
と、前記第１のデータ信号を受信する第２の受信回路
と、前記第２のデータ信号を出力する第２の送信回路と
からなる第２の送受信回路を有する第２の回路ブロック
と、前記第１の回路ブロックと前記第２の回路ブロック
とを接続する配線とからなる信号伝送装置において、前記第１の回路ブロックは、第３のクロック信号を出力
する第３の出力回路と第４のクロック信号を受信する第
３の受信回路とからなる第３の送受信回路と、前記第４のクロック信号を出力する第４の送信回路とを
備え、前記第２の回路ブロックは、前記第３のクロック信号及
び第４のクロック信号を受信する第４の受信回路を備
え、前記第２の受信回路は、前記第３のクロック信号に同期
して前記第１のデータ信号をラッチし、前記第２の出力
回路は前記第４のクロック信号に同期して前記第２のデ
ータ信号を出力し、前記第１の受信回路は、前記第４の
クロック信号に同期して前記第２のデータ信号をラッチ
することを特徴とする信号伝送装置。
【請求項１２】前記配線は、前記第１の送受信回路と前
記第２の送受信回路間で前記第１、第２のデータ信号を
伝送する第１の配線と、前記第３の送受信回路と、前記
第４の送信回路及び第４の受信回路との間で前記第３、
第４のクロック信号を伝送する第２の配線とからなり、該第１、第２の配線を前記第１の回路ブロックから最遠
の第２の回路ブロック以遠の位置で折り返してレイアウ
トされ、前記第１、第２の配線について前記第２の回路ブロック
の一部を前記第１の回路ブロックから前記折り返し位置
までの配線上で接続し、残りの前記第２の回路ブロック
を前記折り返し位置より先の配線上で接続することを特
徴とする請求項１１記載の信号伝送装置。
【請求項１３】前記第１、第２の配線は、終端抵抗を備
えることを特徴とする請求項１２記載の信号伝送装置。
【請求項１４】前記第１の送受信回路と前記第１の配線
との間に第１、第２の信号を伝えるための第３の配線が
あり、前記第３の送受信回路と前記第２の配線との間に
第３、第４の信号を伝えるための第４の配線があり、前
記第４の出力回路と前記第２の配線との間に第４の信号
を伝えるための第５の配線を備え、前記第１の配線と前記第３の配線との間に第１の抵抗素
子があり、前記第２の配線と前記第４の配線との間に第
２の抵抗素子があり、さらに前記第２の配線と前記第５
の配線との間に第３の抵抗素子があることを特徴とする
請求項１３記載の信号伝送装置。
【請求項１５】前記第１の抵抗素子の抵抗値が、前記第
３の配線のインピーダンスの値から前記第１の配線のイ
ンピーダンスの半分の値を引いた値の半分から２倍の範
囲にあり、前記第２の抵抗素子の抵抗値が、第４の配線
のインピーダンスの値から第２の配線のインピーダンス
の半分の値を引いた値の半分から２倍の範囲にあり、第
３の抵抗素子の抵抗値が、第５の配線のインピーダンス
の値から前記第２の配線のインピーダンスの半分の値を
引いた値の半分から２倍の範囲にあることを特徴とした
請求項１４記載の信号伝送装置。
【請求項１６】第１のクロック信号を生成して出力する
クロック回路と、前記クロック回路から受信した前記第１のクロック信号
を自回路内へ分配するクロック分配回路と、前記クロッ
ク分配回路から分配された第２のクロック信号を回路外
部へ出力する第１の出力回路と、第３の信号を回路外部
へ出力する第２の出力回路を有する第１の回路ブロック
と、前記第２のクロック信号を受信する第１の受信回路と、
前記第３の信号を受信する第２の受信回路と、前記第２
の受信回路で受信した前記第２の信号を前記第１の信号
と同期してラッチするラッチ回路とを有する複数の第２
の回路ブロックとを備えたことを特徴とする信号伝送装
置。
【請求項１７】前記クロック分配回路は、前記クロック
信号を１／２逓倍して前記第１の出力回路へ分配するこ
とを特徴とする請求項１６記載の信号伝送装置。
【請求項１８】前記第２の受信回路と前記ラッチ回路と
の間に、前記第２の受信回路で受信したクロック信号を
２逓倍する回路を備えたことを特徴とする請求項１７記
載の信号伝送装置。
【請求項１９】クロック信号を生成して出力するクロッ
ク回路と、該クロック信号を受信し、受信したクロック信号に基づ
いて第１の信号を出力する第１の出力回路を有する第１
の集積回路と、前記クロック信号に基づいて動作し前記第１の信号を受
信する第１の受信回路を有する複数の第２の集積回路
と、前記クロック信号を前記第２の集積回路に伝達する第１
の配線と、前記第１の信号を前記第２の集積回路に伝達する第２の
配線と前記クロック回路、前記第１、第２の集積回路を
実装するための基板を有し、前記複数の第２の集積回路は、列状に並べて配置された
状態で実装される信号伝送装置において、前記複数の第２の集積回路を前記第１の配線上に直列に
接続させたことを特徴とする信号伝送装置。
【請求項２０】前記第１の配線は、前記クロック回路か
ら最も遠い位置に実装される前記第２の集積回路の以遠
の位置で折り返し、前記クロック回路から最も近い位置
に実装される前記第２の集積回路まで、折り返し位置ま
でと、折り返し位置以後でほぼ平行にレイアウトされ、前記第２の集積回路の一部を前記第１の配線の折り返し
位置までで接続し、残りの前記第２の集積回路を前記第
１の配線の折り返し位置以後に接続することを特徴とす
る請求項１９記載の信号伝送装置。
【請求項２１】前記第２の配線は、前記第１の集積回路
から最も遠い位置に実装される前記第２の集積回路以遠
の位置で折り返し、前記第１の集積回路から最も近い位
置に実装される前記第２の集積回路まで、折り返し位置
までと折り返し位置以後でほぼ平行にレイアウトされ、前記第２の集積回路と前記第１の配線との接続と同様に
前記第２の集積回路と前記第２の配線とを接続すること
を特徴とする請求項２０記載の信号伝送装置。
【請求項２２】請求項２１記載の信号伝送装置におい
て、更に、前記第２の集積回路内に備えられる第２の信
号を出力する第２の出力回路と、前記第１の集積回路内
に備えられる前記第２の信号を受信する第２の受信回路
と、前記第２の信号を前記第１の集積回路と前記第２の
集積回路間で伝達する第３の配線とを備え、前記第１の
配線は、前記第２の集積回路の各々と接続の後前記第１
の集積回路まで到達し、前記第２の集積回路は、前記第１の配線を介して受信す
る前記クロック回路に同期して前記第２の信号を出力
し、前記第１の集積回路は、前記第１の配線を介して受信す
る前記クロック回路に同期して前記第２の信号を受信す
ることを特徴とする信号伝送装置。
【請求項２３】クロック信号を生成して出力するクロッ
ク回路と、前記クロック回路を分配するクロック分配回路であって
前記クロック信号を１／２逓倍した第１の信号を出力す
るものと、前記クロック信号を受信し、該クロック信号に基づいて
動作する第１の回路ブロックであって、第２の信号を回
路外部へ出力する第２の出力回路を備えたものと、前記第２の信号を受信する第２の受信回路を備えた第２
の回路ブロックであって、前記第１の信号を受信する第１の受信回路と、前記第１
の受信回路が受信した前記第１の信号を２逓倍した第３
の信号を出力する逓倍回路と、前記２の受信回路が受信した前記第２の信号を前記第３
の信号に同期してラッチするラッチ回路とからなること
を特徴とする信号伝送装置。
【請求項２４】第１の信号を出力する第１の出力回路
と、前記第１の信号を受信する第１の受信回路と、第２
の信号を出力し、かつ第３の信号を受信する第１の入出
力回路を有する第１の回路ブロッ０ｐクと、前記第１の
信号を受信する第３の受信回路と前記第２の信号を受信
する第４の受信回路と第３の信号を出力する第３の出力
回路を有する複数の第２の回路ブロックを持ち、前記第
１の信号を伝送するための第１の配線と前記第２の信号
および第３の信号を伝送するための第２の配線をそれぞ
れ、第１の回路ブロックから最遠の第２の回路の位置、
または前記位置よりさらに遠い位置で折り返して、再び
第１の回路ブロックに戻るようにレイアウトし、前記第１の配線と前記第２の配線について、前記第２の
回路ブロックの一部を前記第１の回路ブロックから前記
折り返し位置までの配線上で接続し、残りの前記第２の
回路ブロックを前記折り返した点より先の配線上で接続
し、前記第２の信号が前記第１の信号と同じ向き伝わ
り、また前記第３の信号が前記第１の信号と逆向きに伝
わるように、前記第２の配線と前記第１の入出力回路の
間にスイッチ機能を持ったスイッチ回路が挿入され、さらに、第１の入出力回路が第１の信号に同期して第２
の信号をラッチすることを特徴とした信号伝送装置。
【請求項２５】請求項２４記載のの信号伝送装置におい
て、前記第１の配線または前記第２の配線が片側終端ま
たは両側終端したことを特徴とした信号伝送装置。
【請求項２６】請求項２５記載の信号伝送装置におい
て、前記第１の出力回路と前記第１の信号配線との間に
第１の信号を伝えるための第３の配線があり、前記スイ
ッチ回路と前記第２の信号配線との間に第２の信号を伝
えるための第４の配線があり、さらに前記スイッチ回路
と前記第２の信号配線との間に第３の信号を伝えるため
の第５の配線があることを特徴とした信号伝送装置。
【請求項２７】請求項２６記載の信号伝送装置におい
て、前記第１の配線と前記第３の配線との間に第１の抵
抗があり、前記第１の配線と前記第４の配線との間に第
２の抵抗があり、さらに前記第２の配線と前記第５の配
線との間に第３の抵抗があることを特徴とした信号伝送
装置。
【請求項２８】請求項２７記載の信号伝送装置におい
て、第１の抵抗の抵抗値が、第３の配線のインピーダン
スの値から第１の配線のインピーダンスの半分の値を引
いた値の半分から２倍の範囲にあり、またを第２の抵抗
の抵抗値が、第４の配線のインピーダンスの値から第１
の配線のインピーダンスの半分の値を引いた値の半分か
ら２倍の範囲にあり、第３の抵抗の抵抗値が、第５の配
線のインピーダンスの値から第２の配線のインピーダン
スの半分の値を引いた値の半分から２倍の範囲にあるこ
とを特徴とした信号伝送装置。
【請求項２９】請求項２７の信号伝送装置において、第
１の受信回路で受けた信号を２逓倍した信号に同期して
第１の入出力回路が第３の信号を受信することを特徴と
した信号伝送装置。
【請求項３０】請求項２９の信号伝送装置において、第
１の入出力回路が受信した第３の信号の位相を前記第１
の信号で同期して制御出来る信号へと変換するための位
相調整回路を持つことを特徴とした信号伝送装置。
【請求項３１】クロック信号を出力するクロック出力回
路と、メモリコントローラと、複数のメモリモジュール
と、該複数のメモリモジュールを一列に配列して実装す
る基板と、前記クロック信号を伝送する第１の配線と、前記メモリ
コントローラから前記メモリモジュールへ向かう信号を
伝達する第２の配線と、前記メモリモジュールから前記
メモリコントローラへ向かう信号を伝達する第３の配線
とを備えたメモリシステムにおいて、前記第１の配線は前記クロック出力回路から配線され、
前記複数のメモリモジュールと直列に接続され、前記第２、第３の配線は前記メモリコントローラから配
線され、前記複数のメモリモジュールに直列に接続さ
れ、前記第２の配線は、前記メモリコントローラから最遠の
前記メモリモジュール以遠の位置で折り返し、前記メモ
リコントローラから最も近い前記メモリモジュールまで
戻るようにレイアウトされ、前記第１、第３の配線のそれぞれは、前記メモリコント
ローラから最遠の前記メモリモジュール以遠の位置で折
り返し、前記メモリコントローラから最も近い前記メモ
リモジュールまで戻った後前記メモリコントローラに到
達するようにレイアウトされ、前記第１の配線と前記第２の配線では、前記メモリモジ
ュールの一部は前記第１の配線と前記第２の配線の折り
返し位置までで接続し、残りの前記メモリモジュールは
前記第１と第２の配線の前記折り返し位置以後で接続
し、前記第３の配線では、前記第１の配線と該第１の配線の
折り返し位置までで接続した前記一部のメモリモジュー
ルについては、前記第３の配線の折り返し位置以後で接
続し、前記残りのメモリモジュールについては、前記第
３の配線の折り返し位置までで接続したことを特徴とす
るメモリシステム。
【請求項３２】クロック信号を出力するクロック出力回
路と、メモリコントローラと、複数のメモリモジュール
と、該複数のメモリモジュールを一列に配列して実装す
る基板と、前記クロック信号を伝送する第１の配線と、前記メモリ
コントローラから前記メモリモジュールへ向かう信号を
伝達する第２の配線とを備えたメモリシステムにおい
て、前記第１の配線は前記クロック出力回路から配線され、
前記複数のメモリモジュールと直列に接続され、前記第
２の配線は、前記メモリコントローラから配線され、前
記複数のメモリモジュールに直列に接続されるようにし
て、前記第１、第２の配線と、前記メモリモジュールと
を接続したことを特徴とするメモリシステム。
【請求項３３】前記第１、第２の配線のそれぞれは、前
記メモリコントローラから最遠の前記メモリモジュール
以遠の位置で折り返し、前記メモリコントローラから最
も近い前記メモリモジュールまで戻るようにレイアウト
され、前記メモリモジュールの一部は前記第１の配線と前記第
２の配線の折り返し位置までで接続し、残りの前記メモ
リモジュールは前記第１と第２の配線の前記折り返し位
置以後で接続したことを特徴とする請求項３２記載のメ
モリシステム。
【請求項３４】クロック信号を出力するクロック出力回
路と、メモリコントローラと、メモリモジュールの接続
用の複数のコネクターと、該複数のコネクターを一列に
配列して実装する基板と、前記クロック信号を伝送する第１の配線と、前記メモリ
コントローラから前記コネクターへ向かう信号を伝達す
る第２の配線と、前記コネクターから前記メモリコント
ローラへ向かう信号を伝達する第３の配線とを備えたメ
モリシステム用基板において、前記第１の配線は前記クロック出力回路から配線され、
前記複数のコネクターと直列に接続され、前記第２、第３の配線は前記メモリコントローラから配
線され、前記複数のコネクターに直列に接続され、前記第２の配線は、前記メモリコントローラから最遠の
前記コネクター以遠の位置で折り返し、前記メモリコン
トローラから最も近い前記コネクターまで戻るようにレ
イアウトされ、前記第１、第３の配線のそれぞれは、前記メモリコント
ローラから最遠の前記コネクター以遠の位置で折り返
し、前記メモリコントローラから最も近い前記コネクタ
ーまで戻った後前記メモリコントローラに到達するよう
にレイアウトされ、前記第１の配線と前記第２の配線では、前記コネクター
の一部は前記第１の配線と前記第２の配線の折り返し位
置までで接続し、残りの前記コネクターは前記第１と第
２の配線の前記折り返し位置以後で接続し、前記第３の配線では、前記第１の配線と該第１の配線の
折り返し位置までで接続した前記一部のコネクターにつ
いては、前記第３の配線の折り返し位置以後で接続し、
前記残りのコネクターについては、前記第３の配線の折
り返し位置までで接続したことを特徴とするメモリシス
テム用基板。
【請求項３５】クロック信号を出力するクロック出力回
路と、メモリコントローラと、メモリモジュールの接続
用の複数のコネクターと、該複数のコネクターを一列に
配列して実装する基板と、前記クロック信号を伝送する第１の配線と、前記メモリ
コントローラから前記コネクターへ向かう信号を伝達す
る第２の配線とを備えたメモリシステム用基板におい
て、前記第１の配線は前記クロック出力回路から配線され、
前記複数のコネクターと直列に接続され、前記第２の配
線は、前記メモリコントローラから配線され、前記複数
のコネクターに直列に接続されるようにして、前記第
１、第２の配線と、前記コネクターとを接続したことを
特徴とするメモリシステム用基板。
【請求項３６】前記第１、第２の配線のそれぞれは、前
記メモリコントローラから最遠の前記コネクター以遠の
位置で折り返し、前記メモリコントローラから最も近い
前記コネクターまで戻る用にレイアウトされ、前記コネクターの一部は前記第１の配線と前記第２の配
線の折り返し位置までで接続し、残りの前記コネクター
は前記第１と第２の配線の前記折り返し位置以後で接続
したことを特徴とする請求項３５記載のメモリシステム
用基板。
【請求項３７】第１の信号を出力する第１の出力回路
と、第２の信号を出力する第２の出力回路と、第３の信
号を受信する第１の受信回路と、第４の信号を受信する
第２の受信回路を有する第１の回路ブロックと、前記第
１の信号を受信する第３の受信回路と前記第２の信号を
受信するための第４の受信回路と第３の信号を出力する
第３の出力回路と前記第４の信号を出力する第４の出力
回路を有する複数の第２の回路ブロックを持ち、前記第
１の信号と前記第２の信号と前記第３の信号そして前記
第４の信号を、前記第１の回路ブロックと前記第２の回
路ブロック間に伝送させる第１の配線と第２の配線と第
３の配線および第４の配線をそれぞれ、第１の回路ブロ
ックから最遠の第２の回路ブロックの位置、または前記
位置よりさらに遠い位置で折り返してレイアウトし、前記第１の信号と前記第３の信号について、前記第２の
回路ブロックの一部を前記第１の回路ブロックから前記
折り返し位置までの配線上で接続し、残りの前記第２の
回路ブロックを前記折り返した点より先の配線上で接続
し、前記第２の信号と前記第４の信号に対しては、第１
の信号が前記第１の回路ブロックから前記折り返し位置
までの配線上で接続している場合、前記第２の回路ブロ
ックは前記折り返した点より先の配線上で接続し、他の
前記第２の回路ブロックは、前記第１の回路ブロックか
ら前記折り返し位置までの配線上で接続し、第２の受信回路が第３の信号に同期して第４の信号をラ
ッチし、さらに第４の受信回路が第１の信号に同期して
第４の信号をラッチすることを特徴とした信号伝送装
置。
【請求項３８】第１の信号を出力する第１の出力回路
と、前記第３の信号を受信する第１の受信回路と、前記
第２の信号を出力し、前記第４の信号を受信する第１の
入出力回路を有する第１の回路ブロックと、前記第１の
信号を受信する第２の受信回路と前記第３の信号を出力
するための第２の出力回路と、第２の信号を受信し第４
の信号を出力する第２の入出力回路を有する複数の第２
の回路ブロックを持ち、前記第１の回路ブロックと前記
第２の回路ブロック間を伝送させる第１信号のための第
１の配線と、第２信号と第４信号のための第２の配線、
第３の信号のための第３の配線を第１の回路ブロックか
ら最遠の第２の回路の位置、または前記位置よりさらに
遠い位置で折り返してレイアウトし、前記第１の信号と前記第２の信号について、前記第２の
回路ブロックの一部を前記第１の回路ブロックから前記
折り返し位置までの配線上で接続し、残りの前記第２の
回路ブロックを前記折り返した点より先の配線上で接続
し、前記第３の信号に対しては、第１の信号が前記第１の回
路ブロックから前記折り返し位置までの配線上で接続し
ている場合、前記第２の回路ブロックは前記折り返した
点より先の配線上で接続し、他の前記第２の回路ブロッ
クは、前記第１の回路ブロックから前記折り返し位置ま
での配線上で接続し、第２の入出力回路が第１の信号に同期して第２の信号を
ラッチし、第１の入出力回路が第３の信号に同期して第
４の信号をラッチすることを特徴とした信号伝送線路。