JP2001042982A - デジタル情報処理システム - Google Patents

Abstract

(57)【要約】 【課題】構成要素間のインピーダンス不整合による信号
の歪み及び反射を減少させる。 【解決手段】本発明は、モジュールバス構造を備えたシ
ステムに関し、幾つかのソケットが印刷回路基板上の信
号線と直列連結され、単一並列終端を必要とする集積回
路メモリ装置を含む第１モジュールが第１ソケット内に
挿入される。第２モジュールが第２ソケット内に挿入さ
れ、このモジュールは所定の終端電圧に接続されてバス
信号線を終端させる複数の第２終端装置を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、モジュール形態の
デジタル情報処理システムバスに係り、より具体的に
は、信号線が直列に連結され厳格な終端（ｔｅｒｍｉｎ
ａｔｉｏｎ）を要求するモジュールバスに関する。

【０００２】

【従来の技術】近年、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａ
ｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）は、大部分の
コンピューターシステムにおいてメインメモリとして使
用されている。ＤＲＡＭは、速度向上と生産費節減が要
求されるランダムアクセスメモリの中で最も低廉なラン
ダムアクセスメモリである。

【０００３】同期形ＤＲＡＭ（ＳＤＲＡＭ）が速度とバ
ンド幅（ｂａｎｄｗｉｄｔｈ）の点で発展をしている
が、依然としてプロセッサーの速度要求との間にギャッ
プがある。例えば、現在、インテルＰＣ１００規格を基
礎にした高性能ＳＤＲＡＭは１００ＭＨｚのクロック周
波数で動作するが、インテルのペンティアムプロセッサ
ーのような現在のマイクロプロセッサーは３５０ＭＨｚ
を越える速い速度でデータを処理することができる。こ
のようなギャップは次世代プロセッサー、例えば、動作
速度約１ＧＨｚのインテルの“ＩＡ―３２” プロセッ
サーと“メルセド（Ｍｅｒｃｅｄ）”プロセッサーが出
現する時には更に大きくなると思われる。このような性
能の不一致の問題を解決するために、要求されるプロセ
ッサー速度を実現する新しいメモリ構造について研究が
続けられてきた。

【０００４】このようなバンド幅の不一致の問題に対す
る解決策として、米国のチップ設計会社であるラムバス
社（Ｒａｍｂｕｓ Ｉｎｃ．）は新しい高速メモリ構造
を提案した。ラムバスメモリは、速いチップ動作速度を
提供する高バンド幅（ｈｉｇｈ―ｂａｎｄｗｉｄｔｈ）
のチップインターフェース技術を基礎に設計された。
又、ラムバス技術は、コンピューター固有のデータ流れ
問題、即ち、低速メモリチップと高速マイクロプロセッ
サーと間の処理速度の不一致によって起こるボトルネッ
ク（ｂｏｔｔｌｅｎｅｃｋ）問題を解決することができ
る。

【０００５】最近まで、ラムバスＤＲＡＭ（以下、“Ｒ
ＤＲＡＭ”という）を含む幾つかの次世代技術が、世界
的なチップ会社及びコンピューター会社の認定を得るた
めに競争されてきた。他の技術として、三星電子株式会
社によって提案された“二重データ速度（Ｄｏｕｂｌｅ
Ｄａｔａ Ｒａｔｅ；ＤＤＲ）”ＤＲＡＭと、米国の
マイクロンテクノロジー（Ｍｉｃｒｏｎ Ｔｅｃｈｎｏ
ｌｏｇｙ Ｉｎｃ．）と現代電子との共同プロジェクト
であった“同期形リンク（ＳｙｎｃｈｒｏｎｏｕｓＬｉ
ｎｋ；ＳｙｎｃＬｉｎｋ）”ＤＲＡＭとが挙げられる。
現在、ＤＤＲとＳｙｎｃＬｉｎｋインターフェースのク
ロック周波数は各々２００ＭＨｚ及び４００ＭＨｚに留
まっているが、ラムバス技術は８００ＭＨｚのインター
フェースのクロック周波数を提供している。換言する
と、ＲＤＲＡＭは、１秒当り１．６Ｇｂｉｔのデータを
処理することができる。このような速度では、約１２
８，０００ページの新聞に相当するデータが１秒間に処
理される。そして、このような速度は、ＥＤＯ（ｅｘｔ
ｅｎｄｅｄ ｄａｔａ ｏｕｔ）ＤＲＡＭに比べて約２
５倍速く、現在ＰＣ―終端装置のメインメモリとして使
用されるＳＤＲＡＭに比べて約１０倍以上速い。従っ
て、ＲＤＲＡＭは、広範な分野、例えば、コンピュータ
ーメモリ、通信、グラフィック、民生用製品、及びバン
ド幅と低いレイテンシ（Ｌａｔｅｎｃｙ）を必要にする
他の応用分野に適している。又、ラムバス技術では、高
価のメモリサーブシステムの交替を可能にし、一つの標
準高速チップ対チップバス（ｓｉｎｇｌｅ ｓｔａｎｄ
ａｒｄ ｈｉｇｈ−ｓｐｅｅｄ ｃｈｉｐ−ｔｏ−ｃｈ
ｉｐｂｕｓ）に高性能メモリを相互連結することができ
る。従って、ラムバスメモリ技術は、世界的なチップ産
業界で次世代メモリチップ技術として好まれている。現
在では、主要チップ及びコンピューター供給業体は、ラ
ムバスメモリを事実上次世代システムメモリの標準にす
ることを保証している。

【０００６】図１は、モジュールバス構造を有する一般
的なラムバスシステムの基本的な構成要素を示した図面
である。図１に示されたように、システムは、４個の主
要構成要素、即ち、ラムバスチャンネル、ＲＤＲＡＭ、
チップセット（ｃｈｉｐｓｅｔ；又はメモリコントロー
ラ）及びラムバスインターフェースを備えている。各ラ
ムバスチャンネルは、３２個のＲＤＲＡＭまで対応する
ことができる。より詳細なラムバス社のメモリシステム
構成は図２に示されている。

【０００７】ラムバスインターフェースは、ラムバスチ
ャンネル上でチップセットとＲＤＲＡＭの両方に接続さ
れる。一般的に、ＲＤＲＡＭは、システムレベル規格
（ｓｐｅｃｉｆｉｃａｔｉｏｎ）を統合するチャンネル
を利用してチップセット（即ち、メモリコントローラ）
と通信し、８００ＭＨｚの速度でデータを転送すること
ができる。

【０００８】ラムバスチャンネル上で使用される高速信
号転送（ｓｉｇｎａｌｉｎｇ）をＲＳＬ（Ｒａｍｂｕｓ
Ｓｉｇｎａｌｉｎｇ Ｌｅｖｅｌ）と言う。ラムバス
チャンネルは次のような技術、即ち、高密度パッケージ
技術、高品質転送線、低電圧シグナルリング、チャネル
トポロジー（ｃｈａｎｎｅｌ ｔｏｐｏｌｏｇｙ）、偶
数／奇数入力サンプラ、疑似差動（ｐｓｅｕｄｏ―ｄｉ
ｆｆｅｒｅｎｔｉａｌ）入力、差動クロック、電流モー
ドドライバ、アクティブ電流制御及び精密なクロッキン
グ（ｃｌｏｃｋｉｎｇ）技術によって高速で動作する。

【０００９】このような技術が従来のＣＭＯＳのＩＣ
（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）とＰＣＢ
（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）プロ
セスに適用されることで、ラムバス技術は低費用で高性
能を達成することができる。本質的に、ラムバスチャネ
ルは、チップセットとＲＤＲＡＭ及び他のバス装置との
間でクロック信号、データ信号、制御信号及びアドレス
信号等の信号を転送する転送線である。

【００１０】特に、ラムバスチャネルは、その一端にチ
ップセットを有し、他の片端に終端抵抗（Ｒ_term）を有
するバストポロジー（ｂｕｓ ｔｏｐｏｌｏｇｙ）を備
えており、その中にＲＤＲＡＭを備えている（このよう
な一端に並列終端を有するバスを一般的に“単一並列終
端バス”と呼ぶ）。終端抵抗（Ｒ_term）は、バス信号を
論理“０”（即ち、１．８Ｖ）に対応するシステム供給
終端電圧（Ｖ_term）まで引き上げる。

【００１１】チップセット又はＲＤＲＡＭは、オープン
ドレーンＮＭＯＳトランジスター構造を利用してチャネ
ルからの電流を低くすることで論理“１”（即ち、１
Ｖ）を維持する。ラムバスチャンネル上の各装置は、細
微な信号（８００ｍＶ）のスイングを維持するために出
力電流の駆動を自動的に調節する。電流モードシグナリ
ング（ｃｕｒｒｅｎｔ ｍｏｄｅ ｓｉｇｎａｌｉｎ
ｇ）は付加的に高インピーダンスの利点を提供する。

【００１２】かつ、ラムバスメモリは、従来のＤＲＡＭ
と同様にモジュールメモリの拡張を許容する。一般的
に、メモリ拡張は、ラムバスイン−ラインメモリモジュ
ール（Ｒａｍｂｕｓ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ
Ｍｏｄｕｌｅ；ＲＩＭＭ）に呼ばれるラムバスメモリボ
ードを使用することによってなされ得る。

【００１３】図３は、単一並列終端と連結されたラムバ
スシステムのマザーボードソケットを示した図面であ
る。図４及び図５は、ＲＩＭＭの信号ルーティング（ｒ
ｏｕｔｉｎｇ）を概略的に示した図面であり、より具体
的には、図４は、データ及び制御信号の経路を示した図
面であり、図５は、更にクロック信号の経路を示した図
面である。

【００１４】ラムバスチャンネルは、３２個のメモリ装
置まで対応することができるので、一つのラムバスシス
テムでは、使用者環境に応じて、マザーボード上に１乃
至３個のＲＩＭＭソケットが提供されることが多いであ
ろう。しかし、ＳＤＲＡＭのＤＩＭＭ（ｄｕａｌ ｉｎ
−ｌｉｎｅ ｍｅｍｏｒｙ）ソケットとは違って、空い
たＲＩＭＭソケット（又はスロット）が存在してはなら
ない。その理由は、ラムバスシステム内の信号線が直列
に連結されるからである。即ち、ラムバスシステムで
は、信号線を持続するために、全ての利用可能なメモリ
ソケットを充たすことができるボードを備えなければな
らない。そして、空いたソケットがあると、バス信号が
遮断される。このような理由で、図６に図示されたよう
に、ＲＩＭＭが差し込まれないソケットを充たすための
“連続用（ｃｏｎｔｉｎｕｉｔｙ）”ＲＩＭＭ（以下
“Ｃ−ＲＩＭＭと呼ばれる）”が必要である。

【００１５】Ｃ−ＲＩＭＭはダミーモジュール（ｄｕｍ
ｍｙ ｍｏｄｕｌｅ）であり、このダミーモジュール
は、信号線を除いて、集積回路（ＩＣ）もアクティブ装
置も備えない印刷回路基板（ＰＣＢ）で構成され、ラム
バスマザーボード上の不使用のＲＩＭＭソケット内に挿
入されるように設計されている。そして、Ｃ−ＲＩＭＭ
は、チップセットの反対側に位置する最終ソケットコネ
クタに連結された終端抵抗（Ｒ_term；２８Ω）と終端電
圧（Ｖ_term；１．８Ω）を利用して、空いたＲＩＭＭソ
ケットコネクタを通じてラムバスチャンネルを持続さ
せ、ラムバスマザーボード上のバス信号を終結させる。
Ｃ−ＲＩＭＭは、ＲＩＭＭと同一の有効負荷（ｅｆｆｅ
ｃｔｉｖｅ ｌｏａｄ）を提供する。したがって、ラム
バスチャンネルは、ＲＩＭＭの有無に拘らず、一端が終
端されたバスと共に維持される。

【００１６】一般的に、あらゆるシステムにおいて、信
号のタイミングと信号の分配は重要である。同様に、Ｒ
ＩＭＭ信号線を有するラムバスチャンネルにおいても、
ＲＩＭＭの有無に拘らず、タイミングが精密に調節され
た信号を正確に分配できるようにすることが重要であ
る。

【００１７】理論的に、ラムバスチャンネルの特性イン
ピーダンス整合のためには、ラムバスシステムの終端抵
抗（Ｒ_term）として２８Ωの抵抗が使用されすべきであ
る。ＲＤＲＡＭとチップセットとの間のデータ転送は、
整合された終端を備えている時に最大速度及び振幅でな
される。ラムバスシステムのインピーダンスは２８Ωオ
ームであり１０％の許容誤差（ｔｏｌｅｒａｎｃｅ）を
持っており、この許容誤差は重要である。このような許
容誤差を充足させないとラムバスシステムは動作しな
い。

【００１８】しかし、現在の技術的な限界によってＲＩ
ＭＭソケットコネクタの抵抗値を３０Ω以下に減少させ
ることは難しい。したがって、ラムバスチャンネルトレ
ース線（ｔｒａｃｅ ｌｉｎｅｓ）（即ち、信号線）と
ＲＩＭＭソケットコネクタとの間のインピーダンス不整
合が発生し、これによってチャンネル上で信号反射が起
こる。更に、複数のＣ−ＲＩＭＭ上において、トレース
線の長さ及びインピーダンスが互いに異なると、各トレ
ース線の伝搬遅延時間が互いに異なり、各トレース線信
号の伝搬時間も異なることになる。

【００１９】このような反射及び互いに異なる伝搬時間
によって内部トレース線の混線と共に信号歪みが発生す
ることになる。特に、チャンネル上で通信するＲＤＲＡ
Ｍとチップセットは、有効チャンネルから信号を取り込
む前に、反射された信号が安定するまで待機すべきであ
るから、信号反射は、ラムバスシステムの速度及び動作
に悪影響を与え得る。このような待機時間は、大概ｔ
_{Ｑ．ｍａｘ}とｔ_{Ｑ．ｍｉ ｎ}（三星電子のＫＭ４１６ＲＤ
４Ｃ／ＫＭ４１８ＲＤ４Ｃの規格参照）のマージンを減
少させ、かつシステムの動作を遅くする。これと違っ
て、十分な待機時間の経過を待たない場合には、反射さ
れた信号が有効な信号として間違って認識され、これに
よって予想しなかったシステム動作の結果が発生する。

【００２０】以上の説明から、直列連結された信号線及
び単一並列終端を有する現在利用可能な高バンド幅バス
の欠点及び短所を除去することができる新しい形態のモ
ジュールバス構造が必要であることが理解されるであろ
う。

【００２１】

【発明が解決しようとする課題】従って、本発明の目的
は、構成要素間のインピーダンス不整合による信号の歪
み及び反射を減少させることができるモジュールバス構
造を有するデジタル情報処置システムを提供することで
ある。

【００２２】

【課題を解決するための手段】本発明は、デジタル情報
処置システム、例えば、コンピューターシステム、通信
システム、民生用機器等に関する。本発明のデジタル情
報処理装置は、モジュールバスの両端の間に位置する少
なくとも２個のソケットを具備する。これらのソケット
は、印刷回路基板上でバスに対して直列に連結される。
集積回路装置を具備する第１モジュールがモジュールバ
スの一終端に接続されたチップセットに最も近いソケッ
トに挿入される時、所定の終端電圧に接続された終端装
置を具備する第２モジュールが次のソケットに挿入され
る。終端装置は第２モジュール上でモジュールバスの信
号を終結させる。チップセットは第１モジュール上の集
積回路装置を制御する。

【００２３】本発明の一実施態様によれば、ラムバスチ
ップインターフェースを有するデジタル情報処理システ
ムが提供され、そのシステムは、印刷回路基板上の多数
の信号線を有するモジュールバス、及び、信号線の第１
及び第２終端の間に位置する第１及び第２ソケットを具
備している。第１ソケットは、信号線の第１終端の近く
に位置し、第２ソケットは信号線の第１終端よりも第２
終端寄りに位置する。第１及び第２ソケットは、信号線
の第１及び第２終端の間に位置すると共に信号線対して
直列に連結される。

【００２４】本発明の他の実施態様に係るラムバスシス
テムは、集積回路装置メモリ装置を有する第１モジュー
ルを具備している。集積回路装置メモリ装置は単一並列
終端を必要とする装置である。第１モジュールは第１ソ
ケットに挿入される。第１終端装置が所定の終端電圧と
信号線群の各々との間に接続される。第２モジュールは
第２ソケットに挿入される。第２モジュールは終端電圧
に接続される複数個の終端装置を含み、該モジュール上
で信号線が終結されるようにする。終端装置は、複数の
キャパシタ及び抵抗を含む。

【００２５】 〔発明の詳細な説明〕まず、本発明の正しい理解のため
に、図７及び図１０を参照してラムバス技術について説
明する。

【００２６】テスト用システムボード上でＲＩＭＭの性
能をテストした。このテストにおいて、各モジュールの
ＲＤＲＡＭ上で所定のデータ信号とクロック信号は、各
データパターンによってかなり歪み、その信号歪みの程
度はデータパターンに応じて違いがあった。これについ
て、図７を参照してより詳細に説明する。

【００２７】図７は、３個のＲＩＭＭを挿すことができ
る３個のＲＩＭＭソケット（Ｓｏｃｋｅｔ＃０，Ｓｏｃ
ｋｅｔ＃１、Ｓｏｃｋｅｔ＃２）を有するラムバスシス
テムを概略的に示す図面である。そして、テストは、４
個のＲＤＲＡＭ装置（Ｄｅｖｉｃｅ＃０〜Ｄｅｖｉｃｅ
＃３）を各々有する４個の装置（ＲＩＭＭ）について行
った。

【００２８】ラムバスシステムでは、データ転送は、チ
ップセットとＲＤＲＡＭとの間でだけ発生し、ＲＤＲＡ
Ｍ間では直接的に発生しない。したがって、信号線は、
ラムバスチャネルの一端で終端されることになる。チッ
プセットによって駆動されるデータ信号は、適正な電圧
スイング（ｓｗｉｎｇ）をしながら全てのＲＤＲＡＭを
通じて伝搬される。全てのＲＤＲＡＭは、チップセット
によって駆動されるデータ信号を感知する。

【００２９】我々は、データ読出テストを通じて、ＲＩ
ＭＭソケット（Ｓｏｃｋｅｔ＃０〜Ｓｏｃｋｅｔ＃２）
とテストボード上のチャネルトレース線間のインピーダ
ンス不整合によって起こる信号反射によって信号歪みが
発生することを発見した。テストは、広帯域（ｗｉｄｅ
ｒａｎｇｅ）の周波数領域にわたって適切なテストを
実施することができるＴＤＲ（ｔｉｍｅ ｄｏｍａｉｎ
ｒｅｆｌｅｃｔｏｍｅｔｒｙ）システムを使用して実
施された。

【００３０】ＴＤＲシステムを使用した分析によれば、
ＲＩＭＭソケットコネクタ近傍のインピーダンスが約３
５．６Ωであったが、これは、ラムバスチャンネルイン
ピーダンスの要求値（約２８Ω）より相当に大きな値で
ある。反射された信号のタイミングを正確に分析するこ
とで信号がソケット（Ｓｏｃｋｅｔ＃０〜Ｓｏｃｋｅｔ
＃２）のコネクタで反射されることを確認することがで
きた。また、シミュレーションでも同一の結果が得ら
れ、ソケット内での信号反射の主な要因はインピーダン
ス成分であることが分かった。

【００３１】特に、歪みは、第１ＲＩＭＭと第１ソケッ
ト（Ｓｏｃｋｅｔ＃０）内で最も大きく、第３モジュー
ルと第３ソケット（Ｓｏｃｋｅｔ＃２）側に向かうにつ
れて改善された。また、各モジュールで、第１ＲＤＲＡ
Ｍ装置（Ｄｅｖｉｃｅ＃０）で歪みが最も大きく、第４
ＲＤＲＡＭ装置（Ｄｅｖｉｃｅ＃３）に向かうにつれて
改善された。また、各ＲＤＲＡＭのデータピンＡ（ＤＱ
Ａ２，ＤＱＡ４，ＤＱＡ６，ＤＱＡ８）とデータピンＢ
（ＤＱＢ１，ＤＱＢ３，ＤＱＢ５，ＤＱＢ７）（三星電
子が提供しているＫＭ４１６ＲＤ４Ｃ／ＫＭ４１８ＲＤ
４ＣのＲＤＲＡＭ規格とＫＭＭＲ１６Ｒ４８Ｃ／ＫＭＭ
Ｒ１８Ｒ４８ＣのＲＩＭＭ規格を参照）上のデータ信号
は、他のデータピン上のデータ信号に比べて、遥かに歪
みが大きかった。また、ＲＩＭＭが第１ソケット（Ｓｏ
ｃｋｅｔ＃０）に挿入され、２個の連続用ＲＩＭＭ（Ｃ
−ＲＩＭＭ）が第２及び第３ソケット（Ｓｏｃｋｅｔ＃
１，Ｓｏｃｋｅｔ＃２）に挿入されている場合に歪みが
最も大きかった。

【００３２】図７は、４個のメモリ装置を有するＲＩＭ
Ｍと２個のＣ−ＲＩＭＭが挿入される３個のソケットを
備えたラムバスシステムの信号歪みのメカニズムを概略
的に説明するための図面である。図６に示されたよう
に、４個のメモリ装置を有するＲＩＭＭが第１ソケット
（Ｓｏｃｋｅｔ＃０）に挿入されてあり、２個のＣ−Ｒ
ＩＭＭが第２及び第３ソケット（Ｓｏｃｋｅｔ＃１，Ｓ
ｏｃｋｅｔ＃２）に各々挿入されていると仮定する。図
７によると、チップセットと第１ソケット（Ｓｏｃｋｅ
ｔ＃０）のＡ地点との間の信号伝搬遅延は０．６ｎｓで
あり、Ａ地点とＢ地点との間の伝搬遅延は１．３（＝
０．４＋０．５＋０．４）ｎｓである。そして、２つの
隣接ソケット間の伝搬遅延は０．１ｎｓであり、各Ｃ−
ＲＩＭＭにおける伝搬遅延は０．９ｎｓである。

【００３３】図１０は、図７に図示されたシステムの第
１ソケット（Ｓｏｃｋｅｔ＃０）において、データ信号
“１０１０１０１０”が第１ＲＤＲＡＭ装置（Ｄｅｖｉ
ｃｅ＃０）から順次に読出される場合の第１ＲＤＲＡＭ
装置（Ｄｅｖｉｃｅ＃０）のデータ信号のタイミング関
係を示したタイミング図である。

【００３４】ＲＤＲＡＭによって駆動されるデータは両
側方向に移動する。一番目のデータ信号“１”が第１Ｒ
ＤＲＡＭ装置（Ｄｅｖｉｃｅ＃０）から出力された後に
チップセットに到達するまでには１．０ｎｓを要する。
一番目のデータ信号がチップセットで反射され、Ａ地点
をからＢ地点に到達するまでには１．３ｎｓを要する。
このＢ地点で、一番目のデータ信号のレベルは重畳によ
って２倍になり、この信号は再びＢ地点で反射される。
Ｂ地点から反射された信号が再びチップセットに到達す
るまでに要する時間は１．９ｎｓである。

【００３５】一方、一番目のデータ信号が第１ＲＤＲＡ
Ｍ装置（Ｄｅｖｉｃｅ＃０）から出力される瞬間からそ
の信号がＢ地点を通じてＣ地点に到達するまでには１．
９ｎｓを要し、この信号はＣ地点で反射される。Ｃ地点
から反射された第１信号がチップセットに到達するまで
には２．９ｎｓを要する。従って、第１ＲＤＲＡＭ装置
（Ｄｅｖｉｃｅ＃０）、Ａ地点、Ｂ地点、Ｃ地点、Ｂ地
点、Ａ地点、及び、チップセットによって形成された第
１経路の全伝搬遅延は４．８ｎｓであり、この時間は、
第１ＲＤＲＡＭ装置（Ｄｅｖｉｃｅ＃０）、チップセッ
ト、Ａ地点、Ｂ地点、Ａ地点、及び、チップセットによ
って形成された第２パスの時間と同一である。これによ
って、２個の経路上で反射された２個の信号はチップセ
ットで重畳される。

【００３６】波形の重畳は、一番目のデータ信号が第１
ＲＤＲＡＭ装置（Ｄｅｖｉｃｅ＃０）から出力された時
から４．７ｎｓ後にチップセットに到達する４番目のデ
ータ信号“０”に影響を与え、これによって４番目のデ
ータ信号が図９に図示されたように極端に歪む。同様
に、３番目のデータ信号“１”が６番目のデータ信号
“０”に影響を与えて、５番目のデータ信号“１”が８
番目のデータ信号“０”に影響を与えて、２番目のデー
タ信号“０”が５番目のデータ信号“１”に影響を与え
て、次データ信号の歪みを起す。

【００３７】図１０は、図７に示されたシステムの第１
ソケットに差し込まれた第３ＲＤＲＡＭのデータ信号の
タイミング関係を示したタイミングであり、図１１は、
図７に示された第１ソケット（Ｓｏｃｋｅｔ＃０）に差
し込まれた第４ＲＤＲＡＭ装置（Ｄｅｖｉｃｅ＃３）の
波形図である。図１０に示すように、反射されたデータ
信号は、いずれの点でも重畳されない。従って、図１１
に示されたように、第４ＲＤＲＡＭ装置（Ｄｅｖｉｃｅ
＃３）では殆ど信号歪みが発生しない。

【００３８】図１２は、図７に示されたシステムのクロ
ック信号とデータ信号の波形図である。図１２による
と、ラムバスチャネルトレース線とＲＩＭＭソケットコ
ネクタとの間のインピーダンス不整合によりデータ信号
が歪む。また、クロック信号も歪むが、その理由は、Ｃ
−ＲＩＭＭを有するＲＩＭＭ上のＲＳＬトレース線間の
クロストーク（ｃｒｏｓｓｔａｌｋ）のためである。

【００３９】また、テストは、各々８個のＲＤＲＡＭ装
置を具備するＲＩＭＭについての実施され、これらのＲ
ＩＭＭでも同様の現象が発生することが確認された。こ
の場合において、第１ＲＩＭＭソケットの第２装置での
信号歪みが最も大きかった。

【００４０】データ信号の歪曲はソケットの大きな抵抗
値に起因する。このような問題を解決するためには、ソ
ケット自体のインピーダンスを減少させること、及び／
又は、ソケット自体のキャパシタンス増加させること
で、ソケットの全体インピーダンスを減少させることが
必要である。

【００４１】前述したように、ラムバスシステムは、モ
ジュールバス構造及び４個の構成要素（即ち、ラムバス
インターフェース、ラムバスチャネル、ＲＤＲＡＭ、及
び、チップセット（又はメモリコントローラ））を具備
している。ラムバスインターフェースは、ラムバスチャ
ネル上でチップセットとＲＤＲＡＭの全てに設けられ
る。一般的に、ＲＤＲＡＭは、システムレベル規格で接
続されるチャネルを利用してチップセット（又はメモリ
コントローラ）と通信し、８００ＭＨｚの速度でデータ
を転送することができる。

【００４２】ラムバスベースのシステムは、ラムバスチ
ャネルが３２個以下のラムバス装置に対応できるので、
システムマザーボード上に３個程度のＲＩＭＭソケット
が備えられ得る。また、ラムバスシステムでは、そのバ
ス信号線が直列に連結されるようになっているので、バ
ス信号の連続性のためにはＲＩＭＭソケット（又はスロ
ット）が空いている状態に放置することができない。し
たがって、ＲＩＭＭが差し込まれていない、空いたソケ
ットに、ＲＩＭＭの代わりに、Ｃ−ＲＩＭＭを差し込む
必要がある。

【００４３】以下、図１２乃至図１６を参照して本発明
の好適な実施形態を説明する。図１２乃至図１６では、
当業者に周知の構成要素は、本発明の要旨をぼかさない
ために、図示されていない。

【００４４】図１２は、本発明の第１実施形態に係る終
端機能を有するＣ−ＲＩＭＭ（以下、“Ｔ−ＲＩＭＭ”
という）を示した図面である。図１２に示すように、本
発明の第１実施形態に係るＴ−ＲＩＭＭ（１００）は、
トレース線又は信号線が形成された印刷回路基板（ＰＣ
Ｂ）（１０２）を含む。終端電圧（Ｖ_term）が提供され
る印刷回路基板（１０２）の左辺（１０４）と印刷回路
基板（１０２）の右辺（１０６）の双方の上に終端抵抗
（R_term）が設けられ、一つ又は二つの約２ｐＦの終端
キャパシタ（Ｃ_term）がＰＣＢ（１０２）の左右辺（１
０４，１０６）のいずれかの一方又は双方に位置するこ
とを除いて、Ｔ−ＲＩＭＭ（１００）は、従来のＣ−Ｒ
ＩＭＭと同一の構造を持っている。

【００４５】終端キャパシタ（Ｃ_term）は、終端電圧
（Ｖ_term）と基準電圧（即ち、接地電圧）との間に連結
される。Ｔ−ＲＩＭＭは、Ｃ−ＲＩＭＭと共に複数の空
きＲＩＭＭソケットに挿入されるように設計される。終
端抵抗とキャパシタがＴ−ＲＩＭＭ（１００）のラムバ
スチャンネルを終端させる。Ｔ−ＲＩＭＭ（１００）
は、ＲＩＭＭから終端電圧（Ｖ_term）までの距離を減少
させ、従来のＣ−ＲＩＭＭにおけるトレース線間のクロ
ストークの発生を根本的に防止する。

【００４６】例えば、ラムバスシステムが３個のＲＩＭ
Ｍソケットを備えて、これらの中の一つのＲＩＭＭソケ
ットだけが使用されると仮定すると、ＲＩＭＭは、ＲＩ
ＭＭチップセットに対して一番近いソケットに挿入され
る。本発明の第１実施形態に係るＴ−ＲＩＭＭは、ＲＩ
ＭＭが挿入されたソケットの次のソケットに挿入され、
従来のＣ−ＲＩＭＭは、従来の終端装置に一番近いソケ
ットである最後ソケットに挿入されることになる。ま
た、２個のＲＩＭＭが使用されると仮定すると、2個の
ＲＩＭＭは、ＲＩＭＭチップセットに対してより近い２
個のソケットに挿入され、本発明の第１実施形態のＴ−
ＲＩＭＭは、終端装置に近い最後のソケットに挿入され
る。また、３個のＲＩＭＭが使用されると仮定すると、
Ｔ−ＲＩＭＭは不要である。

【００４７】図１４は、本発明の第２実施形態に係るＴ
−ＲＩＭＭを示した図面である。図１４によると、本発
明の第２実施形態に係るＴ−ＲＩＭＭ（１１０）は、そ
の印刷回路基板（１１２）上に終端抵抗（Ｒ_term）と終
端キャパシタ（Ｃ_term）が設けられている。終端抵抗
（Ｒ_term）と終端キャパシタ（Ｃ_term）は、終端電圧
（Ｖ_term）を有する印刷回路基板（１１２）の左辺（１
１４）の位置にのみ存在する。終端キャパシタ
（Ｃ_term）は約２ｐＦであり、終端電圧（Ｖ_term）と接
地電圧との間に連結される。このＴ−ＲＩＭＭ（１１
０）は、本発明の第１実施例に係るＴ−ＲＩＭＭ（１０
０）と同一の作用効果を有する。

【００４８】図１５は、本発明の第３実施形態に係るＴ
−ＲＩＭＭである。図１５によると、本発明の第３実施
形態に係るＴ−ＲＩＭＭ（１２０）は、その印刷回路基
板（１２２）上に終端抵抗（Ｒ_term）と終端キャパシタ
（Ｃ_term）が設けられている。終端抵抗（Ｒ_term）と終
端キャパシタ（Ｃ_term）は、終端電圧（Ｖ_term）を有す
る印刷回路基板のコネクタの右辺（１２６）上だけに存
在する。終端キャパシタ（Ｃ_term）は約２ｐＦであり、
終端電圧（Ｖ_term）と接地電圧との間に連結される。こ
のようなＴ−ＲＩＭＭ（１２０）は、本発明の第１及び
第２実施形態に係るＴ−ＲＩＭＭ（１００、１１０）と
同一の作用効果を有する。

【００４９】図１６は図１３乃至図１５に示すＴ−ＲＩ
ＭＭのいずれか一つを備えたシステムにおけるクロック
信号とデータ信号の波形図である。図１６によると、Ｔ
−ＲＩＭＭがＣ−ＲＩＭＭ挿入用ソケットでの信号反射
とＣ−ＲＩＭＭ上での混線を遮断することでデータ信号
とクロック信号の歪みが発生しないことが分かる。ま
た、Ｔ−ＲＩＭＭの使用によって各ｔ_Ｑのマージンとし
て約３５０ｐｓの増加をもたらす。

【００５０】以上、本発明を特定の実施形態を通して説
明したが、本発明の技術的範囲は、当該特定の実施の形
態に限定されず、特許請求の範囲に基づいて定められる
ことは言うまでもない。

【００５１】

【発明の効果】本発明による直列連結信号線を備えたモ
ジュールバスによると、構成要素間のインピーダンス不
整合による信号の歪み及び反射を減少させることができ
る。そして、直列連結された信号線及び単一並列終端を
有する高バンド幅バスの欠点及び短所を改善することが
できる。

【図面の簡単な説明】

【図１】ラムバス社によって提案された高バンド幅チッ
プインターフェース技術を採用したモジュールバスシス
テムを示した図である。

【図２】図１に図示されたモジュールバスシステムの詳
細ブロック図である。

【図３】単一並列終端を有するラムバスバースのシステ
ムのマザーボードソケット連結を示した図である。

【図４】ラムバスモジュールの信号伝達方式を概略的に
示した図である。

【図５】ラムバスモジュールの信号伝達方式を概略的に
示した図である。

【図６】連続用ラムバスモジュールを利用したラムバス
チャンネル信号の連続性を示した図である。

【図７】３個のソケットを備えたラムバスシステムの信
号歪みのメカニズムを概略的に説明するための図であ
る。

【図８】図７に図示されたシステムにおける第１ソケッ
ト上の一番目のメモリデータ信号のタイミング図であ
る。

【図９】図７に図示されたシステムにおける第１ソケッ
ト上の一番目のメモリ装置のデータ信号波形図である。

【図１０】図７に図示されたシステムにおける第１ソケ
ット上の最後のメモリ装置のデータ信号タイミング図で
ある。

【図１１】図７に示された第１ソケット上の最後のメモ
リ装置のデータ信号波形図である。

【図１２】図７に図示されたシステムにおけるクロック
信号とデータ信号の波形図である。

【図１３】本発明に係る連続用モジュールの第１実施形
態を示した図である。

【図１４】本発明に係る連続用モジュールの第２実施形
態を示した図である。

【図１５】本発明に連係る続用モジュールの第３実施形
態を示した図である。

【図１６】図１３乃至図１５に示す連続用モジュールの
いずれか一つを備えたシステムにおけるクロック信号と
データ信号の波形図である。

【符号の説明】

１００，１１０，１２０：Ｔ−ＲＩＭＭ（Ｔｅｒｍｉｎ
ａｔｉｏｎ Ｒａｍｂｕｓ Ｉｎ−ｌｉｎｅ Ｍｏｄｕ
ｌｅ） １０２，１１２，１２２：印刷回路基板 １０４，１１４：印刷回路基板の左辺 １０６，１２６：印刷回路基板の右辺

Claims (12)

【特許請求の範囲】
1. 【請求項１】 第１終端と第２終端を有し、印刷回路基
   板に形成されたバスと、 前記バスに対して直列連結され、前記バスの第１終端と
   前記第２終端との間に位置する第１ソケット及び第２ソ
   ケットと、 集積回路装置を含み、前記第１ソケットに挿入される第
   １モジュールと、 前記印刷回路基板上に提供される終端電圧に接続される
   終端装置と、 を具備し、 前記第１ソケットは、前記バスの前記第１終端寄りの位
   置に配置され、前記第２ソケットは、前記第１ソケット
   よりも前記バスの前記第２終端寄りの位置に配置されて
   おり、 前記終端装置は、前記第２ソケット内に挿入されること
   により前記バスを終端させる第２モジュールを含むこと
   を特徴とするデジタル情報処理システム。
2. 【請求項２】 前記バスの第１終端に連結されたチップ
   セットを更に具備することを特徴とする請求項１に記載
   のデジタル情報処理システム。
3. 【請求項３】 前記チップセットは、前記第１モジュー
   ル内の集積回路装置を制御することを特徴とする請求項
   ２に記載のデジタル情報処理システム。
4. 【請求項４】 前記集積回路装置はメモリ装置を含むこ
   とを特徴とする請求項３に記載のデジタル情報処理シス
   テム。
5. 【請求項５】 前記終端装置は抵抗体を含むことを特徴
   とする請求項１に記載のデジタル情報処理システム。
6. 【請求項６】 前記終端装置はキャパシタを含むことを
   特徴とする請求項１に記載のデジタル情報処理システ
   ム。
7. 【請求項７】 前記終端電圧と前記バスの前記第２終端
   との間に接続された他の終端装置を更に具備することを
   特徴とする請求項１に記載のデジタル情報処理システ
   ム。
8. 【請求項８】 第１終端と第２終端を各々有する信号線
   群を含むモジュールバスと、 前記信号線群に対して直列連結され、前記信号線群の第
   １及び第２終端の間に位置する第１及び第２ソケット
   と、 集積回路メモリ装置を含み、該集積回路メモリ装置が単
   一並列終端になるように前記第１ソケット内に挿入され
   る第１モジュールと、 前記印刷回路基板上に提供される終端電圧と前記信号線
   群の第２終端との間に各々連結される第１終端装置と、 前記終端電圧に接続される第２終端装置と、 を具備し、 前記第１ソケットは、前記信号線群の前記第１終端寄り
   の位置に配置され、前記第２ソケットは、前記第１ソケ
   ットよりも前記信号線群の前記第２終端寄りの位置に配
   置されており、 前記第２終端装置は、前記第２ソケット内に挿入される
   ことにより前記信号線群を終端させる第２モジュールを
   含むことを特徴とするデジタル情報処理システム。
9. 【請求項９】 前記信号線群の第１終端に連結されたメ
   モリコントローラを更に具備することを特徴とする請求
   項８に記載のデジタル情報処理システム。
10. 【請求項１０】 前記メモリ装置と前記メモリコントロ
    ーラがラムバスチップインターフェースを各々有するこ
    とを特徴とする請求項８に記載のデジタル情報処理シス
    テム。
11. 【請求項１１】 前記第２終端装置は抵抗体を含むこと
    を特徴とする請求項８に記載のデジタル情報処理システ
    ム。
12. 【請求項１２】 前記第２終端装置は抵抗体とキャパシ
    タを含むことを特徴とする請求項８に記載のデジタル情
    報処理システム。