KR20010003085A - 모듈러 버스 구조를 갖는 디지털 정보 처리 시스템 - Google Patents

Abstract

본 발명은 모듈 버스 구조를 갖춘 시스템에 관한 것으로, 몇 개의 소켓들이 인쇄회로기판 상의 신호선들과 직렬 연결되고, 단일 병렬 종단을 필요로 하는 집적회로 메모리 장치들을 포함하는 제 1 모듈이 제 1 소켓 내로 삽입된다. 제 2 모듈이 제 2 소켓 내로 삽입되는데, 이 모듈은 소정의 종단전압에 접속되어서 상기 버스 신호선들을 종결시키는 복수의 제 2 종단 장치들을 구비한다.

Description

모듈러 버스 구조를 갖는 디지털 정보 처리 시스템{Digital Information Processing System With A Modular Bus Architecture}

본 발명은 모듈 형태의 디지털 정보 처리 시스템 버스에 관한 것으로, 더 구체적으로는 신호선들이 직렬로 연결되고 엄격한 종단(termination)을 요구하는 모듈 버스에 관한 것이다.

DRAM(dynamic random access memory)은 오늘날의 대부분의 컴퓨터 시스템에서 메인 메모리로서 압도적으로 사용되고 있다. DRAM은 속도 향상과 생산비 절감 양자간의 상반성을 갖고 있는 가장 저렴한 형태의 램덤 액세스 메모리이다.

동기형 DRAM(SDRAM)이 속도와 대역폭(bandwidth)에 있어 상당한 발전을 하고 있지만, 여전히 프로세서의 속도 요구에 대해서는 격차를 보이고 있다. 예를 들면, 현재, 인텔 PC100 사양을 기초로 한 고성능 SDRAM은 100 MHz의 클럭 주파수에서 동작하지만, 인텔 펜티움 프로세서와 같은 현재의 마이크로 프로세서들은 350 MHz 보다 더 빠른 속도로 데이터를 처리할 수 있다. 이러한 격차는 다음 세대 프로세서들, 예를 들면, 동작속도 약 1 GHz의 인텔 "IA-32" 프로세서와 "메르세드(Merced)" 프로세서가 출현될 때에는 더욱 커질 것으로 생각된다. 이러한 성능상의 불일치로 인해 요구되는 프로세서 속도를 충족할 수 있는 새로운 메모리 구조에 대한 중요한 연구가 계속되어 왔다.

이와 같은 대역폭의 불일치 문제에 대한 해결책으로서, 미합중국의 칩 설계회사인 램버스(Rambus Inc.)는 새로운 고속 메모리 구조를 제안했다. 램버스 메모리는 빠른 칩 동작속도를 제공하는 고대역폭(high-bandwidth)의 칩 인터페이스 기술을 기초로 설계되었다. 또, 램버스 기술은 컴퓨터 고유의 데이터 흐름 문제 즉, 저속 메모리 칩과 고속 마이크로 프로세서간의 처리 속도 불일치에 의해 야기되는 병목(bottleneck) 문제를 해결할 수 있다.

최근까지 램버스 DRAM(이하, "RDRAM"이라 칭함)을 포함해서 몇몇 차세대 기술이 세계적인 칩 회사들 및 컴퓨터 회사들의 인정을 얻기 위해 경쟁해 오고 있었다. 다른 기술들로서는 삼성전자에 의해 제안된 "이중 데이터 속도(Double Data Rate;DDR)" DRAM과, 미국의 마이크로 테크날러지(Micron Technology Inc.)와 현대전자간의 공동 프로젝트 이였던 "동기형 링크(Synchronous Link; SyncLink)" DRAM이 있다. 현재로서는 이들 두 기술이 더 이상 램버스 메모리의 경쟁 상대가 될 것 같지 않다. 현재, DDR 과 SyncLink 인터페이스의 클럭 주파수는 각각 200 MHz 및 400 MHz에 머물고 있지만, 램버스 기술은 800 MHz의 인터페이스 클럭 주파수를 제공하고 있다. 바꾸어 말해, RDRAM은 1초당 1.6 Gbit의 데이터를 처리할 수 있다. 이러한 속도로는 약 128,000 페이지의 신문에 해당하는 데이터가 1초에 처리될 수 있다. 그리고, 이러한 속도는 EDO(extended data out) DRAM 보다 약 25배, 또한 현재 PC-종단 장치의 메인 메모리로서 사용되는 SDRAM 보다 약 10배 이상 빠른 것이다. 따라서, RDRAM은 광범한 분야, 예컨대, 컴퓨터 메모리, 통신, 그래픽, 민생용 제품, 그리고 대역폭과 낮은 레이턴시(latency)를 필요로 하는 다른 응용 분야들에서 사용되기에 적합하다. 또, 램버스 기술은 고가의 메모리 서브시스템의 교체를 가능하게 하고, 하나의 표준 고속 칩 대 칩 버스(single standard high-speed chip-to-chip bus)로 고성능 메모리들을 상호 연결할 수 있다. 따라서, 램버스 메모리 기술은 세계적인 칩 산업계에서 차세대 메모리 칩 기술로서 선호되고 있다. 이미, 주요 칩 및 컴퓨터 공급업체들은 램버스 메모리를 사실상 다음 세대 시스템 메모리의 표준으로 삼을 것을 보증하고 있다.

도 1은 모듈 버스 구조를 갖는 일반적인 램버스 시스템의 기본적인 구성 요소를 나타낸 도면이다. 도 1에 도시된 바와 같이, 상기 시스템은 4개의 주요 구성 요소를 갖추고 있는데, 이들 구성 요소로서는 램버스 채널, RDRAM, 칩셋(chipset; 또는 메모리 컨트롤러) 및 램버스 인터페이스가 있다. 각 램버스 채널은 32개의 RDRAM까지 지원할 수 있다. 보다 상세한 램버스사의 메모리 시스템 구성은 도 2에 도시되어 있다.

상기 램버스 인터페이스는 램버스 채널 상에서 칩셋과 RDRAM의 양쪽으로 수행된다. 일반적으로 RDRAM은 시스템 레벨 사양을 통합하는 채널을 이용하여 칩셋(즉, 메모리 컨트롤러)과 통신하고, 800 MHz의 속도로 데이터를 전송할 수 있다.

상기 램버스 채널 상에서 사용되는 고속 신호 전송(signaling)을 RSL(Rambus Signaling Level)이라 한다. 상기 램버스 채널은 다음과 같은 기술들 즉, 밀집한 패키지 기술, 고품질 전송선, 저전압 시그널링, 채널 토폴러지(channel topology), 짝수/홀수 입력 샘플러, 의사 차동(pseudo-differential) 입력, 차동 클럭, 전류 모드 드라이버, 액티브 전류 제어 및 정밀한 클럭킹(clocking) 기술에 의해 고속으로 동작한다.

이러한 기술들이 종래의 CMOS IC(integrated circuit)와 PCB(printed circuit board) 프로세스에 적용됨으로써 램버스 기술은 저비용으로 고성능을 달성할 수 있다. 본질적으로, 램버스 채널은 칩셋과 RDRAM 및 다른 버스 장치들간에서 클럭신호와 데이터신호, 제어신호 및 어드레스 신호와 같은 신호를 전송하는 전송선이다.

특히, 램버스 채널은 그 한 쪽 끝에 칩셋을 갖추고 다른 쪽 끝에 종단 저항(R_term)을 갖춘 버스 토폴러지(bus topology)를 갖추 있고, 그 가운데에는 RDRAM을 갖추고 있다(이와 같이 한쪽 끝에 병렬 종단을 갖는 형태를 갖는 버스를 일반적으로 "단일 병렬 종단 버스"라 부름). 종단 저항(R_term)은 버스 신호를 논리 "0"(즉, 1.8 V)에 대응하는 시스템 공급 종단 전압(V_term) 까지 끌어올린다.

칩셋 또는 RDRAM은 오픈-드레인 NMOS 트랜지스터 구조를 이용하여 채널로부터의 전류를 낮춤으로써 논리 "1"(즉, 1 V)을 유지한다. 램버스 채널상의 각 장치는 미세한 신호(800 mV)의 스윙을 유지하기 위해 출력 전류의 구동을 자동적으로 조절한다. 전류 모드 시그널링(current mode signaling)은 부가적으로 고 임피던스의 이점을 제공한다.

또한, 램버스 메모리는 종래 DRAM에서의 실행과 마찬가지로 모듈 메모리 확장을 허용한다. 일반적으로, 메모리 확장은 램버스 인-라인 메모리 모듈(Rambus In-line Memory Module; RIMM)로 칭하는 램버스 메모리 보드를 사용함으로써 가능하다.

도 3은 단일 병렬 종단과 연결된 램버스 시스템의 마더보드 소켓을 나타낸 도면이다. 도 4a 및 도 4b는 RIMM의 신호 라우팅을 개략적으로 보여주고 있는데, 도 4a는 데이터 및 제어신호의 경로를 나타낸 도면이고, 도 4b는 클럭 신호의 경로를 나타낸 도면이다.

한편, 램버스 채널은 32개의 메모리 장치까지만 지원할 수 있기 때문에 하나의 램버스 시스템에서는 사용자 환경에 따라서 마더보드 상에 아마도 1 내지 3개의 RIMM 소켓만이 제공될 것이다. 그러나, SDRAM DIMM(dual in-line memory) 소켓과는 달리 빈 RIMM 소켓(또는 슬롯)이 존재해서는 안된다. 그 이유는 램버스 시스템 내의 신호선이 직렬로 연결되도록 되어 있기 때문이다. 즉, 램버스 시스템은 신호를 지속시키기 위해 모든 이용 가능한 메모리 소켓들을 채울 수 있는 보드들을 갖추어야만 한다. 그리고, 빈 소켓이 있으면, 버스 신호가 차단될 것이다. 이러한 이유로, 도 5에 도시된 바와 같이, RIMM들이 끼워지지 않은 소켓들을 채우기 위한 "연속용(continuity)" RIMM(이하 "C-RIMM"이라 칭함)들이 필요하다.

C-RIMM은 더미 모듈(dummy module)이고, 이 더미 모듈은 신호선을 제외한 어떠한 집적회로(IC) 또는 액티브 장치도 갖추지 않은 인쇄회로기판(PCB)으로 구성되며, 램버스 마더보드 상의 사용되고 있진 않은 어떤 RIMM 소켓 내로 삽입될 수 있도록 설계되어 있다. 그리고, C-RIMM은 칩셋의 반대측에 위치한 최종 소켓 커넥터에 연결된 종단 저항(R_term; 28Ω)과 종단 전압(V_term; 1.8 V)을 이용하여 빈 RIMM 소켓 커넥터를 통해 램버스 채널을 지속시키고, 램버스 마더보드 상의 버스 신호를 종결시킨다. C-RIMM은 RIMM과 동일한 유효 부하(effective load)를 제공한다. 그래서, 램버스 채널은 RIMM을 갖추고 있거나 갖추지 않든 간에 한쪽이 종결된 버스와 같이 항상 유지된다.

일반적으로, 어떤 시스템에 있어서 신호의 타이밍과 신호의 분배는 매우 중요하다. 마찬가지로, RIMM 신호선들을 갖는 램버스 채널에서도 RIMM을 갖고 있든 또는 그러하지 않든 간에 타이밍이 정밀하게 조절된 신호들을 정확하게 분배할 수 있도록 하는 것이 필요하다.

이론상으로, 램버스 채널의 특성 임피던스 정합을 위해서는 램버스 시스템에 사용된 종단 저항(R_term)로서 28Ω의 저항이 사용되어야 한다. RDRAM 대 칩셋(RDRAD-to-chipset)간의 데이터 전송은 정합된 종단을 갖추고 있을 때 최대 속도 및 진폭으로 수행될 수 있다. 램버스 시스템의 임피던스는 28Ω 오옴이고 10%의 허용오차(tolerance)를 갖고 있는데, 이 허용 오차는 매우 엄격한 것이다. 이러한 허용오차를 충족시키지 못한다면 램버스 시스템은 동작하지 않을 것이다.

그러나, 현재의 기술적인 한계로 인해 RIMM 소켓 커넥터의 저항값을 30Ω 이하로 감소시키는 것이 어렵기 때문에 램버스 채널 트레이스 선들(trace lines)(즉, 신호선들)과 RIMM 소켓 커넥터들간의 임피던스 부정합이 발생하고, 이에 의해 채널 상에서 신호 반사가 야기된다. 더욱이, C-RIMM 상의 트레이스 선들이 길이와 임피던스가 각각 다르게 되면, 각 트레이스 선들의 전파 지연 시간들이 다르게 됨으로써 각 트레이스 선 신호들의 전파시간도 다르게 된다.

이와 같은 반사 및 상이한 전파 시간으로 인해 내부 트레이스 선들의 혼선과 함께 신호 왜곡이 발생하게 된다. 특히, 채널 상에서 통신하는 RDRAM과 칩셋은 유효 채널로부터 어떤 신호들을 받아들이기 이전에 반사된 신호들이 안정될 때까지 대기해야 하기 때문에, 신호 반사는 램버스 시스템의 속도 및 동작에 악영향을 줄 수 있다. 이러한 대기 시간은 대개 t_Q,max와 t_Q,min(삼성전자의 KM416RD4C/KM418RD4C의 사양 참조)의 마진(margin)을 감소시키고, 또한 시스템의 동작이 느려지도록 한다. 이와는 달리, 충분한 대기 시간이 경과하지 않게 되면, 반사된 신호가 유효한 신호로서 잘못 인식됨으로써 예상치 못한 시스템 동작의 결과가 발생할 것이다.

이상의 설명으로부터, 직렬 연결된 신호선들 및 단일 병렬 종단을 갖는 현재 이용 가능한 고대역폭 버스의 결점들 및 단점들을 제거할 수 있는 새로운 형태의 모듈 버스 구조가 필요하다는 것을 잘 이해할 수 있을 것이다. 본 발명은 이와 같은 필요에 따라서 창안된 것이다.

따라서, 본 발명의 목적은 구성요소간의 임피던스 부정합으로 인한 신호의 왜곡 및 반사를 감소시킬 수 있는 모듈러 버스 구조를 갖는 디지털 정보 처리 시스템을 제공하는 것이다.

도 1은 램버스에 의해 제안된 고대역폭 칩 인터페이스 기술을 채용한 모듈 버스 시스템을 나타낸 도면,

도 2는 도 1에 도시된 모듈 버스 시스템의 상세 블럭도,

도 3은 단일 병렬 종단을 갖는 램버스 기반 시스템 마더보드 소켓 연결을 나타낸 도면,

도 4a와 도 4b는 램버스 모듈의 신호전달방식을 개략적으로 나타낸 도면,

도 5는 연속용 램버스 모듈을 이용한 램버스 채널 신호의 연속성을 나타낸 도면,

도 6은 3개의 소켓을 갖춘 램버스 시스템의 신호 왜곡 메커니즘을 개략적으로 설명하기 위한 도면,

도 7a는 도 6에 도시된 시스템의 제 1 소켓 상의 첫 번째 메모리의 데이터 신호의 타이밍도,

도 7b는 도 6에 도시된 시스템의 제 1 소켓 상의 첫 번째 메모리 장치의 데이터 신호의 파형도,

도 8a는 도 6에 도시된 시스템의 제 1 소켓 상의 마지막 메모리 장치의 데이터 신호의 타이밍도,

도 8b는 도 6에 도시된 제 1 소켓 상의 마지막 메모리 장치의 데이터 신호의 파형도,

도 9는 도 6에 도시된 시스템의 클럭 신호와 데이터 신호의 파형도,

도 10은 본 발명에 따른 연속용 모듈의 제 1 실시예를 나타낸 도면,

도 11은 본 발명에 따른 연속용 모듈의 제 2 실시예를 나타낸 도면,

도 12는 본 발명에 따른 연속용 모듈의 제 3 실시예를 나타낸 도면, 그리고

도 13은 도 10 내지 도 12의 연속용 모듈들 중 어느 하나를 갖춘 시스템의 클럭 신호와 데이터 신호의 파형도 이다.

*도면의 주요 부분에 대한 부호의 설명*

100,110,120: T-RIMM(Termination Rambus In-line Module)

102,112,122: 인쇄회로기판

104,114: 인쇄회로기판의 좌변

106,126: 인쇄회로기판의 우변

본 발명의 디지털 정보 처리 시스템, 예컨대, 컴퓨터 시스템, 통신 시스템, 민생용 기기 등은 모듈러 버스의 양끝 사이에 위치하는 적어도 2개의 소켓을 구비한다. 이들 소켓은 인쇄회로기판 상에서 버스와 직렬로 연결된다. 집적회로장치들을 구비하는 제 1 모듈이 모듈러 버스의 한 종단에 접속된 칩셋에 가장 가까운 소켓에 삽입될 때, 소정의 종단전압에 접속된 종단장치를 구비하는 제 2 모듈이 다음 소켓에 삽입된다. 상기 종단장치는 상기 제 2 모듈 상에서 상기 모듈러 버스의 신호들을 종결시킨다. 상기 칩셋은 상기 제 1 모듈 상의 집적회로장치들을 제어한다.

또한, 본 발명의 일 실시예로서, 램버스 칩 인터페이스를 갖는 디지털 정보 처리 시스템이 제시되는데, 그 시스템은 인쇄회로기판 상의 다수의 신호선들을 갖는 모듈 버스 및, 상기 신호선들의 제 1 및 제 2 종단들 사이에 위치하는 제 1 및 제 2 소켓을 구비하고 있다. 상기 제 1 소켓은 상기 신호선들의 상기 제 1 종단들 근처에 위치하고, 상기 제 2 소켓은 상기 신호선들의 상기 제 2 종단들 근처에 위치한다. 상기 제 1 및 제 2 소켓들은 상기 신호선들의 상기 제 1 및 제 2 종단들 사이에 위치함과 아울러 상기 신호선들과 직렬로 연결된다. 또, 본 발명의 실시예에 따른 램버스 시스템은 집적회로 메모리 장치들을 갖는 제 1 모듈을 구비하고 있는데, 상기 집적회로 메모리 장치들은 단일 병렬 종단을 필요로 하는 장치들이다. 상기 제 1 모듈은 상기 제 1 소켓에 삽입된다. 복수개의 제 1의 종단장치들이 소정의 종단전압과 상기 신호선들 사이에 각각 접속된다. 제 2 모듈은 상기 제 2 소켓에 삽입된다. 상기 제 2 모듈은 상기 종단전압에 접속되는 복수개의 종단장치들을 구비해서 상기 모듈 상에서 상기 신호선들이 종결되도록 한다. 상기 종단장치들은 커패시터들 및 저항체들(resistors)을 구비한다.

본 발명의 바람직한 실시예들의 설명에 앞서, 본 발명에 대한 충분한 이해를 돕기 위해서 첨부된 도 6 내지 도 9를 참조해서 램버스 기술에 대해 더 설명한다.

테스트용 시스템 보드 상에서 RIMM들의 성능을 테스트 해 보았다. 테스트 동안에 각 모듈의 RDRAM상에서 소정 데이터 신호와 클럭신호들이 데이터 패턴에 따라 상당히 왜곡되었는데, 신호 왜곡의 정도는 각각 다르게 나타났다. 이에 대해서는 도 6을 참조하여 보다 상세히 설명한다.

도 6은 3개의 RIMM을 꽂을 수 있는 3개의 RIMM 소켓(Socket#0, Socket#1, Socket#2)을 갖는 램버스 시스템을 개략적으로 보여주는 도면이다. 그리고, 테스트는 4개의 RDRAM 장치들(Device#0∼Device#3)를 각각 갖는 4개의 장치 RIMM에 대해 수행되었다.

상기 램버스 시스템에 있어서, 데이터 전송은 칩셋과 RDRAM 간에서만 발생하고, RDRAM 간에서 직접적으로 발생하지는 않는다. 그래서, 신호선들은 램버스 채널의 한쪽 끝에서 종단되게 된다. 상기 칩셋에 의해 구동되는 데이터 신호는 바람직한 전압 스윙(swing)을 하면서 모든 RDRAM을 통해서 전파된다. 모든 RDRAM은 칩셋에 의해 구동되는 데이터 신호를 감지한다.

우리는 테이터 독출 테스트를 통해서, RIMM 소켓(Socket#0∼Socket#2)과 테스트 보드 상의 채널 트레이스 선들간의 임피던스 부정합에 의해 야기된 신호 반사로 인해 신호 왜곡이 발생한다는 것을 알 수 있었다. 상기 테스트는 광대역(wide range)의 주파수영역들에 걸쳐 적절한 테스트를 수행할 수 있는 TDR(time domain reflectometry) 시스템을 사용해서 수행되었다.

상기 TDR 시스템을 사용한 분석에서, RIMM 소켓 커넥터 근방의 임피던스가 약 35.6Ω이었는데, 이는 램버스 채널 임피던스의 요구 값(약 28Ω) 보다 상당히 큰 값이다. 반사된 신호의 타이밍을 정확히 분석함으로써 신호가 소켓 (Socket#0∼Socket#2)의 커넥터에서 반사되는 것을 확인할 수 있었다. 한편, 시뮬레이션에서도 동일한 결과가 얻어졌는데, 이로써 소켓 내에서의 신호 반사의 주 요인은 임피던스 성분임을 알 수 있었다.

특히, 왜곡은 제 1 RIMM과 제 1 소켓(Socket#0) 내에서 가장 심했고, 제 3 모듈과 제 3 소켓(Socket #2)으로 갈수록 점차 개선되었다. 또한, 각 모듈에서, 제 1 RDRAM 장치(Device#0)에서 왜곡이 가장 심하고 제 4 RDRAM 장치(Device#3)로 갈수록 점진적으로 개선되었다. 또, 각 RDRAM의 의 데이터 핀 A(DQA2, DQA4, DQA6, DQA8)과 데이터 핀 B(DQB1, DQB3, DQB5, DQB7)(삼성전자로부터의 KM416RD4C/KM418RD4C의 RDRAM 사양과 KMMR16R48C/KMMR18R48C의 RIMM 사양을 참조)상의 데이터 신호들은 다른 데이터 핀 상의 것들에 비해 훨씬 심하게 왜곡되었다. 더욱이, RIMM이 제 1 소켓(Socket#0)으로 삽입되고 2개의 연속용 RIMM(C-RIMM)이 제 2 및 제 3 소켓(Socket#1, Socket#2)에 삽입되어 있을 때 그 왜곡이 가장 심했다.

도 6은 4개의 메모리 장치들을 갖는 RIMM과 2개의 C-RIMM이 삽입되는 3개의 소켓을 갖춘 램버스 시스템의 신호 왜곡 메커니즘을 개략적으로 설명하기 위한 도면이다. 도 6에 도시된 바와 같이, 4개의 장치를 갖는 RIMM이 제 1 소켓 (Socket#0)에 삽입되어 있고, 2개의 C-RIMM이 제 2 및 제 3 소켓(Socket#1, Socket#2)에 각각 삽입되어 있는 것으로 가정한다. 도 6에 의하면, 칩셋과 제 1 소켓(Socket#0)의 A 지점간의 신호 전파 지연은 0.6 ns 이고, A 지점과 B 지점간의 전파 지연은 1.3(= 0.4+0.5+0.4) ns 이다. 그리고, 2개의 인접 소켓간의 전파 지연은 0.1 ns 이고, 각 C-RIMM의 전파는 0.9 ns 이다.

도 7a는 도 6에 도시된 시스템의 제 1 소켓(Socket#0)에 있어서 데이터 신호 "10101010"가 제 1 RDRAM 장치(Device#0)로부터 순차적으로 독출되는 경우 제 1 RDRAM 장치(Device#0)의 데이터 신호의 타이밍 관계를 나타낸 타이밍도 이다.

상기 RDRAM에 의해 구동되는 데이터는 양쪽 방향으로 이동한다. 첫 번째 데이터 신호 "1"이 제 1 RDRAM 장치(Device#0)로부터 출력된 후 칩셋에 도달하는데는 1.0ns가 소요된다. 상기 첫 번째 데이터 신호는 칩셋에서 반사되어서 A지점을 통해 B지점에 도달하는데는 1.3ns가 걸린다. 이 B지점에서, 상기 첫 번째 데이터 신호의 레벨은 중첩에 의해 2배로 되며, 이 신호는 다시 B지점에서 반사된다. 상기 B지점으로부터 반사된 신호는 다시 칩셋에 도달하는데 이때 소요되는 시간은 1.9ns이다.

한편, 첫 번째 데이터 신호가 제 1 RDRAM 장치(Device#0)로부터 출력되는 순간부터 그 신호가 B지점을 통해 C지점에 도달하는데는 1.9ns가 걸리고, 이 신호는 C지점에서 반사된다. 상기 C지점에서 반사된 제 1 신호가 칩셋에 도달하는데는 2.9ns가 걸린다. 따라서, 제 1 RDRAM 장치(Device#0)와 A지점 B지점 C지점 B지점 A지점 및 칩셋에 의해 형성된 제 1 경로의 전체 전파 지연은 4.8ns이고, 이 시간은 제 1 RDRAM 장치(Device#0)와, 칩셋, A지점 B지점 A지점 및, 칩셋에 의해 형성된 제 2 패스의 시간과 동일하다. 이로 인해, 2개의 경로 상에서 반사된 2개의 신호는 칩셋에서 중첩된다.

상기 파형의 중첩은 첫 번째 데이터 신호가 제 1 RDRAM 장치(Device#0)로부터 출력된 때의 시간으로부터 4.7ns 후에 칩셋에 도달하는 "0"의 4 번째 데이터 신호에 영향을 주는데, 이로 인해 상기 4 번째 데이터 신호가 도 7b에 도시된 바와 같이 극단적으로 왜곡된다. 동일한 방식으로, "1"인 3번째 데이터 신호가 "0"인 6번째 데이터 신호에 영향을 미치고, "1"인 5 번째 데이터 신호가 "0"인 8번째 데이터 신호에 영향을 미치며, "0"인 2번째 데이터 신호가 "1"인 5번째 데이터 신호에 영향을 미침으로써 다음 데이터 신호들의 왜곡을 야기한다.

도 8a는 도 6에 도시된 시스템의 제 1 소켓에 있어서 제 3 RDRAM의 데이터 신호의 타이밍 관계를 나타낸 타이밍도이고, 도 8b는 도 6에 도시된 제 1 소켓(Socket#0)에 있어서 제 4 RDRAM 장치(Device#3)의 파형도이다. 도 8a에서 볼 수 있는 바와 같이, 반사된 데이터 신호는 어떠한 지점에서도 중첩되지 않음을 알 수 있다. 따라서, 도 8b에 도시된 바와 같이 제 4 RDRAM 장치(Device#3)에서는 거의 신호 왜곡이 발생하지 않게 된다.

도 9는 도 6에 도시된 시스템의 클럭신호와 데이터 신호의 파형도 이다. 도 9에 의하면, 램버스 채널 트레이스 선들과 RIMM 소켓 커넥터들간의 임피던스 부정합은 데이터 신호의 왜곡을 야기한다. 또한, 클럭신호도 왜곡되는데, 그 이유는 C-RIMM을 갖는 RIMM 상의 RSL 트레이스 선들간의 크로스토크(crosstalk) 때문이다.

또한, 테스트는 각각 8개의 RDRAM 장치들을 구비하는 RIMM에 대해서도 수행되었다. 이들 RIMM에서도 동일한 현상이 발생하는 것을 보았다. 이 경우에 있어서, 제 1 RIMM 소켓의 제 2 장치에서의 신호 왜곡이 가장 심했다.

상기 데이터 신호의 왜곡은 소켓의 큰 저항 값에 기인한다. 이러한 문제를 해결하기 위해서는, 소켓 자체의 임피던스를 감소시키거나 자체의 캐패시턴스를 증가시킴으로써 소켓의 전체 임피던스를 감소시키는 것이 필요하다.

앞에서 기술한 바와 같이, 램버스 시스템은 모듈 버스 구조 및 4개의 구성 요소들 즉, 램버스 인터페이스, 램버스 채널, RDRAM 및, 칩셋(또는 메모리 컨트롤러)을 구비하고 있다. 상기 램버스 인터페이스는 램버스 채널 상에서 칩셋과 RDRAM 양쪽 모두에 설치된다. 일반적으로, RDRAM은 시스템 레벨 사양과 합체되는 채널을 이용하여 칩셋(즉, 메모리 컨트롤러)과 통신하고, 800 MHz의 속도로 데이터를 전송시킬 수 있다.

램버스 기반 시스템은 램버스 채널이 32개의 램버스 장치만을 지원할 수 있으므로, 통상, 시스템 마더보드 상에 3개 정도의 RIMM 소켓을 갖추게 된다. 또한, 램버스 시스템은 그 버스 신호선이 직렬로 연결되도록 되어 때문에 버스 신호들의 연속성을 위해서는 RIMM 소켓(또는 슬롯)이 비어있는 상태로 방치해서는 안된다. 이을 위해, C-RIMM이 RIMM이 꽂히지 않는 빈 소켓에 RIMM 대신 삽입될 필요가 있다.

이하, 첨부된 도 10 내지 13을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 도 10 내지 13에서, 이 기술 분야에 대한 통상적인 지식을 가진 자들에게 잘 알려져 있는 구성요소들은 본 발명의 요지를 흐리게 하지 않을 목적으로 도시되어 있지 않다. 따라서, 상기 도면들에 의해 본 발명이 제한되어서는 안된다.

도 10은 본 발명의 제 1 실시예에 따른 종단 기능을 갖는 C-RIMM(이하, "T-RIMM"이라 칭함)을 나타낸 도면이다. 도 10을 참조하여, 본 발명의 T-RIMM(100)은 트레이스 선들 또는 신호선들이 형성된 인쇄회로기판(PCB)(102)을 포함한다. 종단전압(V_term)이 제공되는 인쇄회로기판의 좌변(104)와 인쇄회로기판의 우변(106) 모두 상에 종단저항들(V_term)이 위치하고, 하나 또는 두 개의 약 2pF의 종단 커패시터(C_term)가 상기 PCB 좌우변(104, 106) 중 어느 한쪽 또는 둘 다에 위치하는 것을 제외하고, T-RIMM(100)은 종래 C-RIMM과 동일한 구조를 갖고 있다.

상기 종단 커패시터(C_term)는 종단 전압(V_term)과 기준 전압(즉, 접지 전압) 사이에 연결된다. 상기 T-RIMM은 C-RIMM과 같이 RIMM 소켓으로 삽입되도록 설계되게 된다. 상기 종단저항들과 커패시터가 T-RIMM(100) 상의 램버스 채널이 종단되도록 한다. 상기 T-RIMM(100)은 RIMM으로부터 종단 전압(V_term)으로의 거리를 감소시켜서 종래의 C-RIMM에서와 같이 트레이스 선들간에 크로스토크가 발생하는 것을 원천적으로 봉쇄한다.

예를 들어, 램버스 시스템이 3개의 RIMM 소켓을 갖추고, 이들중 하나의 RIMM 소켓만이 사용되는 것으로 가정하면, RIMM이 칩셋에 대해 가장 가까운 소켓으로 삽입되게 된다. 본 발명의 T-RIMM은 다음 소켓에 삽입되고, 종래 C-RIMM은 종래의 종단 장치 근처의 마지막 소켓에 삽입되게 된다. 상기 2개의 RIMM이 사용되게 되면, RIMM이 칩셋에 대해 보다 가까운 2개의 소켓으로 삽입되고 본 발명의 T-RIMM은 종단 장치에 가까운 마지막 소켓에 삽입된다. 상기 3개의 RIMM이 사용되게 되면, T-RIMM은 불필요하다.

도 11은 본 발명의 제 2 실시예에 따른 T-RIMM을 나타낸 도면이다. 도 11에 의하면, 본 발명의 T-RIMM(110)은 그 인쇄회로기판(112) 상에 종단 저항(R_term)과 종단 커패시터(C_term)을 포함한다. 상기 종단 저항(R_term)과 종단 커패시터(C_term)는 종단 전압(V_term)을 갖는 인쇄회로기판의 좌변 노치부(114)의 위치에만 존재한다. 상기 종단 커패시터(C_term) 역시 약 2pF이고, 상기 종단 전압(V_term)과 접지 전압 사이에 연결된다. 이 T-RIMM(110)은 본 발명의 제 1 실시예에 따른 T-RIMM(100)과 동일한 작용 효과를 갖는다.

도 12는 본 발명의 제 3 실시예에 따른 T-RIMM이다. 도 12에 의하면, 본 발명의 T-RIMM(120)은 그 인쇄회로기판(122) 상에 종단저항(R_term)과 종단 커패시터(C_term)을 포함한다. 상기 종단저항(R_term)과 종단 커패시터(C_term)는 종단전압(V_term)을 갖는 인쇄회로기판의 커넥터에서의 우변(126) 상만 존재한다. 상기 종단 커패시터(C_term) 또한 약 2pF이고, 상기 종단전압(V_term)과 접지 전압간에 연결된다. 이러한 T-RIMM(120)은 본 발명의 제 1 및 제 2 실시예에 따른 T-RIMM(100, 110)과 동일한 작용 효과를 갖는다.

도 13은 도 10 내지 도 12의 T-RIMM 중 하나를 갖춘 시스템의 클럭신호와 데이터 신호의 파형도이다. 도 13에 의하면, T-RIMM이 C-RIMM 삽입용 소켓에서의 신호 반사와 C-RIMM상에서의 혼선을 차단함으로써 데이터 신호와 클럭신호의 왜곡이 발생하지 않음을 알 수 있다. 더욱이, T-RIMM의 사용에 의해 각 t_Q의 마진에 있어서 약 350ps의 증가를 가져온다.

비록 본 발명을 실시예들을 통해 설명하였지만, 첨부된 발명의 청구범위에 기재된 본 발명의 기술적 사상 및 그 범위를 벗어나지 않으면서도 다양한 실시가 가능하다는 것을 잘 이해할 수 있을 것이다.

상기한 본 발명에 따른 직렬 연결 신호선을 갖춘 모듈 버스에 의하면, 구성요소들 간의 임피던스 부정합에 의한 신호의 왜곡 및 반사를 감소시킬 수 있다. 그리고, 직렬 연결된 신호선 및 단일 병렬 종단을 갖는 현재 이용 가능한 고대역폭 버스의 결점 및 단점을 개선할 수 있다.

Claims (12)

1. 인쇄회로기판과;

   제 1 종단과 제 2 종단을 갖는 버스와;

   상기 인쇄회로기판과 직렬 연결되면서 상기 버스의 상기 제 1 종단과 상기 제 2 종단 사이에 위치한 제 1 소켓 및 제 2 소켓과;

   상기 제 1 소켓은 상기 버스의 상기 제 1 종단 근처에 위치하고 상기 제 2 소켓은 상기 버스의 상기 제 2 종단 근처에 위치하며,

   집적회로 장치들을 구비하고, 상기 제 1 소켓 내로 삽입되는 제 1 모듈과;

   상기 인쇄회로기판 상에 제공된 종단전압 및;

   상기 종단전압에 접속된 종단장치를 구비하고, 상기 종단장치가 상기 버스를 종결시키도록 상기 제 2 소켓 내로 삽입되는 제 2 모듈을 포함하는 것을 특징으로 하는 디지털 정보 처리 시스템.
2. 제 1 항에 있어서,

   상기 버스의 제 1 종단에 연결된 칩셋을 더 포함하는 것을 특징으로 하는 디지털 정보 처리 시스템.
3. 제 2 항에 있어서,

   상기 칩셋은 집적회로장치를 제어하는 것을 특징으로 하는 디지털 정보 처리 시스템.
4. 제 3 항에 있어서,

   상기 집적회로장치는 메모리 장치를 포함하는 것을 특징으로 하는 디지털 정보 처리 시스템.
5. 제 1 항에 있어서,

   상기 종단장치는 저항체를 포함하는 것을 특징으로 하는 디지털 정보 처리 시스템.
6. 제 1 항에 있어서,

   상기 종단장치는 커패시터를 포함하는 것을 특징으로 하는 디지털 정보 처리 시스템.
7. 제 1 항에 있어서,

   상기 종단 전압과 상기 버스의 상기 제 2 종단 사이에 접속된 다른 하나의 종단 장치를 더 포함하는 것을 특징으로 하는 디지털 정보 처리 시스템.
8. 인쇄회로기판과:

   제 1 종단들과 제 2 종단들을 각각 갖는 신호선들을 포함하는 모듈 버스와;

   제 1 소켓이 상기 신호선들의 상기 제 1 종단들 근처에 위치하고 제 2 소켓이 상기 신호선들의 상기 제 2 종단들 근처에 위치하며, 상기 인쇄회로기판 상의 신호선들과 직렬 연결되면서 상기 신호선들의 제 1 및 제 2 종단들 사이에 위치한 제 1 및 제 2 소켓과;

   집적회로 메모리 장치들을 구비하고, 이 집적회로 메모리 장치들이 단일 병렬 종단이 되도록 상기 제 1 소켓 내로 삽입되는 제 1 모듈과;

   상기 인쇄회로기판 상에 제공된 종단전압과;

   상기 종단전압과 상기 신호선들의 제 2 종단들 사이에 각각 연결된 제 1 종단장치들과;

   상기 종단전압에 접속되는 제 2 종단장치들을 구비하고, 상기 제 2 종단장치들이 상기 신호선들을 종결시키도록 상기 제 2 소켓 내로 삽입되는 제 2 모듈을 포함하는 것을 특징으로 하는 디지털 정보 처리 시스템.
9. 제 8 항에 있어서,

   상기 신호선들의 제 1 종단들에 연결된 메모리 컨트롤러를 더 포함하는 것을 특징으로 하는 디지털 정보 처리 시스템.
10. 제 8 항에 있어서,

    상기 메모리 장치들과 상기 메모리 컨트롤러가 램버스 칩 인터페이스를 각각 갖는 것을 특징으로 하는 디지털 정보 처리 시스템.
11. 제 8 항에 있어서,

    상기 제 2 종단장치들은 저항체들을 포함하는 것을 특징으로 하는 디지털 정보 처리 시스템.
12. 제 8 항에 있어서,

    상기 제 2 종단장치들은 저항체들과 커패시터들을 포함하는 것을 특징으로 하는 디지털 정보 처리 시스템.