KR20030073262A

KR20030073262A - 에스오-림의 부품배치구조

Info

Publication number: KR20030073262A
Application number: KR1020020012737A
Authority: KR
Inventors: 이규만; 김선기
Original assignee: 삼성전자주식회사
Priority date: 2002-03-09
Filing date: 2002-03-09
Publication date: 2003-09-19

Abstract

본 발명은 롱 채널 시스템의 에스오-림(SO-RIMM)의 부품배치구조에 관한 것으로, Vitesse^TM램버스 컨트롤러, 램버스 디램, 램버스 채널, 다이렉트 램버스 클럭 제너레이터(DRCG)를 구비하는 램버스 메모리 장치를 인쇄회로기판에 배치하는 에스오-림(SO-RIMM)의 부품배치구조에 있어서, 상기 Vitesse^TM램버스 컨트롤러는 상기 인쇄회로기판에 실장된 램버스 소켓과 1.5인치 이내에 이격 배치되며; 상기 DRCG는 800MHz까지 동작 가능한 부품으로 상기 램버스 소켓으로부터 3인치 이상 이격 배치되는 것을 특징으로 함으로써, 램버스 메모리를 사용하는 제품에 대해 숏 채널 시스템보다 메모리 확장이 용이하며, 롱 채널 시스템의 RIMM 방식을 사용하는 것보다 높이를 줄일 수 있다. 또한, 임피던스 매칭, 패턴 길이, 패턴두께, 부품의 위치를 설정함으로써 고속의 클럭레이터에서 램버스 인터페이스가 안정적으로 동작할 수 있다.

Description

에스오-림의 부품배치구조{Lay Out for SO-RIMM}

본 발명은 램버스 메모리 장치를 인쇄회로기판(print circuit board; 이하 PCB라 함)에 실장하기 위한 배치구조에 관한 것으로, 특히 롱 채널 시스템의 에스오-림(short outline-rambus inline memory module; 이하 SO-RIMM이라 함)을 이용하여 램버스 메모리 장치를 인쇄회로기판에 실장하기 위한 에스오-림(SO-RIMM)의 부품배치구조에 관한 것이다.

현재 고속회로를 구현하기 위해 프로세스와 메모리 사이의 램버스 인터페이스 중 하나인 숏 채널 시스템은 도 1에 도시된 바와 같이 통상적으로 구현하고자 하는 PCB(10)에 램버스 메모리(20)가 직접적으로 실장된다. 채널당 2 내지 4개의 RDRAM을 가지고 있으며, 사용자에 의해 바꿀 수 없는 고정된 메모리 크기를 가지고 있으며, 세라믹 볼 그리드 어레이(CBGA; ceramic ball grid array)로 되어 있으며, 임피던스는 34Ω 혹은 40Ω의 트레이스와 종단저항으로 구성되어 있다.

숏 채널 시스템의 PCB 설계는 소켓을 사용하지 않고 PCB에 바로 납땜을 하므로 PCB 설계는 쉬워 현재 보드의 두께를 중요시 하는 노트북에서 많이 사용하고 있다.

그러나, 숏 채널 시스템에서 가장 큰 문제점은 채널당 2 내지 4개의 RDRAM으로 구성되어 사용자가 메모리를 확장할 수 없는데 있다. 만약 숏 채널 시스템으로 구성된 보드에서 메모리의 크기를 확장하려면 PCB를 변경하지 않고서는 되지 않기 때문에 대용량 시스템에서는 사용하기가 곤란하다.

램버스 인터페이스의 또 다른 하나인 롱 채널 시스템에는 도 2a에 도시된 바와 같이 소켓을 이용하여 PCB(10)와 수직으로 램버스 메모리(20)가 실장된 RIMM 방식과 도 2b에 도시된 바와 같이 PCB(10)에 실장되어 있는 소켓에 45도 각도로 실장한 후 PCB와 평행하게 한 SO-RIMM 방식이 있다.

그러나, 롱 채널 시스템의 RIMM 방식의 가장 큰 문제점은 램버스 모듈이 PCB와 수직으로 실장됨으로 인해 PCB의 표면에서 최소 40mm이상의 높이를 차지하므로 통신 시스템에서 실장되는 보드는 통상적으로 셀프에 카드 형태로 실장되어 보드와 보드 사이의 간격인 국제 표준의 3U 혹은 4U에 만족하지 못하는 기구적인 문제가 발생되어 사실상 셀프 형태의 시스템에는 사용할 수 없게 된다.

따라서, 본 발명의 목적은 메모리 확장 및 셀프 형태의 시스템에 사용할 수 있는 롱 채널 시스템의 SO-RIMM 방식을 사용하여 쉽게 PCB를 설계할 수 있는 SO-RIMM의 부품배치구조를 제공함에 있다.

상기 목적을 달성하기 위하여 본 발명은 Vitesse^TM램버스 컨트롤러, 램버스 디램, 램버스 채널, 다이렉트 램버스 클럭 제너레이터(DRCG)를 구비하는 램버스 메모리 장치를 인쇄회로기판에 배치하는 에스오-림(SO-RIMM)의 부품배치구조에 있어서, 상기 Vitesse^TM램버스 컨트롤러는 상기 인쇄회로기판에 실장된 램버스 소켓과 1.5인치 이내에 이격 배치되며; 상기 DRCG는 800MHz까지 동작 가능한 부품으로 상기 램버스 소켓으로부터 3인치 이상 이격 배치되는 것을 특징으로 한다.

바람직하게는, 상기 Vitesse^TM램버스 컨트롤러와 램버스 소켓과의 패턴 거리는 3.9인치 이내인 것을 특징으로 한다.

바람직하게는, 상기 DRCG와 100mil 이내로 이격하여 제1 및 제2 저항소자 Rs가 배치되고; 상기 제1 및 제2 저항소자 Rs와 20 mil 이내로 이격하여 콘덴서 Cf가 배치되고; 상기 제1 및 제2 저항소자 Rs와 20 mil 이내로 이격하여 제3 및 제 저항소자 Rp가 배치된 것을 특징으로 한다.

바람직하게는, 상기 램버스 채널의 종단처리는 각 메모리 핀에 근접하게 RSL 신호의 종단저항이 배치되고; 상기 RSL 신호의 종단저항에 이웃하여 SCK와 CMD의 종단저항이 배치되고; 상기 소켓과 이웃하게 SOUT 핀의 풀-다운 저항이 배치된 것을 특징으로 한다.

더욱 바람직하게는, 상기 램버스 디램과 같은 면에 있으면 메모리 파워 핀과 200 mil 내에 고주파 바이패스 콘덴서가 배치되며; 상기 램버스 디램과 다른 면에 있으면 비아 길이를 제외하고 100 mil 내에 고주파 바이패스 콘덴서가 배치되며; 상기 소켓 핀과 1inch 이내에 저주파 바이패스 콘덴서가 배치되며; 상기 소켓 핀과 이웃하고, 상기 Vitesse^TM램버스 컨트롤러 핀과 200mil 이내에 콘덴서VREF가 배치되며; 상기 Vitesse^TM램버스 컨트롤러 핀과 200mil 이내에 콘덴서VDD가 배치되며; 상기 RSL 신호의 종단저항에 이웃하여 SCK와 CMD의 종단콘덴서가 배치된 것을 특징으로 한다.

도 1은 숏 채널 시스템에서 PCB 실장방법을 나타내는 도면,

도 2a는 롱 채널 시스템의 RIMM 방식에서 PCB 실장방법을 나타내는 도면,

도 2b는 롱 채널 시스템의 SO-RIMM 방식에서 PCB 실장방법을 나타내는 도면,

도 3은 램버스 롱 채널 시스템의 구성을 나타내는 도면,

도 4는 본 발명에 따른 Vitesse^TM램버스 컨트롤러와 램버스 소켓과의 부품배치를 나타내는 도면,

도 5는 DRCG와 클럭 출력 드라이버 회로를 나타내는 도면,

도 6은 도 5의 PCB 설계를 나타내는 도면,

도 7은 본 발명에 따른 램버스 채널의 종단저항 및 고주파 바이패스(bypass) 콘덴서의 부품 배치를 나타내는 도면.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도 3 내지 도 7을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

도 3은 램버스 롱 채널 시스템의 구성도로써, Vitesse^TM램버스 컨트롤러(100), 램버스 디램(200), 램버스 채널(300), 다이렉트 램버스 클럭 제너레이터(direct rambus clock generator; 이하 DRCG라 함)(400), 종단저항(500)으로 구성되어 있다. 도면에서 SIN은 입력신호, SOUT는 출력신호, SCLK는 클럭, DQA, DQB는 데이터 버스, CFM, CFMN은 채널로부터 RSL 신호를 수신하기 위한 인터페이스 클럭, CTM, CTMN은 채널로부터 RSL 신호를 송신하기 위한 인터페이스 클럭을 각각 나타낸다.

Vitesse^TM램버스 컨트롤러(100)는 메모리 사이의 요구(request)를 중재하고, 채널 패킷의 메모리 읽고, 쓰기를 변환하며 메모리 자원을 관리한다.

램버스 디램(200)은 램버스 시스템의 자원으로서, Vitesse^TM램버스 컨트롤러(100)로부터 제어명령어와 설정상태를 받고, Vitesse^TM램버스 컨트롤러(100)와 데이터를 주고받으며, 구성은 표준 디램 코어로 구성된다.

램버스 채널(300)은 램버스 디램과 램버스 컨트롤러 사이를 연결하는 물리적인 중간 매체로 구성은 26개의 고속 RSL(RSL; rambus signalling level) 신호와 고속의 차동 클럭, 3개의 CMOS 신호, 파워 및 그라운드로 구성되며, RSL 신호는 램버스 디램과 Vitesse^TM램버스 컨트롤러 사이의 시간, 제어정보용으로 저전압 신호이다. 그리고 CMOS 신호는 초기화와 동작 모드 정보를 전송하는 역할을 한다.

DRCG(400)는 램버스 메모리 시스템을 위해 채널 혹은 버스 클럭을 제공하며 안정된 클럭 소스로부터 저주파수를 받도록 설계되며 다중화된 버스 클럭을 생성한다.

종단저항(500)은 램버스 채널의 종단에 위치하며, 신호의 반사(reflection)를 방지하는 역할을 한다.

도 4는 상술한 Vitesse^TM램버스 컨트롤러(100)와 램버스 소켓(210)과의 부품배치를 나타내고 있다. Vitesse^TM램버스 컨트롤러(100)와 램버스 소켓(210)과의 거리는 1.5inch 내에 실장되어야 하며, 최대 지연시간은 11nsec 보다 작아야 하며, 패턴은 직선으로 뽑아야 한다. 또한, 비대칭 평면패턴에서 최악의 경우에 발생하는 패턴 지연시간이 1inch에 160pF이므로 Vitesse^TM램버스 컨트롤러와 램버스 소켓과의 패턴거리(220)는 3.9inch 내에 있어야 한다.

도 5는 DRCG(400)와 클럭 출력 드라이버 회로를 나타내며, 도 6은 DRCG(400)의 실제 PCB 설계부분을 나타낸다. DRCG(400)는 최대 800MHz까지 동작이 가능한 부품으로 케이블이나 소켓으로부터 최소한 3inch 이상 이격시켜야 하며, 직렬저항소자Rs와의 거리는 100mil 이내에, 직렬저항소자Rs와 콘덴서Cf와의 거리는 20mil 이내에, 직렬저항소자Rs와 병렬저항소자Rp 사이의 거리는 20mil 이내에 배치해야 한다.

도 7은 램버스 채널(300)의 종단저항(500) 및 고주파 바이패스(bypass) 콘덴서(410)의 부품 배치를 나타낸다. 램버스 채널의 종단저항(500)은 채널의 끝에 위치한 종단전압과 연결된 저항으로써 마지막 메모리의 신호 순서와 일치하게 배치되어야 하며, 마지막 메모리와 종단간의 길이는 일치시킬 필요는 없으나, 가능한 패턴을 짧게 해야 한다. RSL 신호의 종단저항은 각 핀에 근접하게 배치해야 하며, SCK(serial clock)와 CMD(command)의 종단저항은 RSL 종단에 가깝게 배치하며, SOUT 핀의 풀다운 저항은 소켓과 이웃하게 배치해야 한다. 고주파 바이패스 콘덴서의 부품(C13 내지 C26)은 필히 0.1㎌의 값을 가지며 크기는 가로x세로가 16mmx8mm의 부품을 사용하여 램버스 메모리와 같은 면에 있으면 메모리 파워 핀과 200mil 이내에 배치하고, 다른 면에 있으며 비아(via) 길이를 제외하고 100mil 이내로 배치한다. 저주파 바이패스 콘덴서의 부품은 소켓 핀과 1inch 이내에 배치한다. VREF 콘덴서는 소켓 핀과 이웃하게 배치해야 하며, Vitesse^TM램버스 컨트롤러(100) 핀과 200mil 이내에 배치한다. VDD 콘덴서는 Vitesse^TM램버스 컨트롤러(100) 핀과 200mil 이내에 배치한다. SCK(serial clock), CMD(command)의 종단 콘덴서들은 종단 저항 옆에 배치한다.

램버스 RSL 신호의 패턴 두께는 임피던스 28 에 맞추기 위해 먼저 PCB의 유전율 두께를 알고 패턴의 폭을 정해야 한다. 패턴과 패턴 사이는 6mil의 간격을 두어야 하며, 접지(ground) 패턴의 굵기는 10mil로 하여야 한다. 유절율의 두께에 따른 RSL 신호 패턴의 폭은 아래 < 표1 > 에 나타낸 바와 같다.

< 표1 >

유전율 두께 (mils)	신호 Trace 폭 (mils)	Ground Trace 폭 (mils)	신호 Trace와 Ground Trace 사이의 간격(mils)
4.0	16	10	6
4.5	18	10	6
5.0	20	10	6
6.0	23.5	10	6
7.0	27.5	10	6
8.0	31	10	6

또한, 램버스 클럭 신호의 패턴 폭은 PCB의 유전율 두께를 알고 패턴의 폭을 정해야 한다. 유절율의 두께에 따른 RSL 신호 패턴의 폭은 아래 < 표2 >에 나타낸 바와 같다.

< 표2 >

유전율 두께 (mils)	신호 Trace 폭 (mils)	Ground Trace 폭 (mils)	신호 Trace와 Ground Trace 사이의 간격(mils)
4.0	13	22	6
4.5	14	22	6
5.0	16	22	6
6.0	18.5	22	6
7.0	21.5	22	6
8.0	24	22	6

상술한 본 발명의 설계검증은 Vitesse^TM네트워크 프로세스를 사용하여 초고속 라우팅 스위치의 기가 비트라인 카드의 실제 PCB 설계시에 적용한 결과, 최고 800MHz의 클럭 레이터에서도 안정적인 프로세스와 데이터 송수신의 에러 없이 동작하는 것을 알 수 있었다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은, 램버스 메모리를 사용하는 제품에 대해 숏 채널 시스템보다 메모리 확장이 용이하며, 롱 채널 시스템의 RIMM 방식을 사용하는 것보다 높이를 줄일 수 있다.

또한, 임피던스 매칭, 패턴 길이, 패턴두께, 부품의 위치를 설정함으로써 고속의 클럭레이터에서 램버스 인터페이스가 안정적으로 동작할 수 있다.

Claims

Vitesse^TM램버스 컨트롤러, 램버스 디램, 램버스 채널, 다이렉트 램버스 클럭 제너레이터(DRCG)를 구비하는 램버스 메모리 장치를 인쇄회로기판에 배치하는 에스오-림(SO-RIMM)의 부품배치구조에 있어서,

상기 Vitesse^TM램버스 컨트롤러는 상기 인쇄회로기판에 실장된 램버스 소켓과 1.5인치 이내에 이격 배치되며;

상기 DRCG는 800MHz까지 동작 가능한 부품으로 상기 램버스 소켓으로부터 3인치 이상 이격 배치되는 것을 특징으로 하는 SO-RIMM의 부품배치구조.
제 1 항에 있어서, 상기 Vitesse^TM램버스 컨트롤러와 램버스 소켓과의 패턴 거리는 3.9인치 이내인 것을 특징으로 하는 SO-RIMM의 부품배치구조.
제 1 항에 있어서,

상기 DRCG와 100mil 이내로 이격하여 제1 및 제2 저항소자 Rs가 배치되고;

상기 제1 및 제2 저항소자 Rs와 20 mil 이내로 이격하여 콘덴서 Cf가 배치되고;

상기 제1 및 제2 저항소자 Rs와 20 mil 이내로 이격하여 제3 및 제 저항소자 Rp가 배치된 것을 특징으로 하는 SO-RIMM의 부품배치구조.
제 1 항에 있어서, 상기 램버스 채널의 종단처리는

각 메모리 핀에 근접하게 RSL 신호의 종단저항이 배치되고;

상기 RSL 신호의 종단저항에 이웃하여 직렬 접속된 클럭(SCK)과 커맨드(CMD)의 종단저항이 배치되고;

상기 소켓과 이웃하게 SOUT 핀의 풀-다운 저항이 배치된 것을 특징으로 하는 SO-RIMM의 부품배치구조.
제 4 항에 있어서,

상기 램버스 디램과 같은 면에 있으면 메모리 파워 핀과 200 mil 내에 고주파 바이패스 콘덴서가 배치되며;

상기 램버스 디램과 다른 면에 있으면 비아 길이를 제외하고 100 mil 내에 고주파 바이패스 콘덴서가 배치되며;

상기 소켓 핀과 1inch 이내에 저주파 바이패스 콘덴서가 배치되며;

상기 소켓 핀과 이웃하고, 상기 Vitesse^TM램버스 컨트롤러 핀과 200mil 이내에 콘덴서VREF가 배치되며;

상기 Vitesse^TM램버스 컨트롤러 핀과 200mil 이내에 콘덴서VDD가 배치되며;

상기 RSL 신호의 종단저항에 이웃하여 SCK와 CMD의 종단콘덴서가 배치된 것을 특징으로 하는 SO-RIMM의 부품배치구조.