KR100278568B1 - 동기식 다이나믹 랜덤 액세스 메모리 서브시스템 - Google Patents

동기식 다이나믹 랜덤 액세스 메모리 서브시스템 Download PDF

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포만 제프리 엘
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Abstract

동기식 다이나믹 랜덤 액세스 메모리 서브시스템은 단일 또는 이중 인라인 메모리 모듈(single or dual in-line memory modules)을 수용하는 2개의 커넥터 뱅크를 포함한다. 클럭은 커넥터에 가까이 인접하여 위치하고, 기지의 상승 시간을 갖는 클럭 펄스를 생성한다. 클럭 배선(clock wiring)은 클럭과 커넥터 사이에 배치되고, 모듈 배선은 커넥터로부터 메모리로 클럭 펄스를 전송한다. 상기 배선은 클럭과 메모리 사이에서의 클럭 펄스의 왕복 지연 시간이 클럭 펄스의 기지의 상승 시간보다 적도록 임피던스 및 길이를 갖는다. 클럭은 배선 길이를 최소 길이로 감소시키고 결합 노이즈를 최소화하기 위하여, 2개의 커넥터 뱅크 사이에 바람직하게 위치한다.

Description

동기식 다이나믹 랜덤 액세스 메모리 서브시스템{HIGH SPEED AND LOW COST SDRAM MEMORY SUBSYSTEM}
본 발명은 동기식 다이나믹 랜덤 액세스 메모리(SDRAM)를 위한 고속 및 저비용 메모리 서브시스템에 관한 것이다. 특히, 본 발명은 전송 라인 효과에 관한 문제점을 회피하기 위하여, 고용량 SDRAM 메모리 모듈의 레이아웃과 기지의 신호 상승 시간의 관점에서 관련 전자 장치의 위치 설정을 제어하는 것을 그 목적으로 한다.
동기식 다이나믹 랜덤 액세스 메모리는 종래의 다이나믹 랜덤 액세스 메모리(DRAM)에 비해 속도면에서 상당한 증가를 보여주고 있다. SDRAM은 종종 66 MHz 이상의 속도로 동작하기도 하며, 100 MHz 또는 이보다 빠른 SDRAM 시스템이 널리 사용될 것으로 기대된다. 그러나, 전송 라인 효과가 점점 더 중요해짐에 따라, 이러한 속도 증가는 메모리 서브 시스템 설계에 대한 일련의 새로운 문제들을 발생시킨다.
어떠한 메모리 시스템에 있어서도, 어드레스, 제어 및 클럭 신호의 신호 무결성(integrity)을 유지하는 것이 중요하다. 그러나, 이러한 무결성의 유지는 SDRAM 시스템의 고속 동작시에는 특히 어려운데, 왜냐하면 전송 라인 효과가 나타나기 시작하기 때문이다. SDRAM 서브시스템에서 전송 라인 반사를 억제하기 위해, 박막 매몰 저항과 같은 직렬 저항을 사용할 필요가 있다고 하는 해결책이 제안되었다. 또한, 이 해결책은 배선(wiring)의 양단에, 예를 들어, AC 종단부와 같은 저항성/용량성 종단부를 필요로 한다. 이러한 해결책은 비교적 복잡하고 값이 비싸다. 또한, 결과로서 생기는 신호도 본 시스템내의 몇몇 지점에서 가까스로 받아들일 수 있을 정도로 여전히 불량할 수도 있다.
고속 SDRAM 시스템에서 고품질 신호를 유지하기 위한 다른 접근 방법은 특별하게 설계된 버스 및 인터페이스의 사용을 수반한다. 그러나, 또한 이러한 방법도 비교적 복잡하고 값이 비싸다.
고용량 SDRAM이 안고 있는 또다른 난점은 액세스되는 메모리량에 비해 매우 많은 어드레스 라인이 필요하다는 것이다. 예를 들면, 단일 인라인 메모리 모듈(single in-line memory module ; SIMM)이 또한 사용되고 있기는 하지만, 최근의 고용량 SDRAM은 전형적으로, 이중 인라인 메모리 모듈(dual in-line memory module ; DIMM)내에 장착되고 있다. 또한, SDRAM은 클럭 신호와 같이 종래의 DRAM에는 필요하지 않은 몇개의 부가적인 신호를 사용한다. 이것은 메모리 서브시스템내에 행해져야만 하는 접속의 수를 증가시킨다.
현재의 SDRAM/DIMM 시스템에서 필요로 하는 많은 수의 접속은, 상호접속용 배선을 위한 공간을 요구하므로, 이로 인하여 종래의 메모리 서브시스템에서는 SDRAM 메모리와 메모리 콘트롤러, 클럭 및 멀티플렉서와 같은 구성 요소 간의 거리가 길어지게 되었다. 이것은 관련 배선의 길이로 인한 신호 반사와 같은 문제점을 야기한다. 종래 설계에 있어서의 많은 접속 및 메모리와 관련 메모리 서브시스템 구성 요소 사이의 거리로 인하여, 긴 병렬 배선망(long parallel wiring net)이 발생하였고, 이러한 배선망은 특히 다중 메모리 뱅크가 사용될 때, 배선간 교차 결합과 같은 많은 난점을 일으키고 있다.
SDRAM 시스템에 있어서, 이중 메모리 뱅크(dual memory bank) 설계를 선택하면, 단일 뱅크 설계와 비교하여, 많은 수의 접속에 대한 배선을 레이아웃하는 문제가 배로 증가하게 된다. 몇몇 구현된 SDRAM 시스템은 단일 뱅크의 메모리 모듈만을 제공한다. 단일 뱅크 설계는 이중 뱅크 설계에 비해, 설계 및 생산이 더 단순하지만, 보다 낮은 융통성 및 성능을 제공한다.
본 발명은 적어도 8개의 SDRAM 고속 메모리의 DIMMs를 2개의 뱅크로 구성하여 사용하기에 적합한 SDRAM 메모리 서브시스템을 제공한다. 본 발명은 적어도 100 MHz의 속도까지는 잘 동작하고, 또한 종래의 DRAM DIMMs 또는 SIMMs과 완벽한 호환성을 가능하게 한다. 또한, 본 설계는 레이아웃 및 전송 라인 문제에 대하여 이전에 제안되었던 해결책에 비하면 비교적 저렴하다. 이것은 보다 종래의 DRAM 메모리 서브시스템 설계와 동일한 DIMM 커넥터 및 마더보드를 사용할 수도 있고, 데이터망을 위한 DIMM상의 박막 매몰 직렬 저항을 필요로 하지 않는다.
본 발명의 메모리 서브시스템에서의 배선 및 보조 전자 장치의 레이아웃과 구성은 종래 이중 뱅크 설계를 구현하는데 장애가 되었던 많은 병렬 데이터망간의 결합 노이즈를 감소시킨다.
따라서, 본 발명의 목적은, 종래 기술의 문제점 및 결함과 관련하여, 저렴하고 직렬 저항의 사용을 요하지 않는 SDRAM 메모리 서브시스템을 제공하는 것이다.
본 발명의 또다른 목적은 전송 라인 효과로 인한 불량한 신호를 겪지 않는 SDRAM 메모리 서브시스템을 제공하는 것이다.
본 발명의 또다른 목적은 적어도 8개의 SDRAM DIMMs를 갖는 이중 뱅크 설계를 제공하는 SDRAM 메모리 서브시스템 설계를 제공하는 것이다.
본 발명의 또다른 목적은 다중 메모리 뱅크 설계에서 결합 노이즈를 감소시키는 것이다.
본 발명의 또다른 목적은 고속 SDRAM/DIMMs 및 보다 종래의 DRAM 메모리에 대해 상호교환적으로 사용될 수 있는 메모리 서브시스템을 제공하는 것이다.
또한 본 발명의 다른 목적과 이점은 본 명세서로부터 부분적으로 분명하고 명백해질 것이다.
본 발명은 근접단 혹은 원격단 배선 종단부 또는 내장 직렬 저항을 필요로 함이 없이 고속으로 동작하는 동기식 다이나믹 랜덤 액세스 메모리 서브시스템을 포함한다. 본 발명은 클럭과 같은 임계 전자 보조 구성 요소를 SDRAM 메모리에 가깝게 위치시키는 특수한 레이아웃에 기초한다. 이렇게 함으로써, 본 발명에 따라 배열할 때, 배선에 대한 임계 길이 파라미터를 따르는데 필요한 만큼 배선이 상당히 짧아지게 된다.
보다 상세하게는, 본 발명은 회로 보드와 서로 가깝게 인접하여 장착된 복수의 커넥터를 포함한다. 본 발명은 신호가 이동해야 할 거리를 최소화하기 위하여 메모리를 서로 가깝게 위치시킨다. 이 커넥터는 대응하는 SDRAM 메모리 모듈을 수신하도록 구성된다. 모듈 배선, 즉 메모리 모듈상의 배선은 대응하는 커넥터로부터 모듈상에 장착된 SDRAM 메모리 칩으로 클럭 펄스를 전송한다. 클럭 펄스를 생성하는 클럭은 상기 커넥터에 인접하여 회로 보드에 장착되고, 클럭 배선은 클럭과 커넥터 사이의 회로 보드상에 위치한다. 상기 클럭에 의해 생성된 펄스는 본 발명에 따른 클럭 배선의 레이아웃과 위치 설정을 제한하는 기지의 상승 시간을 갖는다. 상기 클럭 배선은 클럭으로부터 클럭 펄스를 커넥터로 전송하고, 상기 모듈 배선은 펄스를 커넥터로부터 커넥터내에 위치한 모듈상의 SDRAM 메모리 칩으로 전송한다.
여기에서 사용되는 "선(wire)" 및 "배선(wiring)"이라는 용어는, 본 발명의 메모리 서브시스템의 구성 요소를 상호 접속하는 전기 도전 경로를 의미한다. 일반적으로, 배선은 회로 보드상에 형성된 종래의 구리 트레이스(trace)를 포함하지만, 다른 형태의 배선도 고려되며 몇몇 애플리케이션에 사용될 수 있다.
본 발명에 따라 메모리 서브시스템을 구성하는 경우, 클럭 펄스가 배선(클럭 배선+모듈 배선)을 왕복하는데 걸리는 왕복 지연 시간이 클럭 펄스의 기지의 상승 시간보다 적도록 임피던스 및 길이를 고려하여 클럭 펄스를 설계한다.
바람직한 설계에서는, 클럭은 서로 가깝게 인접해 위치하는 커넥터로 구성된 두개의 뱅크 사이에 위치하고, 8개의 커넥터는 클럭의 반대쪽 측면상에 위치하는 4개의 커넥터로 구성된 두개의 뱅크로 그루핑된다. 본 실시예에서, 서브시스템은 2개의 커넥터 뱅크 사이에 있고, 클럭의 반대편 측면상에 위치하는 2개의 멀티플렉서 그룹을 더 포함한다. 이렇게 위치 설정하면, 배선의 길이를 짧게 유지하는데 많은 이점이 있다.
본 발명의 가장 바람직한 실시예에서, 커넥터는 SDRAM이나 종래의 DRAM 메모리 중 어느 하나를 수용할 수 있다. 종래의 DRAM 메모리는 EDO(extented data out) DRAM을 포함하여 모든 타입의 비동기식 메모리(일반적으로 간단히 DRAM이라 함)를 포함한다. 본 바람직한 설계에서, 또한 메모리 제어기는 SDRAM 및 DRAM을 모두 제어할 수 있다. 본 실시예에 의하면, 이 시스템에 사용되는 메모리의 타입에 있어서 상당히 융통적일 수 있다.
본 발명의 다른 실시예에서, 클럭은 2개의 커넥터 뱅크에 인접하여 회로 보드에 장착되며, 이 경우 한쪽 뱅크내의 커넥터는 다른쪽 뱅크의 커넥터와 인터리빙(interleaving)되어 있다. 본 실시예에서는, 메모리 모듈을 지탱하는 커넥터 사이의 간격(spacing)을 매우 엄격히 제어하여, 배선의 길이와 클럭 펄스의 상승 시간간의 임계 관계가 유지되도록 보장한다.
도 1은 본 발명의 바람직한 실시예의 메모리 모듈 및 회로 레이아웃의 평면도,
도 2는 본 발명의 대안적인 실시예의 메모리 모듈 및 회로 요소 레이아웃의 평면도.
도면의 주요 부분에 대한 부호의 설명
10 : 회로보드 기판
12, 14, 16, 18, 20, 22, 24, 26 : 메모리 모듈 커넥터
12', 14', 16', 18', 20', 22', 24', 26' : 메모리 모듈
28 : 클럭
30 : 클럭 배선
32, 34, 36, 38, 40, 42 : 멀티플렉서
44, 46 : 와이어
48 : SDRAM 제어기
50 : 플로우 스루 에러 감지 및 보정 유닛
본 발명의 바람직한 실시예를 기술함에 있어서, 본 명세서에서는 도 1 내지 도 2를 참조 ― 같은 참조 부호는 본 발명의 같은 특징을 언급함 ― 할 것이다.
본 발명은 고속 및 저비용 SDRAM 메모리 서브시스템을 설계하는데에 수반되는 문제, 특히 클럭과 SDRAM 메모리 모듈 사이의 배선이 길 때 직면하게 되는 전송 라인 효과와 연관된 문제를 해결하기 위한 것이다.
이러한 문제점에 대한 이전의 해결책은 신호 반사를 감소시키도록 설계된 박막 매몰 직렬 저항의 사용 및/또는 인접단 혹은 원격단 종단부의 사용을 수반하였다. 본 발명은, 클럭 및 멀티플렉서와 같은 보조 전자 장치에 대하여 메모리를 신중하게 배치하여, 메모리를 그 보조 전자 장치에 접속하는데 필요한 배선 길이를 최소화함으로써 이러한 문제점을 해결하고 있다.
도 1은 본 발명의 바람직한 실시예를 제공한다. 이 도면은 퍼스널 컴퓨터의 마더보드와 같은 회로 보드 기판(10)의 평면도를 제공한다.
회로 보드(10)에는 2개의 커넥터 뱅크로 조직된 8개의 메모리 모듈 커넥터(12∼26)가 접속되어 있다. 커넥터(12∼18)를 포함하는 커넥터 그룹은 뱅크 A를 구성하고, 커넥터(20∼26)를 포함하는 커넥터 그룹은 뱅크 B를 구성한다. 각 그룹의 커넥터들은 피치 간격 D1만큼 간격을 두고 떨어져 있으며, 가장 먼 커넥터(12 및 26)는 2개의 커넥터 뱅크 사이의 중심선으로부터 최대 거리 D2에 위치하고 있다. 커넥터들(12∼26)은 동기식 다이나믹 랜덤 액세스 메모리(SDRAM) 칩(52)을 포함하는 메모리 모듈(12'∼26')을 수용하도록 설계되어 있다.
바람직한 설계에서, 이들 메모리 모듈은 DIMM(dual in-line memory modules)이다. 그러나, SIMM(single in-line memory modules)도 본 발명에서 채용될 수 있다. 가장 바람직한 설계에서, 또한 커넥터들(12∼26)은 비동기식 타입의 다이나믹 랜덤 액세스 메모리(DARM)를 수용할 수도 있다.
메모리 서브시스템의 중앙에 그리고 2개의 커넥터 뱅크 사이에 클럭(28)이 위치한다. 일반적으로, 클럭은 위상 동기 루프(phase-lock loop ; PLL)에 근거할 것이다. SDRAM 메모리는 클럭 배선(30)을 거쳐 클럭(28)에 접속된다. 도 1의 클럭 배선은 도면 작업을 단순화하기 위하여 이상적인 형태로 도시되었다. 당업자라면, 클럭 배선이 각 커넥터(12∼26)에 접속되고, 커넥터로부터 개별 SDRAM 메모리 칩으로 연장되어 각 메모리 모듈의 표면상에 위치하는 모듈 배선과 접촉하게 됨을 인식할 것이다. 타이밍을 고려하면, 클럭(28)로부터 가장 가까운 SDRAM으로의 배선은 가장 먼 SDRAM 메모리로의 배선과 동일한 길이일 것이 요구된다. 따라서, 클럭(28)으로부터 DIMM 모듈(26' 및 12')상의 메모리로의 배선은 거의 직선일 것임에 반해, 보다 인접한 모듈에 대한 클럭 배선은 동일한 길이를 갖도록 하기 위해서 더 우회하는 경로를 취할 것이다.
도 1에서 도시한 바와 같은 메모리 서브시스템의 중앙에 클럭(28)를 위치시킴으로써, 상기 클럭으로부터 DIMM 모듈(12' 및 26')상의 가장 먼 메모리까지의 거리는 최소화된다. 클럭 신호를 전송하는 배선의 전체적인 길이는 회로 보드(10)상의 클럭 배선의 길이(클럭으로부터의 클럭 신호를 커넥터로 전송함)에 모듈 배선의 길이(모듈상의 클럭 신호를 커넥터로부터 개별 SDRAM 메모리 칩으로 전송함)를 더한 길이일 것이다.
SDRAM 메모리는 DRAM 메모리보다 상당히 빠르고, 따라서 클럭(28)이 66 MHz 이상의 주파수, 바람직하게는 100 MHz 까지 또는 그 이상의 주파수를 갖는 클럭 펄스를 생성할 것임을 예상할 수 있다. 이들 주파수에서, 클럭으로부터 최장 거리의 메모리 칩까지의 거리는 SDRAM 메모리 서브시스템에서 결정적으로 중요하다. 가장 먼 메모리 칩이 클럭으로부터 너무 멀리 떨어져 있는 경우, 전송 라인 효과는 신호의 품질을 저하시키기 시작한다.
본 발명은 배선 길이가 다음 기준을 충족시키도록, 커넥터와 관련하여 클럭을 위치시키고, 서로 서로 커넥터간의 간격을 가깝게 유지한다. 기지의 클럭 펄스 상승 시간은 클럭 펄스에 대한 왕복 지연 시간보다 커야 한다. 왕복 지연 시간은 임피던스와, 클럭 배선의 길이에 메모리 서브시스템 설계자가 제어할 수 있는 모듈의 길이를 더한 길이에 의해 결정된다.
도 1에서 도시한 클럭 및 커넥터의 바람직한 레이아웃을 사용하면, 클럭 펄스가 1 ns(nanosecond) 상승 시간을 갖고 클럭 배선 및 모듈 배선에 대한 전형적인 임피던스가 50Ω인 경우, 결합된 클럭 배선 및 모듈 배선에 대한 최대 길이는 3.4 inch(8.6 cm)이다.
바람직한 설계에서, 커넥터들 사이의 간격 D1에 대한 거리는 0.3 inch(0.76 cm)이다. 중앙 영역에서 보조 전자 장치에 대한 충분한 공간을 제공하기 위해, D2는 가장 바람직하게 약 1.5 inch(3.8 cm)이다. 이것은 회로 보드(10)상의 클럭 배선(30)의 길이와 DIMM 모듈상의 모듈 배선의 길이 사이의 적절한 균형을 제공한다. 피치 간격 D1은, DIMM 모듈상의 모듈 배선의 길이가 전체 배선 길이를 제어함에 따라 감소되면, 약 0.5 inch(1.27 cm)까지 증가될 수 있다.
소정 타입의 SDRAM 메모리 모듈이 기지의 임피던스 및 모듈 배선의 길이를 갖고 소정의 클럭이 기지의 클럭 펄스 상승 시간을 갖는 경우, 클럭 배선의 길이는 클럭으로부터 SDRAM 칩으로의 클럭 펄스의 왕복 지연 시간이 클럭 펄스의 상승 시간보다 적도록 충분히 짧게 유지될 필요가 있다. 도 1에서 주어진 설계에서 클럭 펄스에 대한 최소 수용가능 상승 시간은 대략 800 ps(picoseconds)이다.
도 1의 바람직한 실시예는 이러한 기준을 충족시킬 수 있는 배선 및 전자 보조 칩의 레이아웃을 갖는다. 본 실시예는 2개의 별개의 DIMM 뱅크 A, B 사이에 클럭과 멀티플렉서(32∼42)를 위치시킨다. 이 위치 설정은 2개의 주된 이점을 갖는다. 첫번째는 클럭 배선에 대해서 뿐만 아니라 데이터 및 어드레스 배선에 대해서도 배선 길이가 비교적 짧다는 것이다. 두번째는 이러한 레이아웃이 2개의 뱅크 사이에서 데이터망 배선을 분리한다는 것이다. 클럭 및 멀티플렉서로부터의 데이터망 배선은 좌측으로 나와서 뱅크 B를 향하고, 우측으로 나와서 뱅크 A로 향한다. 이러한 분리는 결합 노이즈를 최소화한다. 좌측 뱅크와 우측 뱅크 사이에서 데이터망 배선을 분리함으로써, 결합 노이즈가 감소될 뿐만 아니라, 수많은 접속에 대한 배선의 어려움이 감소된다.
위에서 기술한 바와 같이, 신호 상승 시간이 왕복 지연 시간보다 커야만 한다는 클럭 신호에 대한 기준은 또한 멀티플렉서(32∼42)와 SDRAM 메모리 모듈 사이에서 전송되는 신호에도 적용된다. 따라서, 설명된 동일한 이유때문에, 멀티플렉서와 메모리 모듈 사이의 배선을 대응하여 짧게 유지할 필요가 있다. 그러나, 두 뱅크의 바로 그 중앙부는 이미 클럭 칩(28)에 의해 채워져 있다. 이것은 임의의 멀티플렉서가 클럭의 한쪽면 또는 다른쪽면에 위치할 것을 요구한다.
비록 대용량의 멀티플렉서가 이용될 수 있다고 해도 이와 같이 하나의 멀티플렉서가 사용된다면, 그 멀티플렉서로부터의 배선은 그 단일 멀티플렉서가 위치해 있는 클럭의 한쪽면으로부터 메모리가 위치해 있는 클럭의 반대쪽면으로 가로지르기 위해서는 약간의 부가적인 거리를 이동해야만 할 것이다. 도 1의 오리엔테이션에서, 단일 멀티플렉서가 클럭 아래쪽에서, 예를 들면, 멀티플렉서(32, 34 또는 36)의 위치에서 사용된다면, 그 멀티플렉서로부터의 배선은 상반부 영역에 위치한 메모리 칩을 액세스하기 위해 도 1의 상반부, 즉, 클럭 윗쪽으로 이동해야만 할 것이다.
이러한 부가적인 배선 길이를 회피하기 위해, 클럭의 대응하는 면상에 있는, 메모리 칩을 액세스하는 다중 멀티플렉서가 사용된다. 예를 들면, 멀티플렉서(32)는 클럭 아래의 영역에서 그의 좌측 및 우측으로 SDRAM 메모리 칩을 액세스하는 반면에, 멀티플렉서(42)는 클럭 위의 영역에서 그의 좌측 및 우측으로 메모리를 액세스한다. 멀티플렉싱을 다수의 개별 멀티플렉서로 분배함으로써, 멀티플렉서(32)로부터 배선(44)에 걸친 배선 길이는 될 수 있는 한 짧게 유지될 수 있다. 멀티플렉서(42)는 배선(46)을 거쳐 메모리를 액세스한다.
커넥터(12∼26)는 모두 서로 가깝게 인접하여 유지되고, 다수의 구성 요소의 물리적인 크기가 주어지면 가능한 한 가깝게 유지된다.
메모리는 SDRAM 제어기(48)를 통해 제어되는데, 이 제어기(48)도 또한 커넥터(12∼26)에 가깝게 인접하여 위치한다. 에러 정정은 플로우 스루 에러 검출 및 정정 장치(flow through error detection and correction unit ; EDC Unit)(50)에 의해 제공된다. 중앙 처리 장치(CPU)(도시하지 않음)는 SDRAM 제어기(48) 및 EDC 유닛(50)을 제어한다. 원하는 경우, 서브시스템 설계자는 EDC 유닛(50)을 제거하고, 버스를 직접 멀티플렉서에 접속할 수도 있다.
가장 바람직한 설계에서, SDRAM 제어기(48)는 SDRAM 및 비동기식 타입의 DRAM 모두를 제어하도록 설계된다. 이에 의하면, 메모리 서브시스템은 SDRAM 및 이보다 느린 DRAM 메모리의 양 메모리에 대해 상호교환적으로 사용될 수 있게 된다. 도시된 구성으로 클럭 및 멀티플렉서를 배열함으로써, 직렬 저항과 근접 및 원격 단 전송 라인 종단부의 필요성이 회피되고, 따라서 메모리 서브시스템의 비용이 실질적으로 감소된다.
도 2는 두개의 커넥터 뱅크 A 및 B가 인터리빙되고, 클럭 및 멀티플렉서가 인터리빙된 뱅크의 한쪽면에 위치된 본 발명의 다른 실시예를 나타낸다.
도 2의 설계에서, 피치 간격 D1은 거리 D3를 최소화하기 위해 도 1에 도시된 설계에서 보다 더 엄격하게 제어되어야 한다. 클럭(28)과 가장 먼 메모리 모듈(26)간의 거리는 왕복 지연이 신호 상승 시간보다 적어야 한다는 기준을 초과하는 것을 회피하기 위하여 최소화되어야만 한다. 도 1의 경우에서와 같이, 왕복 지연은 가장 먼 DIMM(26)으로의 클럭 배선(30)의 길이와 클럭 배선의 임피던스와 DIMM(26')상의 클럭 신호를 전송하는 모듈 배선의 길이 및 임피던스에 의해서 설정된다.
도 2의 실시예에 대응하는 레이아웃예에서는, 피치 간격 D1이 0.3 인치이고, 회로 보드(10)상의 클럭 배선에 대한 최대 길이가 2.3 인치이며, DIMMs상의 모듈 배선에 대한 최대 길이가 1.1 인치이고, 배선에 대한 임피던스가 50 Ω이며, 최소 클럭 펄스 상승 시간이 1 ns이다. 왕복 지연 시간이 배선상에서 전송되는 신호에 대한 신호 상승 시간보다 적게 유지되도록 배선 길이가 항상 충분히 짧다면, 이러한 길이들은 변경될 수 있다.
특히 본 발명은 특정 바람직한 실시예와 관련하여 설명되었지만, 많은 대안, 수정 및 변형이 상기 상세한 설명의 관점에서 당업자에게 분명하게 될 것은 자명하다. 따라서 첨부된 청구항은 본 발명의 진정한 범주 및 사상내에 놓여 있는 모든 이러한 대안, 수정 및 변동을 포함할 것이라고 간주된다.
본 발명은 저렴하고, 직렬 저항의 사용을 필요로 하지 않으며 전송 라인 효과로 인한 불완전한 신호를 겪지 않는 SDRAM 메모리 서브시스템을 제공하고, 결합 노이즈를 감소시키는 다중 메모리 뱅크 설계를 제공하며, 고속 SDRAM/DIMMs 및 보다 종래의 DRAM 메모리에 대해 상호교환적으로 사용될 수 있는 메모리 서브시스템을 제공한다.

Claims (18)

  1. 동기식 다이나믹 랜덤 액세스 메모리 서브시스템에 있어서,
    ① 회로 보드와,
    ② 서로 가까이 인접하여 상기 회로 보드에 장착된 복수의 커넥터 ― 상기 커넥터는 클럭 펄스를 대응하는 커넥터로부터 동기식 다이나믹 랜덤 액세스 메모리 모듈상에 장착된 메모리로 전송하기 위한 모듈 배선을 구비한 대응하는 동기식 다이나믹 랜덤 액세스 모듈을 수용하도록 설계됨 ― 와,
    ③ 기지의 상승 시간을 갖는 클럭 펄스를 생성하는 클럭 ― 상기 클럭은 상기 커넥터에 가까이 인접하여 상기 회로 보드상에 장착됨 ― 과,
    ④ 상기 클럭 및 상기 커넥터 사이에서 상기 회로 보드상에 위치하여 상기 클럭 펄스를 상기 커넥터내에 위치한 동기식 다이나믹 랜덤 액세스 메모리 모듈로 제공하는 클럭 배선 ― 상기 클럭 배선은, 클럭 펄스가 상기 클럭 배선 및, 클럭과 상기 동기식 다이나믹 랜덤 액세스 메모리 모듈상의 메모리 간의 모듈 배선을 왕복하는데 걸리는 왕복 지연 시간이 상기 클럭 펄스의 기지의 상승 시간보다 적은 왕복 지연 시간을 갖도록 임피던스와 길이를 갖음 ― 을 포함하는 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
  2. 제 1 항에 있어서,
    상기 클럭은 서로 가까이 인접하여 위치한 커넥터의 뱅크들 사이에서 상기 회로 보드에 장착된 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
  3. 제 2 항에 있어서,
    상기 클럭의 반대편 측면상에 위치한 4개의 커넥터로 구성된 2개의 뱅크로 그루핑된 8개의 커넥터가 존재하는 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
  4. 제 2 항에 있어서,
    2개의 커넥터 뱅크가 존재하고, 상기 클럭은 일반적으로 상기 2개의 뱅크 사이의 중앙에 위치하며, 상기 서브시스템은 2개의 커넥터 뱅크 사이에서 클럭의 반대편 측면상에 위치한 2개의 멀티플렉서 그룹을 더 포함하는 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
  5. 제 1 항에 있어서,
    상기 복수의 커넥터는 0.5 인치 이하의 간격을 두고 순차적으로 이격되어 있는 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
  6. 제 5 항에 있어서,
    상기 복수의 커넥터는 대략 0.3 인치의 간격을 두고 순차적으로 이격되어 있는 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
  7. 제 1 항에 있어서,
    상기 커넥터에 가까이 인접하여 상기 회로 보드에 장착된 복수의 멀티플렉서를 더 포함하는 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
  8. 제 7 항에 있어서,
    상기 커넥터는 2개의 뱅크로 조직되고, 상기 멀티플렉서는 2개의 커넥터 뱅크 사이에서 상기 회로 보드에 장착된 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
  9. 제 1 항에 있어서,
    상기 커넥터는 동기식 다이나믹 랜덤 액세스 메모리를 포함하는 대응하는 DIMM(dual in-line memory modules)을 수용하도록 설계된 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
  10. 제 1 항에 있어서,
    상기 클럭은 1 ns 이하의 상승 시간을 갖는 클럭 펄스를 생성하는 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
  11. 제 10 항에 있어서,
    상기 클럭 배선에 상기 모듈 배선을 합한 길이는 대략 3.4 인치 정도되는 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
  12. 제 1 항에 있어서,
    상기 커넥터에 가까이 인접하여 회로 보드에 장착된 메모리 제어기를 더 포함하는 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
  13. 제 12 항에 있어서,
    상기 메모리 제어기는 동기식 다이나믹 랜덤 액세스 메모리를 제어할 수 있으며, 또한 비동기식 다이나믹 랜덤 액세스 메모리를 제어할 수도 있는 동기식 다이다믹 랜덤 액세스 메모리 서브시스템.
  14. 제 1 항에 있어서,
    상기 클럭은 2개의 커넥터 뱅크에 인접하여 상기 회로 보드에 장착되고, 한 뱅크의 상기 커넥터는 나머지 뱅크의 커넥터와 인터리빙되는 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
  15. 제 14 항에 있어서,
    상기 커넥터에 가까이 인접하여 상기 회로 보드에 장착된 복수의 멀티플렉서를 더 포함하는 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
  16. 제 1 항에 있어서,
    상기 클럭은 66 MHz 이상의 주파수를 갖는 클럭 펄스를 생성하는 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
  17. 제 16 항에 있어서,
    상기 클럭은 약 100 MHz의 주파수를 갖는 클럭 펄스를 생성하는 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
  18. 동기식 다이나믹 랜덤 액세스 메모리 서브시스템에 있어서,
    ① 회로 보드와,
    ② 서로 가까이 인접하여 2개의 뱅크로 상기 회로 보드에 장착된 복수의 커넥터 ― 상기 커넥터는 동기식 다이나믹 랜덤 액세스 메모리를 포함하는 대응하는 DIMM(dual inline memory modules)을 수신하도록 설계되고, 상기 DIMM은 상기 대응하는 커넥터로부터 상기 동기식 다이나믹 랜덤 액세스 메모리로 클럭 펄스, 데이터 및 어드레스 신호를 전송하는 배선을 구비함 ― 와,
    ④ 66 MHz 이상의 주파수를 갖는 상기 클럭 펄스를 생성하는 클럭 ― 상기 클럭 펄스는 기지의 상승 시간을 갖고, 상기 클럭은 상기 커넥터에 가까이 인접하여 상기 회로 보드에 장착됨 ― 과,
    ④ 상기 커넥터에 가까이 인접하여 상기 회로 보드에 장착된 복수의 멀티플렉서와,
    ⑤ 상기 회로 보드상에 위치하여 상기 클럭, 상기 멀티플렉서와 상기 커넥터 사이에서 상기 클럭 펄스를 전송하는 배선 ― 상기 회로 보드상의 배선은 전송된 상기 클럭 펄스의 왕복 지연 시간이 상기 클럭 펄스의 상기 기지 상승 시간보다 적도록 임피던스 및 길이를 갖음 ― 을 포함하는 동기식 다이나믹 랜덤 액세스 메모리 서브시스템.
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