JP2014160296A - プリント回路板 - Google Patents

Abstract

【課題】ミアンダ配線等で配線調整を行わなくても、受信素子に伝搬する信号の波形の乱れを抑えて、スキューを小さくすることが可能なプリント回路板を提供する。
【解決手段】マザーボード２００は、一端が送信素子３１１に接続される主配線２０２と、主配線２０２の他端から分岐する分岐配線２０３，２０４と、を有するバス配線２０１を備える。受信素子３２１Ａは、分岐配線２０３の終端部２１１に接続され、受信素子３２１Ｄは、分岐配線２０４の終端部２１２に接続されている。終端抵抗３０３は、分岐配線２０３，２０４のうち、配線長が長い方の分岐配線２０４の終端部２１２にのみ接続されている。
【選択図】図１

Description

本発明は、受信素子への信号の伝送路となるバス配線を有するプリント配線板を備えたプリント回路板に関する。

一般に、メモリシステムは、メモリコントローラと複数のメモリデバイスとを有して構成されている。メモリデバイスとしては、ＤＤＲ２−ＳＤＲＡＭ（Double Data Rate 2 Synchronous Dynamic Random Access Memory）が一般的に知られている。

メモリデバイスの実装形態としては、マザーボードに実装される場合と、モジュール基板に実装される場合とがある。メモリデバイスがモジュール基板に実装される場合は、メモリコントローラが実装されたマザーボードにコネクタ接続されてメモリシステムが構成される。

高速大容量が要求されている装置では、メモリデバイスを有するメモリモジュールをマザーボードにコネクタ経由で実装する形態とすることで、ユーザーの必要に応じてメモリ増設に対応できるようになっている。

一方、要求されるメモリ量が固定されている装置などにおいては、メモリモジュールやその搭載用コネクタは使わず、マザーボードにメモリデバイスを直接実装する、いわゆる直付けメモリの形態をとる。直付けメモリの配線トポロジーは、メモリモジュールの構成を踏まえつつ、装置の仕様に応じたものが用いられる。

メモリコントローラは、アドレス／コマンド信号を送信し、各メモリデバイスは、そのアドレス／コマンド信号を受信することで制御され、メモリコントローラと複数のメモリデバイスの間でデータ信号の送受信が行われる。

アドレス／コマンド信号の配線トポロジーとしては、等長Ｔ分岐構造と等長多段分岐構造とがある。

アドレス／コマンド信号の等長Ｔ分岐構造の例が非特許文献１のＰａｇｅ２０に記載されている。メモリコントローラに接続された主配線からは等長に分岐配線が２分岐するように構成されている。それぞれの分岐配線には、２つ以上のメモリデバイスが芋づる式に接続されている。等長Ｔ分岐構造は、信号の多重反射による波形の乱れが発生しやすいため、高速化には適していないが、プリント配線板の層数を２層のみで配線することができ、低コストである。

一方、アドレス／コマンド信号の等長多段分岐構造の例が非特許文献２のＰａｇｅ４．２０．１１−３７に記載されている。メモリコントローラから各メモリデバイスへの配線長が等しくなるように、メモリコントローラに接続された配線は等長２分岐し、それぞれの配線は、さらに等長２分岐し、その末端にメモリデバイスが接続される。等長多段分岐構造は信号の多重反射による波形の乱れが少ないため信号の高速化に適しているが、分岐配線を構成するためには、プリント配線板の層数が３層以上必要となり、高コストである。

直付けメモリの形態を用いる際に、プリント配線板の層数を増やすことは製造コスト上困難であることから、層数を増やさないで実現することが要望されており、ＤＤＲ２−ＳＤＲＡＭでは、安価な層構成で設計可能な等長Ｔ分岐構造で設計される場合がある。

ＪＥＤＥＣ Ｓｔａｎｄａｒｄ Ｎｏ． ２１Ｃ Ｒｅｌｅａｓｅ １３ Ｓｅｃｔｉｏｎ ４．２０．６ ＰＣ３２００／ＰＣ２７００／ＰＣ２１００／ＰＣ１６００ ＤＤＲ ＳＤＲＡＭ Ｕｎｂｕｆｆｅｒｅｄ ＳＯ−ＤＩＭＭ Ｒｅｆｅｒｅｎｃｅ Ｄｅｓｉｇｎ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｒｅｖｉｓｉｏｎ １．４ Ｊａｎｕａｒｙ １０， ２００３ ＪＥＤＥＣ Ｓｔａｎｄａｒｄ Ｎｏ． ２１Ｃ Ｐａｇｅ ４．２０．１１−１ ＰＣ２−６４００／ＰＣ２−５３００／ＰＣ２−４２００／ＰＣ２−３２００ ＤＤＲ２ Ｕｎｂｕｆｆｅｒｅｄ ＳＯ−ＤＩＭＭ Ｒｅｆｅｒｅｎｃｅ Ｄｅｓｉｇｎ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｒｅｖｉｓｉｏｎ ２．５ Ｊｕｌｙ， ２００８

しかしながら、アドレス／コマンド信号を伝送する配線は、メモリの容量によって若干の差異はあるが、例えば２０本程度等、多数本で構成されるバス配線である。そのため、バス配線においてＴ分岐構造を実現しようとすると、メモリコントローラから分岐点までの配線エリアが広く必要である。そのため、配線長調整を行わない場合、バス配線の端付近ではＴ分岐の等長を維持するのが難しく、不等長Ｔ分岐構造となる。

不等長Ｔ分岐構造の不等長性が大きくなると、メモリデバイスに伝搬する波形に乱れが発生する。そのため、従来、ミアンダ配線といわれる蛇行させた配線を用いて等長Ｔ分岐構造となるように調整が行われていた。このミアンダ配線は、配線を蛇行させるために広い配線エリアが必要となる。特に、アドレス／コマンド信号のバス配線のように本数が多い場合には配線収容が難しく、配線エリアの拡大や、配線層数の増加が必要となるため、プリント配線板のコストが高くなる。

一方、等長調整を行わないＴ分岐構造の配線を用いれば配線エリアは最小となる。しかし、不等長Ｔ分岐構造となるバス配線では、各メモリデバイスに到達する信号の波形が乱れてスキューが大きくなるという問題があった。

また、メモリデバイスが接続される配線の全ての終端にそれぞれ終端抵抗を接続することで、波形のリンギングを抑える手法もあるが、終端抵抗を増やすと配線面積や部品コストが増加するという問題があった。

そこで、本発明は、ミアンダ配線等で配線調整を行わなくても、受信素子に伝搬する信号の波形の乱れを抑えて、スキューを小さくすることが可能なプリント回路板を提供する。

本発明のプリント回路板は、プリント配線板と、前記プリント配線板に実装された終端抵抗と、前記プリント配線板に実装され、送信素子から送信された信号を、前記プリント配線板を介して受信する第１受信素子及び第２受信素子と、を備え、前記プリント配線板は、一端が前記送信素子に接続される主配線と、前記主配線の他端から分岐する第１分岐配線及び第２分岐配線と、を有するバス配線を備え、前記第１受信素子は、前記第１分岐配線の終端部に接続され、前記第２受信素子は、前記第２分岐配線の終端部に接続され、前記終端抵抗は、前記第１分岐配線及び前記第２分岐配線のうち、配線長が長い方の分岐配線の終端部にのみ接続されていることを特徴とする。

本発明によれば、ミアンダ配線等で配線調整を行わなくても、受信回路に伝搬する信号の波形の乱れを抑えることができ、スキューを小さくすることができる。

本発明の第１実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。 本発明の第１実施形態に係るプリント回路板の一例としてのメモリシステムの模式図である。 本発明の第１実施形態に係るメモリシステムにおいて、分岐配線が短い側の受信素子で観測される波形を説明するための図である。 本発明の第１実施形態に係るメモリシステムにおいて、分岐配線が長い側の受信素子で観測される波形を説明するための図である。 第１実施形態における第１受信素子及び第２受信素子で観測される信号波の波形を示す模式図である。 実施例１における４つの受信素子にて受信される信号の波形図である。 第１分岐配線の配線長と第２分岐配線の配線長との差（配線長差）に対するスキューの関係を示すグラフである。 分岐配線の特性インピーダンスに対するスキューの関係を示すグラフである。 終端抵抗の抵抗値に対するスキューの関係を示すグラフである。 本発明の第２実施形態に係るプリント回路板の一例であるメモリシステムを示す模式図である。 比較例１のプリント回路板の一例としてのメモリシステムを示す模式図である。 比較例１のメモリシステムにおけるリンギングの発生メカニズムを説明するための図である。 比較例１における３種類の信号成分により分岐配線が短い側の受信素子で観測される波形を説明するための図である。 比較例１における３種類の信号成分により分岐配線が長い側の受信素子で観測される波形を説明するための図である。 比較例１における第１受信素子及び第２受信素子で観測される信号波の波形を示す模式図である。 比較例１における４つの受信素子にて受信される信号の波形図である。 比較例２のメモリシステムを示す模式図である。

以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。図２は、本発明の第１実施形態に係るプリント回路板の一例としてのメモリシステムの模式図である。

プリント回路板としてのメモリシステム１００は、プリント配線板としてのマザーボード２００を備えている。また、メモリシステム１００は、マザーボード２００に実装された、送信回路ユニットとしてのメモリコントローラ３０１と、複数の受信回路ユニットとして複数のメモリデバイス３０２Ａ，３０２Ｂ，３０２Ｃ，３０２Ｄとを備えている。また、メモリシステム１００は、マザーボード２００に実装された終端抵抗３０３及びダンピング抵抗３０４を備えている。メモリコントローラ３０１は、マザーボード２００を介してアドレス信号又はコマンド信号（アドレス／コマンド信号）を各メモリデバイス３０２Ａ〜３０２Ｄに送信することで、各メモリデバイス３０２Ａ〜３０２Ｄを制御する。

マザーボード２００は、メモリコントローラ３０１と各メモリデバイス３０２Ａ〜３０２Ｄとをつなぐバス配線２０１を有している。

メモリコントローラ３０１は、半導体チップからなる送信素子３１１と、送信素子３１１に内部配線を介して接続された送信端子（接続パッド）３１２と、を有する半導体パッケージである。各メモリデバイス３０２Ａ〜３０２Ｄは、半導体チップからなるメモリセルとしての受信素子３２１Ａ〜３２１Ｄと、受信素子３２１Ａ〜３２１Ｄに内部配線を介して接続された受信端子（接続パッド）３２２Ａ〜３２２Ｄとを有する半導体パッケージである。本実施形態では、１つの送信素子３１１に対して、それぞれ１つの受信素子３２１Ａ〜３２１Ｄが、１つのバス配線２０１で電気的に接続されている。

ここで、メモリデバイス３０２Ａは第１受信回路ユニット、メモリデバイス３０２Ｄは第２受信回路ユニット、メモリデバイス３０２Ｂは第３受信回路ユニット、メモリデバイス３０２Ｃは第４受信回路ユニットである。また、受信素子３２１Ａは第１受信素子、受信素子３２１Ｄは第２受信素子、受信素子３２１Ｂは第３受信素子、受信素子３２１Ｃは第４受信素子である。

本実施形態では、各メモリデバイス３０２Ａ〜３０２Ｄは、ＤＤＲ２−ＳＤＲＡＭ（Double Data Rate 2 Synchronous Dynamic Random Access Memory）である。

メモリコントローラ３０１の送信素子３１１は、バス配線２０１を介して各メモリデバイス３０２Ａ〜３０２Ｄの受信素子３２１Ａ〜３２１Ｄにアドレス／コマンド信号を送信する。各受信素子３２１Ａ〜３２１Ｄは、バス配線２０１を介してアドレス／コマンド信号を受信する。

マザーボード２００は、複数層（例えば２層）の導体層と、導体層間に形成された絶縁体層（誘電体層）とが積層された積層基板である。

バス配線２０１は、主配線２０２と、主配線２０２から２分岐する第１分岐配線としての分岐配線２０３及び第２分岐配線としての分岐配線２０４と、を有している。

主配線２０２の一端には、メモリコントローラ３０１の送信端子３１２が電気的に接続されており、主配線２０２の他端には、分岐配線２０３の始端および分岐配線２０４の始端が電気的に接続されている。つまり、分岐配線２０３，２０４は、分岐点（接続点）Ｐ１で主配線２０２から分岐している。

主配線２０２には、ダンピング抵抗３０４が配設されている。具体的には、主配線２０２は、部分配線２０２Ａと部分配線２０２Ｂとからなり、部分配線２０２Ａの一端がメモリコントローラ３０１の送信端子３１２に電気的に接続され、部分配線２０２Ａの他端がダンピング抵抗３０４の一端に電気的に接続されている。また、部分配線２０２Ｂの一端がダンピング抵抗３０４の他端に電気的に接続され、部分配線２０２Ｂの他端が分岐配線２０３，２０４の始端に電気的に接続されている。

分岐配線２０３の終端部２１１には、メモリデバイス３０２Ａの受信素子３２１Ａが電気的に接続されており、分岐配線２０４の終端部２１２には、メモリデバイス３０２Ｄの受信素子３２１Ｄが電気的に接続されている。

ここで、分岐配線２０３の終端部２１１とは、分岐配線２０３の終端及び終端近傍の部分であり、例えば、終端の位置と、終端から始端に向かって５［ｍｍ］程度の位置との間の範囲である。また、分岐配線２０４の終端部２１２とは、分岐配線２０４の終端及び終端近傍の部分であり、例えば、終端の位置と、終端から始端に向かって５［ｍｍ］程度の位置との間の範囲である。本実施形態では、メモリデバイス３０２Ａの受信端子３２２Ａは、分岐配線２０３の終端に接続され、メモリデバイス３０２Ｄの受信端子３２２Ｄは、分岐配線２０４の終端に接続されている。

また、分岐配線２０３の始端と終端との間の中間に位置する分岐点Ｐ２には、配線２０５を介してメモリデバイス３０２Ｂの受信端子３２２Ｂが電気的に接続されている。また、分岐配線２０４の始端と終端との間の中間に位置する分岐点Ｐ３には、配線２０６を介してメモリデバイス３０２Ｃの受信端子３２２Ｃが電気的に接続されている。

なお、本実施形態では、メモリデバイス３０２Ａが１つとしたが、複数であってもよい。同様に、メモリデバイス３０２Ｄが１つとしたが、複数であってもよい。また、メモリデバイス３０２Ｂがとしたが、複数であってもよく、メモリデバイス３０２Ｃが１つとしたが、複数であってもよい。また、メモリデバイス３０２Ｂが省略されていてもよく、また、メモリデバイス３０２Ｃが省略されていてもよい。

バス配線２０１は、不等長Ｔ分岐配線構造となっている。即ち、分岐配線２０３の始端から終端までの配線長と、分岐配線２０４の始端から終端までの配線長とが異なっている。分岐配線２０３の始端から終端までの配線長をＬ１、分岐配線２０４の始端から終端までの配線長をＬ２とする。本実施形態では、分岐配線２０４の配線長Ｌ２が、分岐配線２０３の配線長Ｌ１よりも長い。

したがって、終端抵抗３０３は、分岐配線２０３，２０４のうち相対的に配線長が長い方の分岐配線２０４にのみ接続されている。詳述すると、終端抵抗３０３は、分岐配線２０４の終端部２１２にのみ電気的に接続されている。即ち、終端抵抗３０３の一端が、分岐配線２０４の終端又は終端近傍に電気的に接続され、終端抵抗３０３の他端が、終端電位が印加される終端配線２１０に電気的に接続される。本実施形態では、終端抵抗３０３の一端は、配線２０７を介して分岐配線２０４の終端近傍の分岐点Ｐ４に電気的に接続されている。

なお、分岐配線２０３，２０４のうち相対的に配線長が長い方の分岐配線が分岐配線２０３の場合には、終端抵抗３０３は、分岐配線２０３の終端部２１１、例えば分岐点Ｐ５に電気的に接続される。分岐点Ｐ１〜Ｐ５は、例えばヴィア等で構成されている。

分岐配線２０３は、分岐点Ｐ１と分岐点Ｐ２との間の部分配線２０３Ａ、分岐点Ｐ２と分岐点Ｐ５との間の部分配線２０３Ｂ、分岐点Ｐ５とメモリデバイス３０２Ａとの間の部分配線２０３Ｃで構成されている。また、分岐配線２０４は、分岐点Ｐ１と分岐点Ｐ３との間の部分配線２０４Ａ、分岐点Ｐ３と分岐点Ｐ４との間の部分配線２０４Ｂ、分岐点Ｐ４とメモリデバイス３０２Ｄとの間の部分配線２０４Ｃで構成されている。

不等長Ｔ分岐配線構造のバス配線において、メモリデバイスにおける信号の波形を決める要因として、３つの信号成分があると考えられる。１つ目は、送信素子から受信素子へ最初に伝わる信号成分、２つ目は、その信号成分の反射波が配線分岐によりマイナスの反射波となった信号成分、３つ目は、他の受信素子からのプラスの反射波の信号成分である。

ここで、マイナスの反射波とは、入射波の電圧振幅に対して逆符号の反射波であり、入射波に反射波が重畳して、信号振幅が小さくなる。一方、プラスの反射波とは、入射波と反射波の電圧振幅が同符号であり、入射波に反射波が重畳して信号振幅が大きくなる。

信号のリンギングの主要因は、配線分岐によりマイナスの反射波となった信号成分と、他の受信素子からのプラスの反射波の信号成分との遅延差で生成されることを見出した。この知見に基づき、反射波がメモリデバイス３０２Ａ〜３０２Ｄの動作上、影響を及ぼさないように終端抵抗３０３の接続位置を、配線長が長い方の分岐配線２０４の終端部２１２に決定した。

図１１は、比較例１のプリント回路板の一例であるメモリシステムを示す模式図である。なお、比較例１のメモリシステムにおいて、終端抵抗３０３の接続位置が本第１実施形態と異なるものであり、その他の構成は、本第１実施形態と同一であるため、説明を省略する。この図１１に示す比較例１のメモリシステムにおいて、終端抵抗３０３は、配線２０８を介して分岐点Ｐ１に電気的に接続されている。つまり、図１１に示す配線構造は、トポロジーに対して線対称となる分岐点Ｐ１に終端抵抗３０３が接続された構造である。

この比較例１のメモリシステムの不等長Ｔ分岐トポロジーにおけるリンギングのメカニズムについて説明する。図１２は、比較例１のメモリシステムにおけるリンギングの発生メカニズムを説明するための図である。

図１２（ａ）は、メモリシステムの配線構成を示すトポロジー図である。図１２（ｂ）は、各受信素子３２１Ａ〜３２１Ｄが受信する信号の波形図である。各受信素子３２１Ａ，３２１Ｂ，３２１Ｃ，３２１Ｄが受信する信号Ｓ−２ａ，Ｓ−２ｂ，Ｓ−２ｃ，Ｓ−２ｄの波形を分析すると、波形の乱れが大きいのは、分岐点Ｐ１から最も遠い受信素子３２１Ａ，３２１Ｄが受信する信号Ｓ−２ａ，Ｓ−２ｄであった。更に、分岐点Ｐ１に近い受信素子３２１Ｂ，３２１Ｃが受信する信号Ｓ−２ｂ，Ｓ−２ｃの波形は、信号Ｓ−２ａ，Ｓ−２ｄの波形に追随しているだけと分析した。

図１２（ｃ）は、図１２（ａ）の配線構成においてメモリデバイス３０２Ｂ，３０２Ｃを省略し、信号の波形の乱れが大きいメモリデバイス３０２Ａ，３０２Ｄだけに単純化した配線構成を示すトポロジー図である。図１２（ｄ）は、図１２（ｃ）の配線構成において、受信素子３２１Ａ，３２１Ｄが受信する信号Ｓ−２ａ，Ｓ−２ｄの波形図である。図１２（ｂ）と図１２（ｄ）との信号Ｓ−２ａ，Ｓ−２ｄの波形を比較すると、同様な傾向が見られることから、図１２（ｃ）の単純化した配線トポロジーでリンギングの要因を更に分析した。

図１２（ｄ）に示す信号Ｓ−２ａ，Ｓ−２ｄの波形の立ち上がり直後の波形の乱れ（電圧の変化）が、スキューに対して最も大きい影響を与えていると考えられる。まず、この立ち上がり直後の波形の乱れは、３種類の信号波形の重ね合わせで考えられると仮定した。

（１）送信素子から受信素子へ初めに伝わる信号成分（第１波）。（２）受信素子で反射した第１波が分岐点Ｐ１で反射して受信素子に戻る信号成分（第２波）。（３）他方の受信素子で反射した第１波が受信素子に伝わる信号成分（第３波）。

図１３は、比較例１における３種類の信号成分により分岐配線が短い側の受信素子３２１Ａで観測される波形を説明するための図である。

図１３（ａ）は、第１波を示す模式図である。経路Ａ−２ａは、第１波の信号経路を示す。第１波は、送信素子３１１から送出されてダンピング抵抗３０４により減衰し、分岐点Ｐ１での配線分岐により更に振幅が下がった状態で受信素子３２１Ａに到達する。受信素子３２１Ａは高いインピーダンス状態であり、インピーダンス無限大で近似され、第１波である信号成分は受信素子３２１Ａで全反射する。全反射することにより、受信素子３２１Ａに伝わった第１波は２倍の振幅波形となる。送信素子３１１から受信素子３２１Ａへの第１波の遅延時間は、（Ｔ_２０２Ａ＋Ｔ_２０２Ｂ）＋（Ｔ_{２０３ＡＢ}＋Ｔ_２０３Ｃ）となる。ここで、各Ｔ_２０２Ａ，Ｔ_２０２Ｂは各配線２０２Ａ，２０２Ｂを通過する信号の遅延時間、Ｔ_{２０３ＡＢ}は、配線２０３Ａ及び配線２０３Ｂを通過する信号の遅延時間である。Ｔ_２０３Ｃは、配線２０３Ｃを通過する信号の遅延時間である。

各配線の遅延時間Ｔ［ｐｓ］は、単位長さ当たりの遅延時間τ［ｐｓ／ｍｍ］と配線の長さＬ［ｍｍ］から、Ｔ＝τ×Ｌで求められる。この単位長さ当たりの遅延時間は、ＦＲ−４（誘電率が４程度）を用いたプリント配線板では、τは６．０〜７．０［ｐｓ／ｍｍ］である。

図１３（ｂ）は、第２波を示す模式図である。経路Ｂ−２ａは、第２波の信号経路を示す。第２波は、受信素子３２１Ａで反射した第１波が、分岐点Ｐ１において再度反射し、受信素子３２１Ａに戻る信号成分である。この第２波の振幅は、第１波の信号振幅に対する分岐点Ｐ１における反射係数により決まる。反射係数は、分岐点Ｐ１を境界として、前後の配線の特性インピーダンスから求められる。配線２０３Ａ，２０３Ｂの特性インピーダンスに対して、３分岐後の配線の特性インピーダンスは低くなるため、反射係数は負の値となる。つまり、振幅が反転して反射する。ここでは、マイナスの振幅と呼ぶこととする。第１波よりも小さいマイナス振幅の信号で、受信素子３２１Ａにおいては高いインピーダンス状態で全反射するため、伝わった信号の２倍のマイナス振幅波形となる。この第２波の遅延時間は、（Ｔ_２０２Ａ＋Ｔ_２０２Ｂ）＋（Ｔ_{２０３ＡＢ}＋Ｔ_２０３Ｃ）＋（Ｔ_２０３Ｃ＋Ｔ_{２０３ＡＢ}）＋（Ｔ_{２０３ＡＢ}＋Ｔ_２０３Ｃ）となる。

図１３（ｃ）は、第３波を示す模式図である。経路Ｃ−２ａは、第３波の信号経路を示す。第３波は、送信素子３１１から受信素子３２１Ｄへの第１波が反射し、分岐点Ｐ１を透過し、受信素子３２１Ａに伝わる信号成分である。この第３波の振幅は、第１波の信号振幅に対する分岐点Ｐ１における透過係数により決まり、第１波よりも小さい振幅の信号で、受信素子３２１Ｄにおいては高いインピーダンス状態で全反射するため、伝わった信号の２倍の振幅波形となる。この第３波の遅延時間は、（Ｔ_２０２Ａ＋Ｔ_２０２Ｂ）＋（Ｔ_{２０４ＡＢ}＋Ｔ_２０４Ｃ）＋（Ｔ_２０４Ｃ＋Ｔ_{２０４ＡＢ}）＋（Ｔ_{２０３ＡＢ}＋Ｔ_２０３Ｃ）となる。ここで、Ｔ_{２０４ＡＢ}は、配線２０４Ａ及び配線２０４Ｂを通過する信号の遅延時間である。Ｔ_２０４Ｃは、配線２０４Ｃを通過する信号の遅延時間である。

図１３（ｄ）は、第１波ＳＡ−２ａ、第２波ＳＢ−２ａ、第３波ＳＣ−２ａによって、受信素子３２１Ａで観測される信号の波形図である。この図１３（ｄ）には、３つの波を合成した信号波Ｓ−２ａが図示されている。図１２（ｃ）に示したトポロジーでは、分岐配線２０４が分岐配線２０３よりも長い不等長Ｔ分岐配配線である。分岐配線２０３と分岐配線２０４との長さの差によって、第２波ＳＢ−２ａと第３波ＳＣ−２ａが受信素子３２１Ａに到達する時刻が異なる。受信素子３２１Ａでは、第１波ＳＡ−２ａが到着後、第２波ＳＢ−２ａが到着する。第２波ＳＢ−２ａはマイナスの振幅のため、信号波Ｓ−２ａの電圧が降下する。その後、第３波ＳＣ−２ａが到着し、信号波Ｓ−２ａの電圧が上昇する。

図１４は、比較例１における３種類の信号成分により分岐配線が長い側の受信素子３２１Ｄで観測される波形を説明するための図である。

図１４（ａ）は、第１波を示す模式図である。経路Ａ−２ｄは、第１波の信号経路を示す。第１波は、送信素子３１１から送出されてダンピング抵抗３０４により減衰し、分岐点Ｐ１での配線分岐により更に振幅が下がった状態で受信素子３２１Ｄに到達する。受信素子３２１Ｄは高いインピーダンス状態であり、インピーダンス無限大で近似され、第１波である信号成分は受信素子３２１Ｄで全反射する。全反射することにより、受信素子３２１Ｄに伝わった第１波は２倍の振幅波形となる。送信素子３１１から受信素子３２１Ｄへの第１波の遅延時間は、（Ｔ_２０２Ａ＋Ｔ_２０２Ｂ）＋（Ｔ_{２０４ＡＢ}＋Ｔ_２０４Ｃ）となる。

図１４（ｂ）は、第２波を示す模式図である。経路Ｂ−２ｄは、第２波の信号経路を示す。第２波は、受信素子３２１Ｄで反射した第１波が、分岐点Ｐ１において再度反射し、受信素子３２１Ｄに戻る信号成分である。第２波は、第１波よりも小さいマイナス振幅の信号である。第２波は、受信素子３２１Ｄにおいては高いインピーダンス状態であるので全反射する。そのため、第２波は、伝わった信号の２倍のマイナス振幅波形となる。この第２波の遅延時間は、（Ｔ_２０２Ａ＋Ｔ_２０２Ｂ）＋（Ｔ_{２０４ＡＢ}＋Ｔ_２０４Ｃ）＋（Ｔ_２０４Ｃ＋Ｔ_{２０４ＡＢ}）＋（Ｔ_{２０４ＡＢ}＋Ｔ_２０４Ｃ）となる。

図１４（ｃ）は、第３波を示す模式図である。経路Ｃ−２ｄは、第３波の信号経路を示す。第３波は、送信素子３１１から受信素子３２１Ａへの第１波が反射し、分岐点Ｐ１を透過し、受信素子３２１Ｄに伝わる信号である。この第３波は、第１波よりも小さい振幅の信号で、受信素子３２１Ａにおいては高いインピーダンス状態で全反射するため、伝わった信号の２倍の振幅波形となる。この第３波の遅延時間は、（Ｔ_２０２Ａ＋Ｔ_２０２Ｂ）＋（Ｔ_{２０３ＡＢ}＋Ｔ_２０３Ｃ）＋（Ｔ_２０３Ｃ＋Ｔ_{２０３ＡＢ}）＋（Ｔ_{２０４ＡＢ}＋Ｔ_２０４Ｃ）となる。

図１４（ｄ）は、第１波ＳＡ−２ｄ、第２波ＳＢ−２ｄ、第３波ＳＣ−２ｄによって、受信素子３２１Ｄで観測される信号の波形図である。この図１４（ｄ）には、３つの波を合成した信号波Ｓ−２ｄが図示されている。図１２（ｃ）に示したトポロジーでは、分岐配線２０４が分岐配線２０３よりも長い不等長Ｔ分岐配配線である。分岐配線２０３と分岐配線２０４との長さの差によって、第２波ＳＢ−２ｄと第３波ＳＣ−２ｄが受信素子３２１Ｄに到達する時刻が異なる。受信素子３２１Ｄでは、第１波ＳＡ−２ｄが到着後、第３波ＳＣ−２ｄが到着する。第３波ＳＣ−２ｄによって、信号波Ｓ−２ｄの電圧が上昇する。その後、第２波ＳＢ−２ｄが到着し、信号波Ｓ−２ｄの電圧が降下する。

図１５は、比較例１における第１受信素子である受信素子３２１Ａ及び第２受信素子である受信素子３２１Ｄで観測される信号波Ｓ−２ａ，Ｓ−２ｄの波形を示す模式図である。

信号波Ｓ−２ａ，Ｓ−２ｄの波形を分析し改善策を検討した。配線長が短い分岐配線２０３に接続された受信素子３２１Ａにおける信号Ｓ−２ａの波形では、反射波である第２波ＳＢ−２ａにより振幅が小さくなり過ぎることを改善するために、第１波ＳＡ−２ａの信号振幅を上げることで波形の乱れを改善できることを見出した。

一方、配線長が長い分岐配線２０４に接続された受信素子３２１Ｄにおける信号Ｓ−２ｄの波形では、第１波ＳＡ−２ｄと第３波ＳＣ−２ｄにより振幅が大きくなり過ぎることを改善するために、信号振幅を下げることで波形の乱れを改善できることを見出した。

ここで更に、振幅に影響を与えているのは分岐配線の配線長以外に、終端抵抗の接続位置であることにも着目した。分岐配線が短い側の受信素子３２１Ａから終端抵抗３０３を遠ざけることによって、信号振幅を上げることができ、分岐配線が長い側の受信素子３２１Ｄに終端抵抗３０３を近づけることによって、信号振幅を下げることができることを見出した。

従って、本実施形態では、リンギングの要因を抑制するために、分岐点Ｐ１から最も遠い受信素子３２１Ａの近くに終端抵抗３０３を設けた。

図３は、本発明の第１実施形態に係るメモリシステムにおいて、分岐配線が短い側の受信素子３２１Ａで観測される波形を説明するための図である。

図３（ａ）は、第１波を示す模式図である。経路Ａ−２ａは第１波の信号経路を示す。第１波は、送信素子３１１から送出されてダンピング抵抗３０４により減衰し、分岐点Ｐ１での配線分岐により更に振幅が下がった状態で受信素子３２１Ａに到達する。但し、比較例１と異なり、分岐点Ｐ１に終端抵抗３０３がないため、第１波の振幅の低下は、比較例１よりも小さい。受信素子３２１Ａは高いインピーダンス状態であり、インピーダンス無限大で近似され、第１波である信号成分は受信素子３２１Ａで全反射する。全反射することにより、受信素子３２１Ａに伝わった第１波は２倍の振幅波形となる。送信素子３１１から受信素子３２１Ａへの信号の遅延時間は、（Ｔ_２０２Ａ＋Ｔ_２０２Ｂ）＋（Ｔ_{２０３ＡＢ}＋Ｔ_２０３Ｃ）となる。

図３（ｂ）は、第２波を示す模式図である。経路Ｂ−２ａは、第２波の信号経路を示す。第２波は、受信素子３２１Ａで反射した第１波が分岐点Ｐ１で再度反射して受信素子３２１Ａに戻る信号成分である。この第２波の遅延時間は、（Ｔ_２０２Ａ＋Ｔ_２０２Ｂ）＋（Ｔ_{２０３ＡＢ}＋Ｔ_２０３Ｃ）＋（Ｔ_２０３Ｃ＋Ｔ_{２０３ＡＢ}）＋（Ｔ_{２０３ＡＢ}＋Ｔ_２０３Ｃ）となる。

図３（ｃ）は、第３波を示す模式図である。経路Ｃ−２ａは、第３波の信号経路を示す。受信素子３２１Ｄに終端抵抗３０３が設けられており、分岐配線２０４の特性インピーダンスと終端抵抗３０３の抵抗値とが略等しい場合には、第３波は発生しないと考えてよい。

図３（ｄ）は、第１波ＳＡ−２ａ及び第２波ＳＢ−２ａによって、受信素子３２１Ａで観測される信号の波形図である。この図３（ｄ）には、２つの波を合成した信号波Ｓ−２ａが図示されている。受信素子３２１Ａでは、第１波ＳＡ−２ａが到着後、第２波ＳＢ−２ａが到着する。第２波ＳＢ−２ａはマイナスの振幅のため、信号波Ｓ−２ａの電圧が降下するが、第１波ＳＡ−２ａが比較例１よりも大きいため、比較例１よりも波形の乱れが改善する。

図４は、本発明の第１実施形態に係るメモリシステムにおいて、分岐配線が長い側の受信素子３２１Ｄで観測される波形を説明するための図である。

図４（ａ）は、第１波を示す模式図である。経路Ａ−２ｄは、第１波の信号経路を示す。第１波は、送信素子３１１から送出されてダンピング抵抗３０４により減衰し、分岐点Ｐ１での配線分岐により更に振幅が下がった状態で受信素子３２１Ｄに到達する。但し、比較例１と異なり、分岐点Ｐ１に終端抵抗３０３がないため、第１波の振幅の低下は、比較例１よりも小さい。受信素子３２１Ｄには、終端抵抗３０３があるため、分岐配線２０４の特性インピーダンスと終端抵抗３０３の抵抗値とが略等しい場合には、反射波は発生しない。送信素子３１１から受信素子３２１Ｄへの第１波の遅延時間は、（Ｔ_２０２Ａ＋Ｔ_２０２Ｂ）＋（Ｔ_{２０４ＡＢ}＋Ｔ_２０４Ｃ）となる。

図４（ｂ）は、第２波を示す模式図である。経路Ｂ−２ｄは、第２波の信号経路を示す。第２波は、受信素子３２１Ｄに終端抵抗３０３があるため、分岐配線２０４の特性インピーダンスと終端抵抗３０３の抵抗値とが略等しい場合には反射波はほぼ発生しない。従って第２波は発生しないと考えてよい。

図４（ｃ）は、第３波を示す模式図である。経路Ｃ−２ｄは、第３波の信号経路を示す。第３波は、送信素子３１１から受信素子３２１Ａへの第１波が、受信素子３２１Ａで反射し、分岐点Ｐ１を透過し、受信素子３２１Ｄに伝わる信号成分である。この第３波の振幅は第１波よりも小さい。この第３波の遅延時間は、（Ｔ_２０２Ａ＋Ｔ_２０２Ｂ）＋（Ｔ_{２０３ＡＢ}＋Ｔ_２０３Ｃ）＋（Ｔ_２０３Ｃ＋Ｔ_{２０３ＡＢ}）＋（Ｔ_{２０４ＡＢ}＋Ｔ_２０４Ｃ）となる。

図４（ｄ）は、第１波ＳＡ−２ｄ及び第３波ＳＣ−２ｄによって、受信素子３２１Ｄで観測される信号の波形図である。この図４（ｄ）には、２つの波を合成した信号波Ｓ−２ｄが図示されている。受信素子３２１Ｄでは、第１波ＳＡ−２ｄが到着後、第３波ＳＣ−２ｄが到着する。終端抵抗３０３によって、第１波ＳＡ−２ｄと第３波ＳＣ−２ｄによる見かけ上の信号波Ｓ−２ｄの振幅は比較例１の波形よりも小さくなり、比較例１よりも波形の乱れが改善する。

なお、仮に、分岐配線２０４の終端部２１２に接続する代わりに、相対的に配線長が短い分岐配線２０３の終端部２１１に終端抵抗３０３を接続した場合、本実施形態よりも第３波が遅れて到着するため、スキューの改善には至らない。

図５は、第１実施形態における第１受信素子である受信素子３２１Ａ及び第２受信素子である受信素子３２１Ｄで観測される信号波Ｓ−２ａ，Ｓ−２ｄの波形を示す模式図である。本実施形態の構成では、図５に示したように、比較例１と比べ、信号の振幅の改善と、多重反射の低減により、信号の波形の乱れが改善される。

以上、本第１実施形態によれば、分岐配線２０３よりも配線長が長い分岐配線２０４の終端部２１２に終端抵抗３０３を設けたことで、各受信素子３２１Ａ〜３２１Ｄに到達する信号のリンギングを抑えることが可能となる。その結果、従来のようにミアンダ配線により等長Ｔ分岐構造としなくとも、スキューを抑えることが可能となり、高速な信号伝送が実現できる。

また、１つのバス配線２０１に対して、１つの終端抵抗３０３を接続する構成であるため、終端抵抗３０３となる抵抗素子の数が削減され、コストダウンが図られている。

（実施例１）
本実施例１では、上記第１実施形態の構成においてシミュレータを用いてシミュレーションを行った。図６は、実施例１における４つの受信素子３２１Ａ〜３２１Ｄにて受信される信号の波形図である。各受信信号の波形は、コンピュータシミュレーションによって算出した。シミュレータは、Ｓｙｎｏｐｓｙｓ社製のＨＳＰＩＣＥを用いた。

実施例１の波形シミュレーションに用いた各パラメータについて説明する。送信素子３１１は、出力インピーダンスを１８［Ω］、出力容量を３［ｐＦ］とした。送信素子３１１が出力する信号は、出力電圧を１．８［Ｖ］、データレートを２００［Ｍｂｐｓ］、立ち上がり時間を１００［ｐｓ］とした。受信素子３２１Ａ〜３２１Ｄは入力容量を３［ｐＦ］とした。

終端抵抗３０３の抵抗値は５６［Ω］とし、終端配線２１０に印加する終端電位を０．９［Ｖ］とした。ダンピング抵抗３０４の抵抗値は２２［Ω］とした。

全ての配線の特性インピーダンスは５５［Ω］とし、配線２０２Ａは２０［ｍｍ］、配線２０２Ｂは５［ｍｍ］、配線２０３Ａ，２０３Ｂ，２０４Ａ，２０４Ｂは、それぞれ１０［ｍｍ］，２０［ｍｍ］，３０［ｍｍ］，２０［ｍｍ］とした。配線２０３Ｃ，２０５，２０６，２０３Ｄは、全て５［ｍｍ］、配線２０７は１０［ｍｍ］とした。

本実施例１での論理確定電圧で確認した各受信素子３２１Ａ〜３２１Ｄでのスキューは、約０．９［ｎｓ］となった。

一方、図１１に示す比較例１の配線構造についても同様にシミュレーションを行った。図１６は、比較例１における４つの受信素子３２１Ａ〜３２１Ｄにて受信される信号の波形図である。

比較例１の波形シミュレーションに用いた各パラメータについて説明する。送信素子３１１は、出力インピーダンスを１８［Ω］、出力容量を３［ｐＦ］とした。送信素子３１１が出力する信号は、出力電圧を１．８［Ｖ］、データレートを２００［Ｍｂｐｓ］、立ち上がり時間を１００［ｐｓ］とした。受信素子３２１Ａ〜３２１Ｄは入力容量を３［ｐＦ］とした。

終端抵抗３０３の抵抗値は５６［Ω］とし、終端配線２１０に印加する終端電位を０．９［Ｖ］とした。ダンピング抵抗３０４の抵抗値は２２［Ω］とした。

全ての配線の特性インピーダンスは５５［Ω］とし、配線２０２Ａは２０［ｍｍ］、配線２０２Ｂは５［ｍｍ］、配線２０３Ａ，２０３Ｂ，２０４Ａ，２０４Ｂは、全て２０［ｍｍ］とした。配線２０３Ｃ，２０５，２０６，２０３Ｄは、全て５［ｍｍ］、配線２０８は１０［ｍｍ］とした。

比較例１での論理確定電圧で確認した各受信素子３２１Ａ〜３２１Ｄでのスキューは、約１．３［ｎｓ］となった。

つまり、本実施例１での論理確定電圧で確認した各受信素子３２１Ａ〜３２１Ｄでのスキューは約０．９［ｎｓ］であり、比較例１での論理確定電圧で確認した各受信素子３２１Ａ〜３２１Ｄでのスキュー約１．３［ｎｓ］と比較して大きく改善した。このように、図１６に示す比較例１の波形と比較して、図６に示す本実施例１の波形は、暴れが小さくなり安定していることが分かる。

図７は、分岐配線２０３の配線長と分岐配線２０４の配線長との差（配線長差）に対するスキューの関係を示すグラフである。図７には、実施例１のシミュレーション結果と比較例１のシミュレーション結果の両方を図示している。この図７から、配線長差が１０［ｍｍ］以上かつ１００［ｍｍ］以下の範囲において、本実施例１が比較例１よりもスキューが改善されている。なお、シミュレーションでは、配線長差が４０［ｍｍ］までは、配線２０３Ａと配線２０４Ａとの合計の配線長を４０［ｍｍ］に維持して、配線２０３Ａと配線２０４Ａの長さを変えることで検証した。配線長差が４０［ｍｍ］を超える場合は、配線２０３Ａを０［ｍｍ］として、配線２０４Ａに配線を付加して検証した。

図８は、分岐配線２０３，２０４の特性インピーダンスに対するスキューの関係を示すグラフである。図８には、実施例１のシミュレーション結果と比較例１のシミュレーション結果の両方を図示している。なお、通常、プリント配線板の製造ばらつきを考慮すると、特性インピーダンスは±１０％以上ばらつく可能性があり、特性インピーダンスは製造ばらつきの範囲で考える必要がある。また、配線の特性インピーダンスを高くするためには配線幅を微細に加工する必要があり、製造コストを安くするためには製造ばらつきを含めた特性インピーダンスの下限を６０［Ω］以下に設定する必要があるが、ここでは８０［Ω］まで確認した。分岐配線２０３，２０４の特性インピーダンスが３０［Ω］以上かつ６０［Ω］以下の範囲において、本実施例１が比較例１よりもスキューが改善されている。

図９は、終端抵抗３０３の抵抗値に対するスキューの関係を示すグラフである。図９には、実施例１のシミュレーション結果と比較例１のシミュレーション結果の両方を図示している。終端抵抗３０３の抵抗値が、３０［Ω］以上かつ２００［Ω］以下の範囲において、本実施例１が比較例１よりもスキューが改善されている。

［第２実施形態］
次に、本発明の第２実施形態に係るプリント回路板について説明する。図１０は、本発明の第２実施形態に係るプリント回路板の一例であるメモリシステムを示す模式図である。

メモリシステム１１００は、プリント配線板としてのマザーボード１２００と、送信回路ユニットとしてのメモリコントローラ３０１と、を備えている。また、メモリシステム１１００は、第１受信回路ユニットとしてのメモリデバイス３０２Ａと、第２受信回路ユニットとしてのメモリデバイス３０２Ｄと、を備えている。また、メモリシステム１１００は、複数（３つ）の終端抵抗３０３_１〜３０３_３及び複数（３つ）のダンピング抵抗３０４_１〜３０４_３を備えている。

メモリコントローラ３０１、メモリデバイス３０２Ａ，３０２Ｄ、終端抵抗３０３_１〜３０３_３及びダンピング抵抗３０４_１〜３０４_３は、マザーボード１２００に実装されている。

メモリコントローラ３０１は、マザーボード１２００を介してアドレス信号又はコマンド信号（アドレス／コマンド信号）を各メモリデバイス３０２Ａ，３０２Ｄに送信することで、各メモリデバイス３０２Ａ，３０２Ｄを制御する。

メモリコントローラ３０１は、半導体チップからなる送信素子３１１_１，３１１_２，３１１_３と、送信素子３１１_１，３１１_２，３１１_３に内部配線を介して接続された送信端子（接続パッド）３１２_１，３１２_２，３１２_３と、を有する半導体パッケージである。本実施形態では、送信素子３１１は複数（３つ）あり、送信端子３１２も複数（３つ）ある。

メモリデバイス３０２Ａは、半導体チップからなるメモリセルとしての複数の第１受信素子である複数の受信素子３２１Ａ_１，３２１Ａ_２，３２１Ａ_３を有する半導体パッケージである。メモリデバイス３０２Ａは、受信素子３２１Ａ_１，３２１Ａ_２，３２１Ａ_３に内部配線を介して接続された受信端子（接続パッド）３２２Ａ_１，３２２Ａ_２，３２２Ａ_３を有している。

メモリデバイス３０２Ｄは、半導体チップからなるメモリセルとしての複数の第２受信素子である複数の受信素子３２１Ｄ_１，３２１Ｄ_２，３２１Ｄ_３を有する半導体パッケージである。メモリデバイス３０２Ｄは、受信素子３２１Ｄ_１，３２１Ｄ_２，３２１Ｄ_３に内部配線を介して接続された受信端子（接続パッド）３２２Ｄ_１，３２２Ｄ_２，３２２Ｄ_３を有している。

メモリシステム１１００は、複数の送信素子３１１に対応した数の第１受信素子３２１Ａ、第２受信素子３２１Ｄ、終端抵抗３０３、ダンピング抵抗３０４を複数備えている。そして、マザーボード１２００は、これらに対応した数のバス配線２０１を複数有している。

つまり、１つの送信素子３１１_１に対して、それぞれ１つの受信素子３２１Ａ_１，３２１Ｄ_１が、１つのバス配線２０１_１で電気的に接続されている。同様に、１つの送信素子３１１_２に対して、それぞれ１つの受信素子３２１Ａ_２，３２１Ｄ_２が、１つのバス配線２０１_２で電気的に接続されている。同様に、１つの送信素子３１１_３に対して、それぞれ１つの受信素子３２１Ａ_３，３２１Ｄ_３が、１つのバス配線２０１_３で電気的に接続されている。

本実施形態では、各メモリデバイス３０２Ａ，３０２Ｄは、ＤＤＲ２−ＳＤＲＡＭ（Double Data Rate 2 Synchronous Dynamic Random Access Memory）である。

マザーボード１２００は、複数層（例えば２層）の導体層と、導体層間に形成された絶縁体層（誘電体層）とが積層された積層基板である。

バス配線２０１_１〜２０１_３は、主配線２０２_１〜２０２_３と、主配線２０２_１〜２０２_３から２分岐する第１分岐配線としての分岐配線２０３_１〜２０３_３及び第２分岐配線としての分岐配線２０４_１〜２０４_３と、を有している。

主配線２０２_１〜２０２_３の一端には、メモリコントローラ３０１の送信端子３１２_１〜３１２_３が電気的に接続されている。主配線２０２_１〜２０２_３の他端には、分岐配線２０３_１〜２０３_３の始端及び分岐配線２０４_１〜２０４_３の始端が電気的に接続されている。つまり、分岐配線２０３_１〜２０３_３，２０４_１〜２０４_３は、分岐点（接続点）Ｐ１_１〜Ｐ１_３で主配線２０２_１〜２０２_３から分岐している。主配線２０２_１〜２０２_３には、ダンピング抵抗３０４_１〜３０４_３が配設されている。

分岐配線２０３_１〜２０３_３の終端部には、メモリデバイス３０２Ａの受信素子３２１Ａ_１〜３２１Ａ_３が電気的に接続されており、分岐配線２０４_１〜２０４_３の終端部には、メモリデバイス３０２Ｄの受信素子３２１Ｄ_１〜３２１Ｄ_３が電気的に接続されている。

ここで、分岐配線２０３_１〜２０３_３の終端部とは、分岐配線２０３_１〜２０３_３の終端及び終端近傍の部分であり、例えば、終端の位置と、終端から始端に向かって５［ｍｍ］程度の位置との間の範囲である。また、分岐配線２０４_１〜２０４_３の終端部とは、分岐配線２０４_１〜２０４_３の終端及び終端近傍の部分であり、例えば、終端の位置と、終端から始端に向かって５［ｍｍ］程度の位置との間の範囲である。

本実施形態では、メモリデバイス３０２Ａの受信端子３２２Ａ_１〜３２２Ａ_３は、分岐配線２０３_１〜２０３_３の終端に接続され、メモリデバイス３０２Ｄの受信端子３２２Ｄ_１〜３２２Ｄ_３は、分岐配線２０４_１〜２０４_３の終端に接続されている。

バス配線２０１_１，２０１_３は、不等長Ｔ分岐配線構造となっている。一方、バス配線２０１_２は、等長Ｔ分岐配線構造となっている。即ち、分岐配線２０３_１の始端から終端までの配線長と分岐配線２０４_１の始端から終端までの配線長とが異なり、分岐配線２０３_３の始端から終端までの配線長と分岐配線２０４_３の始端から終端までの配線長とが異なる。また、分岐配線２０３_２の始端から終端までの配線長と分岐配線２０４_２の始端から終端までの配線長とが同一である。本第２実施形態では、分岐配線２０４_１の配線長が、分岐配線２０３_１の配線長よりも長く、分岐配線２０３_３の配線長が、分岐配線２０４_３の配線長よりも長い。

したがって、終端抵抗３０３_１は、分岐配線２０３_１，２０４_１のうち相対的に配線長が長い方の分岐配線２０４_１にのみ接続されている。また、終端抵抗３０３_３は、分岐配線２０３_３，２０４_３のうち相対的に配線長が長い方の分岐配線２０３_３にのみ接続されている。詳述すると、終端抵抗３０３_１は、分岐配線２０４_１の終端部にのみ電気的に接続されており、終端抵抗３０３_３は、分岐配線２０３_３の終端部にのみ電気的に接続されている。即ち、終端抵抗３０３_１の一端が、分岐配線２０４_１の終端又は終端近傍に電気的に接続され、終端抵抗３０３_１の他端が、終端電位が印加される終端配線２１０_１に電気的に接続される。また、終端抵抗３０３_３の一端が、分岐配線２０３_３の終端又は終端近傍に電気的に接続され、終端抵抗３０３_３の他端が、終端電位が印加される終端配線２１０_３に電気的に接続される。本実施形態では、終端抵抗３０３_１の一端は、配線２０７_１を介して分岐配線２０４_１の終端近傍の分岐点Ｐ４_１に電気的に接続されており、終端抵抗３０３_３の一端は、配線２０７_３を介して分岐配線２０３_３の終端近傍の分岐点Ｐ５_３に電気的に接続されている。

なお、終端抵抗３０３_２の一端は、配線２０８_２を介して分岐点Ｐ１_２に電気的に接続され、他端は、終端電位が印加される終端配線２１０_２に電気的に接続されている。接続点Ｐ１_１〜Ｐ１_３、Ｐ４_１〜Ｐ４_３、Ｐ５_１〜Ｐ５_３は、例えばヴィア等で構成されている。

終端抵抗３０３_１は、配線２０７_１が短くなるように、メモリデバイス３０２Ｄの近傍の領域Ｒ_１に配置されており、終端抵抗３０３_３は、配線２０７_３が短くなるように、メモリデバイス３０２Ａの近傍の領域Ｒ_２に配置されている。終端抵抗３０３_２は、配線２０８_２が短くなるように、メモリデバイス３０２Ａとメモリデバイス３０２Ｄとの間の領域Ｒ_３に配置されている。

ここで、主配線２０２_１〜２０２_３は、部分配線２０２Ａ_１〜２０２Ａ_３と、部分配線２０２Ｂ_１〜２０２Ｂ_３とで構成されている。分岐配線２０３_１〜２０３_３は、分岐点Ｐ１_１〜Ｐ１_３と分岐点Ｐ５_１〜Ｐ５_３との間の部分配線２０３Ａ_１〜２０３Ａ_３、分岐点Ｐ５_１〜５_３とメモリデバイス３０２Ａ_１〜３０２Ａ_３との間の部分配線２０３Ｃ_１〜２０３Ｃ_３で構成されている。また、分岐配線２０４_１〜２０４_３は、分岐点Ｐ１_１〜Ｐ１_３と分岐点Ｐ４_１〜Ｐ４_３との間の部分配線２０４Ａ_１〜２０４Ａ_３、分岐点Ｐ４_１〜４_３とメモリデバイス３０２Ｄ_１〜３０２Ｄ_３との間の部分配線２０４Ｃ_１〜２０４Ｃ_３で構成されている。

なお、メモリシステム１１００は、メモリデバイス３０２Ａ，３０２Ｄの他に、更にメモリデバイスを備えていてもよく、各メモリデバイスの受信素子は、分岐配線の始端と終端との中間に接続すればよい。

図１７は、比較例２のメモリシステムを示す模式図である。比較例２では、ミアンダ配線２９１，２９２を用いて等長Ｔ分岐配線を実現している。ミアンダ配線２９１，２９２を形成するための領域は、特に、アドレス／コマンド配線のように本数が多い場合には、それだけ多くの領域を必要とする。そのため、配線収容が難くなり、配線領域の拡大や配線層数の増加につながるため、基板のコストが高くなる。

一方、図１０の実線で示した主配線２０２_１〜２０２_３、配線２０３Ｃ_１〜２０３Ｃ_３，２０４Ｃ_１〜２０４Ｃ_３，２０８_２は第１層に設けられ、破線で示した配線２０３Ａ_１〜２０３Ａ_３，２０４Ａ_１〜２０４Ａ_３，２０７_１，２０７_２は第２層に設けられている。したがって、マザーボード１２００の導体層の数は２つであり、また、ミアンダ配線を用いなくてもよいため、基板のコストダウンを図ることができる。

本第２実施形態によれば、以上のバス配線構造において、不等長Ｔ分岐配線構造となるバス配線２０１_１，２０１_３を対象に、分岐点Ｐ１_１，Ｐ１_３から最も遠い受信素子３２１Ｄ_１，３２１Ａ_３に終端抵抗３０３_１，３０３_３を設けている。これによって、波形のリンギングを抑制できる。また、ＤＤＲ２−ＳＤＲＡＭの直付けメモリのアドレス／コマンド配線でも、層数が少ないＴ分岐配線で、配線調整を行わずにリンギングの抑制が実現可能となる。

また、１つのバス配線に対して、１つの終端抵抗を接続する構成であるので、終端抵抗３０３_１〜３０３_３となる抵抗素子の数が削減され、コストダウンが図られている。

なお、本発明は、以上説明した実施形態に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。

上記第１、第２実施形態では、プリント回路板が、メモリシステムであり、プリント配線板が、メモリデバイスおよびメモリコントローラが実装されるマザーボードである場合について説明したが、これに限定するものではない。プリント回路板が、プリント配線板としてのモジュール基板と、モジュール基板に実装されたメモリデバイスとで構成されたメモリモジュール（ＤＩＭＭ：Dual Inline Memory Module）であってもよい。この場合、メモリコントローラは、マザーボードに実装されており、メモリモジュールをマザーボードにコネクタ等で接続することにより、メモリコントローラとメモリデバイスとが電気的に接続されることになる。

また、本発明は、メモリシステムやメモリモジュール以外にも、送信素子と受信素子との間で信号の伝送が行われるものについて適用可能である。

１００…メモリシステム（プリント回路板）、２００…マザーボード（プリント配線板）、２０１…バス配線、２０２…主配線、２０３…分岐配線（第１分岐配線）、２０４…分岐配線（第２分岐配線）、３０１…メモリコントローラ（送信回路ユニット）、３０２Ａ…メモリデバイス（第１受信回路ユニット）、３０２Ｄ…メモリデバイス（第２受信回路ユニット）、３０３…終端抵抗、３１１…送信素子、３２１Ａ…受信素子（第１受信素子）、３２１Ｄ…受信素子（第２受信素子）

Claims (7)

1. プリント配線板と、
   前記プリント配線板に実装された終端抵抗と、
   前記プリント配線板に実装され、送信素子から送信された信号を、前記プリント配線板を介して受信する第１受信素子及び第２受信素子と、を備え、
   前記プリント配線板は、一端が前記送信素子に接続される主配線と、前記主配線の他端から分岐する第１分岐配線及び第２分岐配線と、を有するバス配線を備え、
   前記第１受信素子は、前記第１分岐配線の終端部に接続され、
   前記第２受信素子は、前記第２分岐配線の終端部に接続され、
   前記終端抵抗は、前記第１分岐配線及び前記第２分岐配線のうち、配線長が長い方の分岐配線の終端部にのみ接続されていることを特徴とするプリント回路板。
2. 前記第１分岐配線と前記第２分岐配線との配線長の差が、１０［ｍｍ］以上かつ１００［ｍｍ］以下であることを特徴とする請求項１に記載のプリント回路板。
3. 前記第１分岐配線及び前記第２分岐配線の特性インピーダンスが、３０［Ω］以上かつ６０［Ω］以下であり、
   前記終端抵抗の抵抗値が、３０［Ω］以上かつ２００［Ω］以下であることを特徴とする請求項１又は２に記載のプリント回路板。
4. 前記送信素子を有して送信回路ユニットが構成されており、
   前記送信回路ユニットが、前記プリント配線板に実装されていることを特徴とする請求項１乃至３のいずれか１項に記載のプリント回路板。
5. 複数の前記第１受信素子を有して第１受信回路ユニットが構成され、
   前記第１受信素子に対応する数の前記第２受信素子を有して第２受信回路ユニットが構成され、
   前記バス配線及び前記終端抵抗を、前記第１受信素子及び前記第２受信素子に対応して複数備えたことを特徴とする請求項１乃至４のいずれか１項に記載のプリント回路板。
6. 前記第１受信回路ユニット及び前記第２受信回路ユニットが、メモリコントローラにより制御されるメモリデバイスであることを特徴とする請求項５に記載のプリント回路板。
7. 前記メモリデバイスが、ＤＤＲ２−ＳＤＲＡＭであることを特徴とする請求項６に記載のプリント回路板。

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