JP2008282882A - 部品内蔵実装基板 - Google Patents

Abstract

【課題】高速・高密度電子機器で特に信号品質の確保が必要なＣＰＵ−メモリ間のアドレス線において、小型化と高周波特性確保の両立が実現できる部品内蔵実装基板を提供する。
【解決手段】絶縁基板１００の表面上に、ＣＰＵ１０１と、チップ部品としての並列終端抵抗１０５と、メモリ１０２とが搭載されている。絶縁基板１００の内部には、ＣＰＵ１０１の直下に第１のデカップリングキャパシタ１０６ａが内蔵され、メモリ１０２の直下に第２のデカップリングキャパシタ１０６ｂが内蔵されている。並列終端抵抗１０５の直下には、膜部品としての直列終端抵抗１０３ｂ及び信号品質補償用キャパシタ１０４ｂがその面を絶縁基板１００の表面に平行にして内蔵されており、両者間に第３のデカップリングキャパシタ１０６ｃが内蔵されている。
【選択図】図１

Description

本発明は、高速・高密度電子部品が実装されたプリント配線基板等の部品内蔵実装基板に関し、特に携帯端末等のモバイル機器に使用するのに好適の部品内蔵実装基板に関する。

携帯電話に代表されるモバイル電子機器の小型化・高機能化の発展は著しく、これらを両立させることは急速に困難となっている。機器の中で最も高速な信号がやりとりされている場所はＣＰＵとメモリとの間であり、小型化の際は信号品質確保の観点から、優先的に、ＣＰＵ−メモリ間の配線設計を行う必要がある。ここで、ＣＰＵは具体的にはメモリコントローラを機能として含むものを指す。

近時、メモリのデータ転送は、ＤＤＲ(Double Data Rate)方式が主流であり、一般用途では、その次世代版のＤＤＲ２の普及が進みつつある。ＤＤＲの最大データ転送速度は４００Ｍｂｐｓであるのに対し、ＤＤＲ２ではデータ転送速度が最大８００Ｍｂｐｓであり、データ転送速度がＤＤＲの２倍に向上している。このため、その信号品質の確保には、細心の注意を要する。ＤＤＲ２では、そのために、ＯＣＤ(On Chip Driver)及びＯＤＴ(On Die Termination)等の技術が規格化されている。

図３はＣＰＵ−ＤＤＲ２間の配線トポロジの一例を示す。ＣＰＵ（メモリコントローラ）１０１と、２個のメモリ１０２との間が、ＣＰＵ１０１から分岐（分岐点１１ａ）した共通のアドレス線１１と、メモリ毎のデータ線１２とにより接続されている。アドレス線１１には直列終端抵抗１０３がその途中に直列に接続されており、この直列終端抵抗１０３とＣＰＵ１０１との間を接続するアドレス線１１の部分（接続点１１ｂ）と、電源電圧ＶＴＴとの間には、並列終端抵抗１０５が接続されている。また、アドレス線１１における並列終端抵抗１０５が接続された部分（接続点１１ｂ）と、接地（ＧＮＤ）との間には、信号品質補償用キャパシタ１０４が接続されている。

ＣＰＵ−ＤＤＲ２間の配線は、メモリ１０２のアクセス位置を指定するアドレス線１１（伝送路）と、実際のデータを伝送するデータ線１２とから構成されており、アドレス線１１はＣＰＵ１０１からメモリ１０２の数（図３では２つ）だけ分岐し、データ線１２はメモリ１０２の数だけ独立した伝送路を持つ(Point To Point)ことが大きな違いである。

アドレス線１１及びデータ線１２は、共に、配線設計をする上では、マイクロストリップ線路及びストリップ線路のような高周波対応の伝送路構造として、不連続点を極力設けないように注意すれば、信号の劣化は防げるが、アドレス線１１は分岐点（不連続点）が必ずあるため、整合回路を設ける必要がある。伝送路の分岐は不要な信号の反射を発生させる（スタブ効果）ため、分岐点付近に直列終端抵抗１０３を装荷して反射を抑える。そして、信号品質補償用のキャパシタ１０４をグランドＧＮＤとの間に装荷し、更に、電源ＶＴＴとの間に並列終端抵抗１０５を装荷している。このとき、直列終端抵抗１０３は１０〜２０Ω程度、信号品質補償用キャパシタ１０４は２０〜３０ｐＦ程度、並列終端抵抗１０５は５０Ω前後が好適である（非特許文献１）。

特に、並列終端抵抗１０５は伝送路の特性インピーダンスと一致することが望ましい。更に、直列終端抵抗１０３は分岐点１１ａの直近に、信号品質補償用キャパシタ１０４及び並列終端抵抗１０５はメモリ１０２の近傍に配置すると、より一層効果が高い。

ところが、電子機器が小型化されると、現在主流のチップ部品を表面実装する方法では、これらの部品の配置を理想的に行うことが、極めて難しくなってきている。

図４は従来の部品内蔵実装基板の構造を示す断面図である。プリント配線基板の絶縁基板１００の表面上にメモリコントローラ付のＣＰＵ１０１と、チップ部品としての並列終端抵抗１０５と、メモリ１０２とが搭載されて実装されており、絶縁基板１００の裏面上に、チップ部品としてのデカップリングキャパシタ１０６ａ、１０６ｂと、チップ部品としての直列終端抵抗１０３ａと、チップ部品としての信号品質補償用キャパシタ１０４ａとが搭載されて実装されている。並列終端抵抗１０５の一方の端部には、絶縁基板１００の表面に形成された電源層２１が接続されており、並列終端抵抗１０５の他方の端部は、絶縁基板１００の表面に形成された導電層２３を介してＣＰＵ１０１に接続されている。また、この導電層２３は、スルーホール２４ａを介して、絶縁基板１００の裏面に形成された導電層２５に接続されており、導電層２５は、直列終端抵抗１０３ａ及び信号品質補償用キャパシタ１０４ａの各１端部に接続されている。また、直列終端抵抗１０３ａの他端は、スルーホール２４ｂを介して絶縁基板１００の表面上のメモリ１０２に接続されている。メモリ１０２の他端部は、スルーホール２４ｃを介して、絶縁基板１００の裏面上の一方のデカップリングキャパシタ１０６ｂに接続されており、このデカップリングキャパシタ１０６ｂの他端はグランド層（ＧＮＤ）２２に接続されている。また、ＣＰＵ１０１の他端は、スルーホール２４ｄを介して、絶縁基板１００の裏面上の他方のデカップリングキャパシタ１０６ａの一端に接続されており、このデカップリングキャパシタ１０６ａの他端はグランド層２２に接続されている。信号品質補償用キャパシタ１０４ａの他端もグランド層２２に接続されている。これらの各部品の接続態様は、図３に示すとおりである。

この図４に示すように、従来の部品内蔵実装基板においては、ＣＰＵ１０１とメモリ１０２との間に部品を配置しようとすると、間隔を大きくせざるを得ず、結果として実装面積の増大を招いてしまう。また、配線長が大きくなりやすく、配線に寄生するインダクタンスによって、信号品質が低下する懸念もある。

そこで、部品をプリント配線板に内蔵して小型化する手段が最近では用いられつつある。内蔵可能な部品としては、能動部品若しくは受動部品又はその両者であり、このため、種々の製造方法が提案されている。また、受動部品でも、汎用的なチップ部品を内蔵するものと、独自の膜部品を用いるものがある（例えば、特許文献１、特許文献２を参照）。膜部品とは、薄膜又は厚膜から形成される部品を指す。

ここで、膜部品の利点は、膜部品は薄いため、内蔵後の基板が厚くならないことと、チップ部品に比べてリード線を短くできることから、寄生インダクタンスを抑えられることが挙げられる。膜部品の欠点は、作製できる素子値の範囲がチップ部品に比べて小さいことがある。例えば、１０００ｐＦを超える大容量キャパシタの実現は難しい。また、膜部品は精度が余り高くないことが挙げられる。一方、チップ部品の利点は部品メーカーが精度を含めた特性を保証していること、また素子値の範囲が幅広いことであり、欠点は部品サイズの制約で基板の厚さが大きくなること、リード線が膜部品よりも長くなりやすいことである。以上のように、部品を内蔵する方法は各種存在し、いずれの方法でも、利点と欠点がある。また、部品内蔵自体の欠点として、内蔵後に調整ができないという大きな問題点がある。

特開２００５−２０３４５７号公報 （第１２頁 図３） 特開２００７−３６０９５号公報 （第４頁） Ｍｉｃｒｏｎ Ｔｅｃｈｎｉｃａｌ Ｎｏｔｅ： ＤＤＲ２ ＤＥＳＩＧＮ ＧＵＩＤＥ ＦＯＲ ＴＷＯ−ＤＩＭＭ ＳＹＳＴＥＭＳ；平成１９年２月２２日検索インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｄｏｗｎｌｏａｄ．ｍｉｃｒｏｎ．ｃｏｍ／ｐｄｆ／ｔｅｃｈｎｏｔｅｓ／ｄｄｒ２／ｔｎ＿４７＿０１．ｐｄｆ＞

しかしながら、チップ部品内蔵／膜部品内蔵に大別される部品内蔵のプリント配線板においては、必ずしも小型かつ高速・高密度なモバイル電子機器に要求される電気的特性、つまり高周波特性を満足する構造となっていない。そして、従来、これらのチップ部品内蔵型と膜部品内蔵型との利点及び欠点を踏まえて、これらを使い分ける技術も提案されていない。

本発明はかかる問題点に鑑みてなされたものであって、高速・高密度電子機器で特に信号品質の確保が必要なＣＰＵ−メモリ間のアドレス線において、小型化と高周波特性確保の両立が実現できる部品内蔵実装基板を提供することを目的とする。

本発明に係る部品内蔵実装基板は、ＣＰＵとメモリとの間を接続するアドレス線に直列に直列終端抵抗が接続され、前記アドレス線と電源との間に並列終端抵抗が接続され、前記アドレス線と接地との間に信号品質補償用キャパシタが接続された部品内蔵実装基板において、絶縁基板と、この絶縁基板の表面上に搭載されたＣＰＵ及びメモリと、前記絶縁基板の表面上に搭載された並列終端抵抗と、前記絶縁基板における前記ＣＰＵ及びメモリの直下に夫々一部又は全部が内蔵された第１及び第２のデカップリングキャパシタと、前記絶縁基板における前記並列終端抵抗の少なくとも一部の下部に内蔵された直列終端抵抗と、前記絶縁基板における前記直列終端抵抗の少なくとも一部の下部に内蔵された信号品質補償用キャパシタと、を有し、前記直列終端抵抗及び前記信号品質補償用キャパシタは、膜部品又はチップ部品であり、この膜部品又はチップ部品は、その面が前記絶縁基板の表面に平行になるように配置されていることを特徴とする。

この部品内蔵実装基板は、前記絶縁基板における前記直列終端抵抗の少なくとも一部の下部に、第３のデカップリングキャパシタを内蔵することが好ましい。また、前記並列終端抵抗は、例えば、チップ部品である。更に、前記第１乃至第３のデカップリングキャパシタは、前記信号品質補償用キャパシタより、大容量であることが好ましい。更にまた、前記直列終端抵抗及び前記信号品質補償用キャパシタは、膜部品であることが好ましい。この場合に、前記直列終端抵抗は前記信号品質補償用キャパシタよりも薄いことが好ましい。更にまた、前記第１乃至第３のデカップリングキャパシタは１０００ｐＦ以上、前記信号品質補償用キャパシタは１００ｐＦ以下であることが好ましい。更にまた、前記直列終端抵抗は、±５％以下の高精度が要求される場合は、チップ部品を使用し、±５％より悪い精度でよい場合は、膜部品を使用することが好ましい。

本発明によれば、直列終端抵抗と信号品質補償用キャパシタと並列終端抵抗を３次元的に実装することにより、表面実装面積を削減することができる。また、比較的精度が必要な並列終端抵抗を表面にチップ部品で実装することにより、調整の容易性と高精度を確保でき、結果としてアドレス線の信号品質の確保が容易となる。更に、ＣＰＵ及びメモリの直下に、例えば、１０００ｐＦ以上のデカップリングキャパシタを内蔵することにより、信号品質の確保に加えて電源品質の確保が可能となる。そして、本発明においては、アドレス線のための表面実装部品が並列終端抵抗のみとなるため、表面層に余裕ができ、データ線を等長配線設計しやすくなる。

実装部品を、電子機器の回路の中で調整が比較的不要な場所にのみ内蔵するだけでも、実装面積削減効果は見込めるが、ＣＰＵ−メモリ間に代表される高速信号が伝送される場所にも、効果的に部品を内蔵できれば効率がよい。高周波特性が優れているものの、調整が不要な場所には、膜部品を内蔵し、調整又は精度が必要な場所には、チップ部品を表面実装するなど、高速信号が伝送される場所にも、実装部品の種類に応じて、内蔵技術を使い分ければ、実装面積削減が可能である。特に、ＣＰＵ−メモリ間のアドレス線は、信号品質確保のために受動部品を必要としているため、部品内蔵技術を使用して、これらの受動部品の基板表面における実装面積を削減できれば、データ線の等長配線設計の自由度が高まる。

本発明は、このような観点に立ってなされたものである。以下、本発明の実施の形態について、添付の図面を参照して具体的に説明する。

図１は本発明の第１の実施形態に係る部品内蔵実装基板を示す断面図である。プリント配線基板の絶縁基板１００の表面上に、メモリコントローラ付のＣＰＵ１０１と、チップ部品としての並列終端抵抗１０５と、メモリ１０２とが搭載されている。そして、絶縁基板１００の内部には、ＣＰＵ１０１の直下にその一部又は全部が位置するように、第１のデカップリングキャパシタ１０６ａが配置されている（内蔵されている）。また、第２のデカップリングキャパシタ１０６ｂが、メモリ１０２の直下にその一部又は全部が位置するように、絶縁基板１００に内蔵されている。更に、絶縁基板１００における並列終端抵抗１０５の少なくとも一部の下部には、膜部品としての直列終端抵抗１０３ｂがその面を絶縁基板１００の表面に平行にして内蔵されており、この直列終端抵抗１０３ｂの少なくとも一部の下部には第３のデカップリングキャパシタ１０６ｃが内蔵されており、更に、この第３のデカップリングキャパシタ１０６ｃの下方であって直列終端抵抗１０３ｂの少なくとも一部の下部には、膜部品としての信号品質補償用キャパシタ１０４ｂがその面を絶縁基板１００の表面に平行にして内蔵されている。

絶縁基板１００の表面には、電源ＶＴＴに接続された電源層２１が形成されており、この電源層２１は、並列終端抵抗１０５の一方の端部に接続されている。並列終端抵抗１０５の他端は導電層２３を介してＣＰＵ１０１に接続されている。また、導電層２３の途中には、絶縁基板１００内を垂直に延びるスルーホール２４ａが接続されており、このスルーホール２４ａの上部から導電層２３ｂが水平に分岐し、この導電層２３ｂはスルーホール２４ｅを介してメモリ１０２に接続されている。そして、この水平の導電層２３ｂの途中に、直列終端抵抗１０３ｂが直列に接続されている。スルーホール２４ａの下端から、導電層２３ｈが水平に分岐し、更に、この導電層２３ｈの他端部は、スルーホール２４ｆを介して絶縁基板１００の裏面に形成されたグランド層２２に接続されている。そして、この導電層２３ｈの途中に、信号品質補償用キャパシタ１０４ｂが直列に接続されている。

ＣＰＵ１０１の直下の第１のデカップリングキャパシタ１０６ａは、その一端がＣＰＵ１０１の電源端子にスルーホール２４ｄ及び導電層２３ｄを介して接続され、他端が絶縁基板１００の裏面のグランド層２２に導電層２３ｅ及びスルーホール２４ｅを介して接続されている。また、メモリ１０２の直下の第２のカップリングキャパシタ１０６ｂは、その一端が導電層２３ｇ及びスルーホール２４ｃを介して、メモリ１０２の電源端子に接続され、他端が導電層２３ｆ及びスルーホール２４ｇを介して、絶縁基板１００の裏面のグランド層２２に接続されている。更に、並列終端抵抗１０５の直下であって、直列終端抵抗１０３ｂと信号品質補償用キャパシタ１０４ｂとの間に配置された第３のデカップリングキャパシタ１０６ｃは、その一端が導電層２３ｃ及びスルーホール２４ｂを介してメモリ１０２の他の電源に接続され、他端が絶縁層１００内に埋め込まれたグランド層２２に接続されている。

このように構成された部品内蔵実装基板においては、その等価回路は図３に示すものと同一である。しかし、本実施形態においては、ＣＰＵ１０１とメモリ１０２との間のアドレス線１１（伝送路）と電源ＶＴＴとの間に接続される並列終端抵抗１０５は、調整を容易にするため、絶縁基板１００の表面上に搭載され、表面実装されている。一方、直列終端抵抗１０３ｂは、その精度に多少のばらつきがあっても信号品質に与える影響は、並列終端抵抗１０５に比べれば小さいため、調整が不要である。このため、直列終端抵抗１０３ｂとしては、膜抵抗（膜部品）が使用され、しかも、絶縁基板１００の内部にその面を絶縁基板１００の表面に平行にして内蔵されている。このように、膜部品としての直列終端抵抗１０３ｂを絶縁基板１００の内部にその面を絶縁基板１００の表面に平行にして内蔵することにより、絶縁基板１００の厚さを可及的に薄くすることができる。

更に、膜部品としての信号品質補償用キャパシタ１０４ｂを膜部品としての直列終端抵抗１０３ｂの直下に内蔵する。このように、信号品質補償用キャパシタ１０４ｂとして膜部品を使用し、しかもその面を絶縁基板１００の表面に平行にして内蔵することにより、絶縁基板１００の厚さを可及的に薄くすることができる。

この場合に、直列終端抵抗１０３ｂと信号品質補償用キャパシタ１０４ｂとの間の配線距離は、直列終端抵抗１０３ｂとＣＰＵ１０１との間の距離に比べて可及的に小さくすることが好ましい。つまり、アドレス線１１における直列終端抵抗１０３ｂと信号品質補償用キャパシタ１０４ｂとの分岐点（図３における分岐点１１ｂ）を可及的にメモリ１０２に近付けることが好ましい。これにより、ＣＰＵ１０１からメモリ１０２に伝送される信号のうち、メモリ１０２で反射した信号は、直列終端抵抗１０３ｂで大部分が吸収され、更に信号品質補償用キャパシタ１０４ｂに流れやすくなるため、ＣＰＵ１０１に戻ってくる反射信号を小さくすることができるからである。なお、電源層２１もグランド層２２も設計によっては分割されていることが多いが、図１ではこの図示を省略してある。

本実施形態においては、アドレス線１１に必要な部品（直列終端抵抗１０３ｂ及び信号品質補償用キャパシタ１０４ｂ）は全て膜部品であり、基板内部における必要スペースが小さいため、ＣＰＵ１０１とメモリ１０２の直下に、電源品質を補償する大容量デカップリングキャパシタ１０６ａ、１０６ｂ、１０６ｃをより多数内蔵できる。これにより、電源品質の向上が可能である。

本実施形態においては、比較的精度を必要としない直列終端抵抗１０３ｂを絶縁基板１００内に内蔵し、絶縁基板１００の表面及び裏面から、直列終端抵抗１０３ｂの実装に必要な面積を削減することができる。また、信号品質を補償する信号品質補償用キャパシタ１０４ｂを絶縁基板１００に内蔵したので、従来のように、信号品質補償用キャパシタ１０４ｂを絶縁基板１００の裏面に搭載する場合に比して、よりＣＰＵ１０１に近い位置に配置することができる。このため、信号品質補償用キャパシタ１０４ｂによる信号品質の向上に有効である。更に、並列終端抵抗１０５は、比較的精度が要求されることと、調整の容易性も考慮に入れて、優先的に表面実装とする。しかし、直列終端抵抗１０３ｂと信号品質補償用キャパシタ１０４ｂとを、表面実装の並列終端抵抗１０５の直下に、３次元的に実装することにより、絶縁基板１００における表面実装面積を削減することができる。また、比較的精度が必要な並列終端抵抗１０５を表面にチップ部品で実装することで、調整の容易性と精度を確保でき、結果としてアドレス線１１の信号品質の確保が容易となる。

上述のように、直列終端抵抗１０３ｂ及び信号品質補償用キャパシタ１０４ｂを絶縁基板１００内に内蔵したため、絶縁基板１００の表面に余裕ができるため、絶縁基板１００の表面におけるデータ線１２の等長配線設計が容易になる。また、信号品質補償のためのキャパシタ１０４ｂは小容量でよいため、膜部品を使用でき、更に直列終端抵抗１０３ｂも精度を比較的必要としないために膜部品を使用することができるため、絶縁基板１００の内部に占める直列終端抵抗１０３ｂ及び信号品質補償用キャパシタ１０４ｂの所要スペースが小さくてすみ、膜部品では実現できない大容量のデカップリングキャパシタ１０６ａ〜１０６ｃをより多く絶縁基板１００内に内蔵でき、電源品質のより一層の補償が可能となる。

即ち、第１乃至第３のデカップリングキャパシタ１０６ａ乃至１０６ｃは、信号品質補償用キャパシタ１０４ｂより大容量であり、電源品質の向上に有効である。この場合に、第１乃至第３のデカップリングキャパシタ１０６ａ乃至１０６ｃは、電源品質補償用として、１０００ｐＦ以上であることが好ましい。一方、信号品質補償用キャパシタ１０４ｂは、高速信号が伝送されるＣＰＵ１０１とメモリ１０２との間のアドレス線１１の信号品質の向上のために、１００ｐＦ以下であることが好ましい。

このように、ＣＰＵ１０１及びメモリ１０２の直下に、１０００ｐＦ以上のデカップリングキャパシタを内蔵することで、信号品質の確保に加えて、電源品質の確保が可能となり、それらの両立が可能となる。

次に、本発明の他の実施形態について、図２を参照して説明する。本実施形態は、図１に示す実施形態に対し、直列終端抵抗１０３ａとして、チップ部品を使用し、信号品質補償用キャパシタ１０４ａとして、チップ部品を使用した点が異なる。即ち、チップ部品としての直列終端抵抗１０３ａの一端がメモリ１０２にスルーホール２４ｅ及び導電層２３ｂを介して接続されており、直列終端抵抗１０３ａの他端がスルーホール２４ａに導電層２３ｃを介して接続されている。また、チップ部品としての信号品質補償用キャパシタ１０４ａの一端が、導電層２３ｈを介してスルーホール２４ａに接続され、他端が導電層２３ｉ及びスルーホール２４ｆを介してグランド層２２に接続されている。

このように、本実施形態では、直列終端抵抗１０３ａ及び信号品質補償用キャパシタ１０４ａとして、チップ部品を絶縁基板１００内に内蔵したため、第３のデカップリングキャパシタは内蔵していない。

本実施形態では、直列終端抵抗１０３ａ及び信号品質補償用キャパシタ１０４ａを、汎用品のチップ部品としているため、製造が容易である。また、チップ部品の方が精度も高くなるため、配線設計上、特に精度が必要と考えられる場合は効果的である。しかし、直列終端抵抗１０３ａ及び信号品質補償用キャパシタ１０４ａのチップ部品が、並列終端抵抗１０５の直下に重ねて配置されているので、絶縁基板１００の厚さが厚くなってしまう。なお、使用する絶縁基板１００の厚さの制限により、直列終端抵抗１０３ａ及び信号品質補償用キャパシタ１０４ａの２個のチップ部品を重ねて配置できない場合は、２個のチップ部品の平面的な位置をずらして配置してもよい。また、直列終端膜抵抗と信号品質補償用膜キャパシタの両方ではなく、いずれか一方をチップ部品とすることもできる。

なお、直列終端抵抗は、±５％以下の高精度が要求される場合は、チップ部品（直列終端抵抗１０３ａ）を使用し、±５％より悪い精度でよい場合は、膜部品（直列終端抵抗１０３ｂ）を使用するというように、使い分けることができる。

なお、上記各実施形態において、グランド層２２が絶縁基板１００の裏面に形成されているが、このグランド層２２は、絶縁基板１００の内部に設けたり、また、複数層に分割して設けても良い。

本発明の実施形態に係る部品内蔵実装基板を示す断面図である。 本発明の他の実施形態に係る部品内蔵実装基板を示す断面図である。 ＣＰＵ−メモリ間の配線トポロジを示す回路図である。 従来の部品内蔵実装基板を示す断面図である。

符号の説明

１１ アドレス線
１２ データ線
２１ 電源層
２２ グランド層
１００ 絶縁基板
１０１ ＣＰＵ（メモリコントローラ付）
１０２ メモリ
１０３ａ 直列終端抵抗（チップ部品）
１０３ｂ 直列終端抵抗（膜部品）
１０４ａ 信号品質補償用キャパシタ（チップ部品）
１０４ｂ 信号品質補償用キャパシタ（膜部品）
１０５ 並列終端抵抗（チップ部品）
１０６ａ乃至１０６ｃ デカップリングキャパシタ（チップ部品）

Claims (8)

1. ＣＰＵとメモリとの間を接続するアドレス線に直列に直列終端抵抗が接続され、前記アドレス線と電源との間に並列終端抵抗が接続され、前記アドレス線と接地との間に信号品質補償用キャパシタが接続された部品内蔵実装基板において、絶縁基板と、この絶縁基板の表面上に搭載されたＣＰＵ及びメモリと、前記絶縁基板の表面上に搭載された並列終端抵抗と、前記絶縁基板における前記ＣＰＵ及びメモリの直下に夫々一部又は全部が内蔵された第１及び第２のデカップリングキャパシタと、前記絶縁基板における前記並列終端抵抗の少なくとも一部の下部に内蔵された直列終端抵抗と、前記絶縁基板における前記直列終端抵抗の少なくとも一部の下部に内蔵された信号品質補償用キャパシタと、を有し、前記直列終端抵抗及び前記信号品質補償用キャパシタは、膜部品又はチップ部品であり、この膜部品又はチップ部品は、その面が前記絶縁基板の表面に平行になるように配置されていることを特徴とする部品内蔵実装基板。
2. 前記絶縁基板における前記直列終端抵抗の少なくとも一部の下部に内蔵された第３のデカップリングキャパシタを有することを特徴とする請求項１に記載の部品内蔵実装基板。
3. 前記並列終端抵抗は、チップ部品であることを特徴とする請求項１又は２に記載の部品内蔵実装基板。
4. 前記第１乃至第３のデカップリングキャパシタは、前記信号品質補償用キャパシタより、大容量であることを特徴とする請求項２に記載の部品内蔵実装基板。
5. 前記直列終端抵抗及び前記信号品質補償用キャパシタは、膜部品であることを特徴とする請求項１乃至４のいずれか１項に記載の部品内蔵実装基板。
6. 前記直列終端抵抗は前記信号品質補償用キャパシタよりも薄いことを特徴とする請求項５に記載の部品内蔵実装基板。
7. 前記第１乃至第３のデカップリングキャパシタは１０００ｐＦ以上、前記信号品質補償用キャパシタは１００ｐＦ以下であることを特徴とする請求項４に記載の部品内蔵実装基板。
8. 前記直列終端抵抗は、±５％以下の高精度が要求される場合は、チップ部品を使用し、±５％より悪い精度でよい場合は、膜部品を使用することを特徴とする請求項１乃至７のいずれか１項に記載の部品内蔵実装基板。

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