JPH0555450A - メモリモジユール - Google Patents
メモリモジユールInfo
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- JPH0555450A JPH0555450A JP21250991A JP21250991A JPH0555450A JP H0555450 A JPH0555450 A JP H0555450A JP 21250991 A JP21250991 A JP 21250991A JP 21250991 A JP21250991 A JP 21250991A JP H0555450 A JPH0555450 A JP H0555450A
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- JP
- Japan
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- memory
- memory device
- memory module
- power supply
- device unit
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 積層型のメモリモジュールにおいて、工程を
増やすことなく、電源のインピーダンスを大幅に低下さ
せ、信号の反射によるノイズの発生を防止してメモリ特
性の向上を図る。 【構成】 最上層に積層されるメモリ装置ユニット１１
の電源線に、電源強化用コンデンサＣを接続した状態で
内蔵させると共に、メモリチップ１４に対応するアドレ
スライン，データライン，コントロールラインの夫々に
終端抵抗Ｒ1，Ｒ2を接続した状態で、メモリ装置ユニッ
トに内蔵させる。終端抵抗Ｒ1，Ｒ2は、印刷抵抗，チッ
プ抵抗等を設けることが出来る。斯る構成としたことに
より、電源のインピーダンスを大幅に低下させ、電流パ
スの悪影響を防止することが出来る。また、信号の反射
によるノイズの発生を防止し、特性の劣化を防止出来
る。
増やすことなく、電源のインピーダンスを大幅に低下さ
せ、信号の反射によるノイズの発生を防止してメモリ特
性の向上を図る。 【構成】 最上層に積層されるメモリ装置ユニット１１
の電源線に、電源強化用コンデンサＣを接続した状態で
内蔵させると共に、メモリチップ１４に対応するアドレ
スライン，データライン，コントロールラインの夫々に
終端抵抗Ｒ1，Ｒ2を接続した状態で、メモリ装置ユニッ
トに内蔵させる。終端抵抗Ｒ1，Ｒ2は、印刷抵抗，チッ
プ抵抗等を設けることが出来る。斯る構成としたことに
より、電源のインピーダンスを大幅に低下させ、電流パ
スの悪影響を防止することが出来る。また、信号の反射
によるノイズの発生を防止し、特性の劣化を防止出来
る。
Description
【０００１】
【産業上の利用分野】本発明は、メモリチップの高密度
な実装に供されるメモリモジュールに関する。
な実装に供されるメモリモジュールに関する。
【０００２】
【従来の技術】従来、この種のメモリモジュールとして
は、特願平１−３０３９６３号に係るものがある。この
メモリモジュールは、複数のメモリ装置１を積層して成
り、図４に示すように、メモリ装置１は、絶縁基板２の
一側表面に凹部３を形成し、この凹部３内にメモリチッ
プ４を収納，配設すると共に、絶縁基板２の表面の周縁
部に接続端子５を複数設け、この接続端子５〜５とメモ
リチップ４の電極とを夫々接続配線６で接続されて成
る。このようなメモリ装置１を複数積層したメモリモジ
ュールは、同図に示すように、ピングリッドアレイ７に
搭載されてプリント基板上に実装される。なお、メモリ
装置１を形成する絶縁基板２とピングリッドアレイ７の
材質は、両者の熱膨張率を同じくするため、同一材料が
採用され、主にセラミックスが用いられている。
は、特願平１−３０３９６３号に係るものがある。この
メモリモジュールは、複数のメモリ装置１を積層して成
り、図４に示すように、メモリ装置１は、絶縁基板２の
一側表面に凹部３を形成し、この凹部３内にメモリチッ
プ４を収納，配設すると共に、絶縁基板２の表面の周縁
部に接続端子５を複数設け、この接続端子５〜５とメモ
リチップ４の電極とを夫々接続配線６で接続されて成
る。このようなメモリ装置１を複数積層したメモリモジ
ュールは、同図に示すように、ピングリッドアレイ７に
搭載されてプリント基板上に実装される。なお、メモリ
装置１を形成する絶縁基板２とピングリッドアレイ７の
材質は、両者の熱膨張率を同じくするため、同一材料が
採用され、主にセラミックスが用いられている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うなピングリッドアレイ７は、セラミックスを用いて成
形されるため、導配線として、成形時の高熱に耐えるモ
リブデン（Ｍｏ）やタングステン（Ｗ）などの高融点金
属が用いられている。これらの高融点金属は、導電率が
小さいため、特に高速のメモリを備えたメモリ装置にお
いては、高融点金属配線の抵抗分で電源電圧が下がった
り、接地レベルに変動が生じてメモリの特性が悪化する
問題があった。
うなピングリッドアレイ７は、セラミックスを用いて成
形されるため、導配線として、成形時の高熱に耐えるモ
リブデン（Ｍｏ）やタングステン（Ｗ）などの高融点金
属が用いられている。これらの高融点金属は、導電率が
小さいため、特に高速のメモリを備えたメモリ装置にお
いては、高融点金属配線の抵抗分で電源電圧が下がった
り、接地レベルに変動が生じてメモリの特性が悪化する
問題があった。
【０００４】また、このような積層タイプのメモリモジ
ュールでは、実装密度が高いため、全体としてより大き
な電源供給能力が要求されるが、図４に示すように、パ
スコンデンサー８などの電源強化のための部品を、メモ
リモジュールの外に置いていた。このため、電流パスが
長くなり、特にパルシブな電源電流に対しては、電流パ
スのインダクタンスの悪影響が避けられない問題があっ
た。また、信号がメモリ装置の積層方向に伝搬するた
め、例えば最上層のメモリ装置に信号の反射によるノイ
ズに起因して特性の悪化を惹起する問題があった。
ュールでは、実装密度が高いため、全体としてより大き
な電源供給能力が要求されるが、図４に示すように、パ
スコンデンサー８などの電源強化のための部品を、メモ
リモジュールの外に置いていた。このため、電流パスが
長くなり、特にパルシブな電源電流に対しては、電流パ
スのインダクタンスの悪影響が避けられない問題があっ
た。また、信号がメモリ装置の積層方向に伝搬するた
め、例えば最上層のメモリ装置に信号の反射によるノイ
ズに起因して特性の悪化を惹起する問題があった。
【０００５】本発明は、このような従来の問題点に着目
して創案されたものであって、工程を増やすことなく、
簡単に電源のインピーダンスを大幅に低下できると共
に、信号の反射によるノイズの発生を防止した特性の良
好なメモリモジュールを得んとするものである。
して創案されたものであって、工程を増やすことなく、
簡単に電源のインピーダンスを大幅に低下できると共
に、信号の反射によるノイズの発生を防止した特性の良
好なメモリモジュールを得んとするものである。
【０００６】
【課題を解決するための手段】そこで、本発明は、絶縁
基板の一側表面に凹部を形成し、該凹部内にメモリチッ
プを収納，配設すると共に、前記絶縁基板の表面の周縁
部に接続端子を複数設け、該端子と前記メモリチップの
電極とを夫々接続してなるメモリ装置を複数積層してな
るメモリモジュールにおいて、前記メモリ装置の一つに
電源強化用コンデンサ、及び終端抵抗が内蔵されている
ことを、その解決手段としている。
基板の一側表面に凹部を形成し、該凹部内にメモリチッ
プを収納，配設すると共に、前記絶縁基板の表面の周縁
部に接続端子を複数設け、該端子と前記メモリチップの
電極とを夫々接続してなるメモリ装置を複数積層してな
るメモリモジュールにおいて、前記メモリ装置の一つに
電源強化用コンデンサ、及び終端抵抗が内蔵されている
ことを、その解決手段としている。
【０００７】
【作用】電源強化用コンデンサは、メモリ装置側への電
源供給能力を強化し、電源のインピーダンスを低下させ
る作用を奏する。また、終端抵抗を積層されたメモリ装
置ユニットに内蔵することにより、信号の反射によるノ
イズの発生を防止し、良好な特性を維持させる作用を有
する。
源供給能力を強化し、電源のインピーダンスを低下させ
る作用を奏する。また、終端抵抗を積層されたメモリ装
置ユニットに内蔵することにより、信号の反射によるノ
イズの発生を防止し、良好な特性を維持させる作用を有
する。
【０００８】
【実施例】以下、本発明に係るメモリモジュールの詳細
を図面に示す実施例に基づいて説明する。
を図面に示す実施例に基づいて説明する。
【０００９】本実施例においては、図１に示すように、
複数のメモリ装置ユニット１０を積層すると共に、これ
らメモリ装置ユニット１０〜１０の上には、電源強化用
コンデンサ（パスコンデンサ）Ｃ及び終端抵抗Ｒ1，Ｒ2
を内蔵したメモリ装置ユニット１１をさらに積層してメ
モリモジュールＡが構成される。また、メモリモジュー
ルＡは、ピングリッドアレイＢに搭載されてプリント基
板（図示省略する）に実装されるようになっている。
複数のメモリ装置ユニット１０を積層すると共に、これ
らメモリ装置ユニット１０〜１０の上には、電源強化用
コンデンサ（パスコンデンサ）Ｃ及び終端抵抗Ｒ1，Ｒ2
を内蔵したメモリ装置ユニット１１をさらに積層してメ
モリモジュールＡが構成される。また、メモリモジュー
ルＡは、ピングリッドアレイＢに搭載されてプリント基
板（図示省略する）に実装されるようになっている。
【００１０】メモリ装置ユニット１０は、図３に示すよ
うに、略正方形状の絶縁基板１５の一側表面に形成した
凹部１５Ａに２つのメモリチップ１４が配設されて大略
構成されている。また、絶縁基板１５の周縁には、他の
メモリ装置１０との接続に供される接続端子１６が所定
の間隔を隔てて複数配設されている。そして、メモリチ
ップ１４の取り出し電極１４ａ〜１４ａと接続端子１６
〜１６とは、夫々ボンデングワイヤ１７及び内部配線１
８を介して接続されている。
うに、略正方形状の絶縁基板１５の一側表面に形成した
凹部１５Ａに２つのメモリチップ１４が配設されて大略
構成されている。また、絶縁基板１５の周縁には、他の
メモリ装置１０との接続に供される接続端子１６が所定
の間隔を隔てて複数配設されている。そして、メモリチ
ップ１４の取り出し電極１４ａ〜１４ａと接続端子１６
〜１６とは、夫々ボンデングワイヤ１７及び内部配線１
８を介して接続されている。
【００１１】また、最上層に積層されるメモリ装置ユニ
ット１１は、図１及び図２に示すように、絶縁基板１５
上に電源強化用コンデンサＣと、終端抵抗Ｒ1，Ｒ2がア
ドレスバス，データバス，コントロールバスの夫々のラ
インに一対設けられている。また、電源強化用コンデン
サＣは、電源線（Ｖｃｃ）に一つ接続されていればよ
い。なお、図４は、メモリチップ１４と電源強化用コン
デンサＣと終端抵抗Ｒ1，Ｒ2を表わした等価回路を示し
ている。
ット１１は、図１及び図２に示すように、絶縁基板１５
上に電源強化用コンデンサＣと、終端抵抗Ｒ1，Ｒ2がア
ドレスバス，データバス，コントロールバスの夫々のラ
インに一対設けられている。また、電源強化用コンデン
サＣは、電源線（Ｖｃｃ）に一つ接続されていればよ
い。なお、図４は、メモリチップ１４と電源強化用コン
デンサＣと終端抵抗Ｒ1，Ｒ2を表わした等価回路を示し
ている。
【００１２】本実施例においては、メモリモジュールＡ
の最上層のメモリ装置ユニット１１に、終端抵抗Ｒ1，
Ｒ2を夫々のライン（アドレスライン，データライン，
コントロールライン）に設けているため、信号の反射に
よるノイズに起因する特性の悪化を防止することが出来
る。
の最上層のメモリ装置ユニット１１に、終端抵抗Ｒ1，
Ｒ2を夫々のライン（アドレスライン，データライン，
コントロールライン）に設けているため、信号の反射に
よるノイズに起因する特性の悪化を防止することが出来
る。
【００１３】また、メモリ装置ユニット１１に電源強化
用コンデンサＣを内蔵させたため、抵抗率の大きいピン
グリッドアレイを用いても、電圧降下や、接地レベルの
変動を生じさせることがなく、メモリの特性が悪化する
のを防止できる。
用コンデンサＣを内蔵させたため、抵抗率の大きいピン
グリッドアレイを用いても、電圧降下や、接地レベルの
変動を生じさせることがなく、メモリの特性が悪化する
のを防止できる。
【００１４】以上、実施例について説明したが、本発明
は、これに限定されるものではなく、構成の要旨に付随
する各種の設計変更が可能である。
は、これに限定されるものではなく、構成の要旨に付随
する各種の設計変更が可能である。
【００１５】例えば、上記実施例においては、電源強化
用コンデンサＣを絶縁基板１５に実装したが、絶縁基板
１５に直接製造してもよく、また、終端抵抗Ｒ1，Ｒ2は
印刷抵抗や実装されたチップ抵抗であってもよい。
用コンデンサＣを絶縁基板１５に実装したが、絶縁基板
１５に直接製造してもよく、また、終端抵抗Ｒ1，Ｒ2は
印刷抵抗や実装されたチップ抵抗であってもよい。
【００１６】また、上記実施例においては、メモリモジ
ュールＡの最上層に、電源強化用コンデンサＣ及び終端
抵抗Ｒ1，Ｒ2を内蔵したメモリ装置ユニット１１を配設
したが、積層の中間に挿入した配置としても同様の作用
・効果を得ることが可能である。
ュールＡの最上層に、電源強化用コンデンサＣ及び終端
抵抗Ｒ1，Ｒ2を内蔵したメモリ装置ユニット１１を配設
したが、積層の中間に挿入した配置としても同様の作用
・効果を得ることが可能である。
【００１７】さらに、上記実施例においては、メモリ装
置ユニット１０中に２つのメモリチップ１４を設けた
が、これに限定されるものではなく、適宜変更が可能で
ある。
置ユニット１０中に２つのメモリチップ１４を設けた
が、これに限定されるものではなく、適宜変更が可能で
ある。
【００１８】
【発明の効果】以上の説明から明らかなように、本発明
に係るメモリモジュールは、工程を増やすことなく、電
源強化用コンデンサを内蔵させることが出来、電源のイ
ンピーダンスを大幅に低下させると共に、電流パスが短
くなり電流パスのインダクタンスの悪影響を防止する効
果がある。一つのメモリ装置ユニットに終端抵抗を備え
た構成としたことにより、モジュール全体における信号
の反射によるノイズ発生を防止出来、メモリの特性の悪
化を低減させる効果を有する。
に係るメモリモジュールは、工程を増やすことなく、電
源強化用コンデンサを内蔵させることが出来、電源のイ
ンピーダンスを大幅に低下させると共に、電流パスが短
くなり電流パスのインダクタンスの悪影響を防止する効
果がある。一つのメモリ装置ユニットに終端抵抗を備え
た構成としたことにより、モジュール全体における信号
の反射によるノイズ発生を防止出来、メモリの特性の悪
化を低減させる効果を有する。
【図１】本発明の実施例を示す斜視図。
【図２】本発明の実施例のメモリ装置の断面図。
【図３】本発明の実施例のメモリ装置の断面図。
【図４】本実施例の等価回路図。
【図５】従来例の斜視図。
Ａ…メモリモジュール、Ｂ…ピングリッドアレイ、１０
…メモリ装置ユニット、１１…メモリ装置ユニット、１
４…メモリチップ、１５…絶縁基板、Ｃ…電源強化用コ
ンデンサ、Ｒ1，Ｒ2…終端抵抗。
…メモリ装置ユニット、１１…メモリ装置ユニット、１
４…メモリチップ、１５…絶縁基板、Ｃ…電源強化用コ
ンデンサ、Ｒ1，Ｒ2…終端抵抗。
Claims (1)
- 【請求項１】 絶縁基板の一側表面に凹部を形成し、該
凹部内にメモリチップを収納，配設すると共に、前記絶
縁基板の表面の周縁部に接続端子を複数設け、該端子と
前記メモリチップの電極とを夫々接続してなるメモリ装
置ユニットを複数積層してなるメモリモジュールにおい
て、 前記メモリ装置ユニットの一つに電源強化用コンデン
サ、及び終端抵抗が内蔵されていることを特徴とするメ
モリモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21250991A JP2976605B2 (ja) | 1991-08-26 | 1991-08-26 | メモリモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21250991A JP2976605B2 (ja) | 1991-08-26 | 1991-08-26 | メモリモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555450A true JPH0555450A (ja) | 1993-03-05 |
| JP2976605B2 JP2976605B2 (ja) | 1999-11-10 |
Family
ID=16623852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21250991A Expired - Fee Related JP2976605B2 (ja) | 1991-08-26 | 1991-08-26 | メモリモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976605B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701233A (en) * | 1995-01-23 | 1997-12-23 | Irvine Sensors Corporation | Stackable modules and multimodular assemblies |
| US6147876A (en) * | 1993-09-14 | 2000-11-14 | Kabushiki Kaisha Toshiba | Multi-chip module having printed wiring board comprising circuit pattern for IC chip |
| JP2008282882A (ja) * | 2007-05-08 | 2008-11-20 | Nec Corp | 部品内蔵実装基板 |
| US7719850B2 (en) | 2001-02-16 | 2010-05-18 | Nxp B.V. | Arrangement with an integrated circuit mounted on a bearing means and a power supply module arrangement |
-
1991
- 1991-08-26 JP JP21250991A patent/JP2976605B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147876A (en) * | 1993-09-14 | 2000-11-14 | Kabushiki Kaisha Toshiba | Multi-chip module having printed wiring board comprising circuit pattern for IC chip |
| US6418030B1 (en) | 1993-09-14 | 2002-07-09 | Kabushiki Kaisha Toshiba | Multi-chip module |
| US5701233A (en) * | 1995-01-23 | 1997-12-23 | Irvine Sensors Corporation | Stackable modules and multimodular assemblies |
| US7719850B2 (en) | 2001-02-16 | 2010-05-18 | Nxp B.V. | Arrangement with an integrated circuit mounted on a bearing means and a power supply module arrangement |
| JP2008282882A (ja) * | 2007-05-08 | 2008-11-20 | Nec Corp | 部品内蔵実装基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2976605B2 (ja) | 1999-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |