JP2004527908A - キャパシタを備える集積回路パッケージ - Google Patents

キャパシタを備える集積回路パッケージ Download PDF

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Abstract

装置は、第１の表面と第１の表面に露出された導電性接点とを有するパッケージを含んでいる。キャパシタは、パッケージの内部にある。キャパシタは、キャパシタの第１の表面に露出された第１導電性接点を有している。第１導電性接点は、キャパシタの第１の表面の幅に及んでいる第１部分を有している。キャパシタの第１の表面は、パッケージの第１の表面に略平行である。導電性経路は、キャパシタの第１導電性接点の第１部分をパッケージの第１の表面に隣接した第１導電性接点に接続する。

Description

【技術分野】
【０００１】
本発明は、キャパシタを備える集積回路パッケージに関する。
【背景技術】
【０００２】
デカップリングキャパシタは、例えば、電源の誘導性及び容量性の寄生成分によってコンピュータ回路内に発生されるノイズを取り除くために使用される。また、デカップリングキャパシタは、電源システムの過渡現象、例えば、プロセッサがシャットダウン又は起動される時に発生する電圧のオーバーシュートや減衰を抑制するために使用されてもよい。
【０００３】
また、デカップリングキャパシタは、大電流量を要求する回路本体（ダイ：ｄｉｅ）の一部に局在化されたダイの「ホットスポット」に追加電流を供給するために使用される。
【０００４】
電源システムの過渡現象に対するデカップリングキャパシタのレスポンスタイムは、デカップリングキャパシタとダイとの間のインピーダンス（例えば、インダクタンス及び抵抗）によって制約を受ける。
【０００５】
デカップリングキャパシタは、ダイがマウントされているパッケージに表面実装されることが可能である。工業上の動向は、装置の大きさを縮小し、パッケージ密度を増大する傾向にある。従って、キャパシタを表面実装するために利用できるパッケージの総面積はますます小さくなっている。
【発明を実施するための最良の形態】
【０００６】
図１に示すように、パッケージ３２は、第１の側面３８と第２の側面４０とを有している。ダイ３０は、パッケージ３２の第１の側面３８上にマウントされている。ダイ３０は、集積回路の能動素子及び受動素子の両方が組み立て可能なシリコン又は他の半導体の回路基板を含んでいる。ダイ３０は、パッケージ３２内のバイアス３６により支持されているとともに、電気的接点として働くダイバンプ（ｄｉｅ ｂｕｍｐ）３４によりパッケージ３２内のバイアス３６に電気的に接続されている。他の電気的接続としては、例えばワイヤがダイバンプ３４の代わりに使用されてもよい。バイアス３６は、パッケージ３２を通過し、ダイバンプ３４をパッケージ３２の内部のキャパシタ１０上の接点１２に電気的に接続している。
【０００７】
例えば、キャパシタ１０は、低抵抗、低インダクタンスである多層セラミックチップ（Multi-Layer Ceramic Chip：ＭＬＣＣ）キャパシタとすることが可能である。ＭＬＣＣキャパシタの内部構成は、一般的に、互いに絶縁された多数の導電性の層を含んでいる。いずれの層も、一般的に、キャパシタ１０上の所与の極性を有する接点１２のすべてに接続されている。隣接する導電性の層は、一般的に、反対の極性の接点に接続されている。
【０００８】
キャパシタ１０は、キャパシタの幾何学的なサイズ、形及び重さを決定する工業規格フォームファクタ（industry standard form factor）を備えていてもよい。他のタイプのキャパシタが用いられてもよい。
【０００９】
ホール群は、一般的に、パッケージ３２の材料にあけられた穴である。ホール群の壁面は、金属でメッキされ、バイアス３６を形成するために非導電性のエポキシ樹脂で満たされていてもよい。あるいは、ホール群は、バイアス３６を形成するために導電性の材料で完全に満たされていてもよい。バイアス３６は、パッケージ３２から電流を流す導電性の経路を提供する。
【００１０】
キャパシタ１０は、示すように、２つの側面の各々に４つの接点１２を持ち、合計で８つの接点を有することが可能である。各接点１２は、（図２Ａを参照。）キャパシタ１０の２つの側面２０、２４の一方のすべてに及んでいる。また、接点１２は、キャパシタ１０の上表面１４と底表面１６とに部分的に及んでいる。
【００１１】
側表面２０、２４に広がっている各接点１２の部分１５は、ダイバンプ３４の隣の第１のパッケージ側面３８とパッケージバンプ（Ｐａｃｋａｇｅ ｂｕｍｐｓ）４２の隣の第２のパッケージ側面４０とに平行である。パッケージバンプ４２は、電源Ｖｓｓ及びＶｃｃへの接続点として働く電気的な接点である。他の導電性接続としては、例えば、ワイヤがパッケージバンプ４２に換えて使用されてもよい。
【００１２】
キャパシタ１０の側表面２０、２４の一方に及んでいる各接点１２の部分１５の表面積は、キャパシタ１０の上表面１４又は底表面１６のいずれかに広がっている接点１２の部分１３、１７の表面積よりも大きくすることができる。よって、多数のバイアス３６は、キャパシタ１０の側表面２０、２４に広がる各接点１２の部分１５で終端することが可能である。多数のバイアス３６は、図３に関する部分でより詳細を述べるように、各ダイバンプ３４とキャパシタ１０上の各接点１２と各パッケージバンプ４２との間で、低インピーダンス接続を形成するように平行に接続されることが可能である。
【００１３】
図示された例は、相補型金属酸化膜半導体（ＣＭＯＳ）への適用に使用されているが、他の電圧及び電圧の組み合わせが使用されてもよい。例えば、ゲート ターンオフ ロジック（Gate Turnoff Logic：ＧＴＬ）への適用では、Ｖｓｓ及びグランドがパッケージバンプ４２にて接続される。
【００１４】
図１に図示したパッケージ３２は、コア層４４、４つのビルドアップ層（ｂｕｉｌｄｕｐ ｌａｙｅｒｓ）４６、２つの導電面４８及びアンダーフィル（ｕｎｄｅｒｆｉｌｌ）５０を含んでいる。パッケージの内部の異なる層及び部品の設計および配置は変更することができる。例えば、パッケージ３２はコア層４４を１つ以上含んでいてもよい。コア層４４は、一般的に、前もって形成され、補強されたエポキシ樹脂材料であるが、他の材料を含んでいてもよい。
【００１５】
パッケージ３２は、より多い又はより少ないビルドアップ層４６を含んでいてもよい。ビルドアップ層４６は、コア層４４の材料に類似の材料で形成される。ビルドアップ層４６は、一般的に、前もって形成されることはないが、前もって形成されたコア層４４の上にエポキシ樹脂を流すことによって形成される。
【００１６】
パッケージは、１つ以上の金属導電性面４８を含んでいる。キャパシタ１０を取り囲むアンダーフィル５０は、エポキシ樹脂をベースとした材料であり、亀裂に対して耐性がある。
【００１７】
図２Ａ及び図２Ｂは、上述したようにパッケージ３２内に備え得るキャパシタの例を図示している。キャパシタ１０Ａは、規格フォームファクタを備え、８個の互い違いの極性接点１２を有している。「互い違いの極性」という文言は、各接点１２の極性が、隣接した接点１２の極性と相違しているということを意味する。例えば、１つの接点は５ボルトの電源に接続され、隣接した接点はグランドに接続されていてもよい。
【００１８】
図２Ｂに示すように、キャパシタ１０Ｂは、１４個の互い違いの極性接点１２を含んでいる。この例では、エンドキャップ２６及び２８もまた、接点として機能する。
【００１９】
キャパシタは、より多い又はより少ない接点１２を有していてもよく、接点１２間において、相対的に異なる間隔を有していてもよい。単一のキャパシタ上で隣接する接点１２は、一般的に異なる極性を持ち、接点１２は、一般的にキャパシタの反対の側面に配置される。キャパシタの躯体１１は、一般的にセラミックで形成されているが、他の材料で作られてもよい。
【００２０】
図３に示すように、接点１２の各々は、３本のバイアス３６と接続されている。３本のバイアス３６の各セットは、単一の接点１２で一端を開始し、単一のダイバンプ３４又は単一のパッケージバンプ４２のいずれかで終端する。一般的に、１つ以上のバイアス３６は、キャパシタ１０上の各接点１２と各ダイバンプ３４又は各パッケージバンプ４２との間で平行に接続されている。
【００２１】
所定の接点１２と所定のダイバンプ３４又はパッケージバンプ４２との間でこの方法により接続され得るバイアス３６の最大数は、各バイアス３６の大きさと、接点１２の見かけの表面積と、所定のダイバンプ３４又はパッケージバンプ４２の見かけの表面積とに依存する。「見かけの表面積」の文言は、ひとつ以上のバイアス３６が終端するその点において、バイアス３６と略垂直で、かつバイアス３６の経路内における接点１２の部分、ダイバンプ３４、又はパッケージバンプ４２の表面積をいう。図１及び図３の配置は、接点１２に対し比較的大きい見かけの表面積を提供する。従って、より多くのバイアス３６が各接点１２で終端され得る。
【００２２】
図４に示されるように、パッケージ３２Ａは、並んで配置された多数のキャパシタ１０Ｋ、１０Ｌ・・・１０Ｚを含んでいる。任意の数のキャパシタ１０Ｋ、１０Ｌ・・・１０Ｚが、示されるように配置され得る。破線で示されたダイ３０は、パッケージ３２Ａ上にマウントされている。
【００２３】
キャパシタ１０Ｋ、１０Ｌ・・・１０Ｚの各々の接点１２は、アンダーフィル５０の材料及び／又はコア層４４の材料によって隣接するキャパシタの接点１２から電気的に絶縁されることが可能である。あるいは、キャパシタ１０Ｋ、１０Ｌに対して示されるように、金属細片５２が、隣接するキャパシタの接点１２を電気的に接続するためにコア層４４の材料及びアンダーフィル５０上に直接形成されていてもよい。類似の接続が、キャパシタ１０Ｋ及び１０Ｌの反対の面で形成されることも可能である。その方法によれば、隣接するキャパシタ１０Ｋ及び１０Ｌは並列に接続されることができる。
【００２４】
追加のバイアス３６は、金属細片５２上で直接終端されていてもよい。これによって、接点１２にバイアス３６を接続するために利用可能な見かけの表面積を更に増やすことができる。
【００２５】
図４のパッケージの配置は、多数のキャパシタを所定の大きさのパッケージ３２Ａ中にはめ込む方法で、キャパシタ１０Ｋ、１０Ｌ・・・１０Ｚを整列させる。そして、所定のパッケージの大きさに対して比較的大きいキャパシタンスが得られる。
【００２６】
図５に示すように、他に取り得る代替可能な実施形態では、横列６０Ａ、６０Ｂ・・・６０Ｋ及び縦列７０Ａ・・・７０Ｂに配置されたキャパシタ１０を含むこともできる。
【００２７】
パッケージ３２は、次のような１つ以上の有利な点を与える。すなわち、電源接続部分とダイ又は他の種々の電気的負荷部分との間において高キャパシタンス、低インダクタンス及び低抵抗を提供し、また、電源システム過渡現象に対し改善された電源システムのレスポンスを提供する。
【００２８】
改善された電源システムの安定性及び電源全体としてより高い保全性が達成され得る。また、このパッケージは、比較的小さなスペースで大きなキャパシタンス値を提供する。より小さい部品が製造され得るので、結果として、より有効なスペース利用が可能となる。
【００２９】
パッケージ３２は、キャパシタとダイとの間に比較的低い等価直列インダクタンス（Equivalent Series Inductance：ＥＳＬ）と比較的低い等価直列レジスタンス（Equivalent Series Resistance：ＥＳＲ）の導電性経路を提供することができる。加えて、所定のキャパシタンスを提供するために必要な材料の量がより少量でよいため、キャパシタンスの単位ユニット当たりのコストを下げることができる。
【００３０】
更に、パッケージ３２が工業規格に合わされ、容易に利用可能な部品に組み入れられるため、パッケージ３２を製造することが比較的容易になる。
他の実施態様も、開示する特許請求の範囲内において実現可能である。
【図面の簡単な説明】
【００３１】
【図１】キャパシタを備えるパッケージにマウントされたダイの横断面図である。
【図２Ａ】キャパシタの斜視図である。
【図２Ｂ】キャパシタの斜視図である。
【図３】パッケージ内のキャパシタの斜視図である。
【図４】多数のキャパシタを含むパッケージの断面見取図である。
【図５】多数のキャパシタを含むパッケージの断面見取図である。

Claims (30)

  1. 第１の表面と前記第１の表面に露出された第１外部導電性接点とを有するパッケージと、
    前記パッケージの内部にあるキャパシタであって、前記キャパシタは前記キャパシタの第１の表面に露出された第１導電性接点を有し、前記第１導電性接点の第１部分は前記キャパシタの前記第１の表面の幅に及んでおり、前記キャパシタの前記第１の表面は前記パッケージの前記第１の表面に略平行であるキャパシタと、
    前記キャパシタの前記第１導電性接点の前記第１部分を前記第１外部導電性接点に接続する第１導電性経路とを備える装置。
  2. 請求項１の前記装置は、前記キャパシタの前記第１導電性接点の前記第１部分を前記第１外部導電性接点に平行に接続する複数の第１導電性経路を備える装置。
  3. 請求項１の前記装置は、前記キャパシタの前記第１導電性接点の前記第１部分を前記パッケージの前記第１の表面に略平行な前記パッケージの第２の表面に露出された第１外部導電性接点に接続する第２導電性経路を備える装置。
  4. 請求項１の前記装置は、前記キャパシタの前記第１導電性接点の前記第１部分を前記パッケージの前記第１の表面に略平行な前記パッケージの第２の表面に露出された第１外部導電性接点に平行に接続する複数の第２導電性経路を備える装置。
  5. 請求項１の前記装置は、前記キャパシタの第２の表面に及んでいる第２導電性接点の第１部分を前記パッケージの前記第１の表面に露出された第２外部導電性接点に接続する第２導電性経路を備え、前記キャパシタの前記第２の表面は前記パッケージの前記第１の表面に略平行である装置。
  6. 請求項１の前記装置は、前記キャパシタの第２の表面に及んでいる第２導電性接点の第１部分を前記パッケージの前記第１の表面に露出された第２外部導電性接点に平行に接続する複数の第２導電性経路を備え、前記キャパシタの前記第２の表面は前記パッケージの前記第１の表面に略平行である装置。
  7. 請求項１の前記装置は、前記キャパシタの第２の表面に及んでいる第２導電性接点の第１部分を前記パッケージの前記第１の表面に略平行な前記パッケージの第２の表面に露出された第２外部導電性接点に接続する第２導電性経路を備え、前記キャパシタの前記第２の表面は前記キャパシタの前記第１の表面の反対の位置にある装置。
  8. 請求項１の前記装置は、前記キャパシタの第２の表面に及んでいる第２導電性接点の第１部分を前記パッケージの前記第１の表面に略平行な前記パッケージの第２の表面に露出された第２外部導電性接点に平行に接続する複数の第２導電性経路を備え、前記キャパシタの前記第２の表面は前記キャパシタの前記第１の表面の反対の位置にある装置。
  9. 請求項１の装置において、前記キャパシタは、前記キャパシタの前記第１及び第２の表面に略垂直な第３及び第４の表面を備え、前記キャパシタの各接点は前記キャパシタの前記第３の表面の少なくとも一部に広がる第２部分と前記キャパシタの前記第４の表面の少なくとも一部に広がる第３部分とを有する装置。
  10. 請求項９の装置において、前記キャパシタの各接点の前記第２及び第３部分は、各々、前記接点の前記第１部分の表面積より小さい表面積を有する装置。
  11. 請求項１の装置において、前記キャパシタは工業規格フォームファクタを有する装置。
  12. 請求項１の装置おいて、前記キャパシタは多層セラミックチップキャパシタを備える装置。
  13. 第１の表面を有するパッケージと、
    前記パッケージの前記第１の表面に隣接した第１導電性ダイ接点を有するダイと、
    前記パッケージの内部に設けられたキャパシタであって、前記キャパシタは前記キャパシタの第１の表面に露出された第１導電性接点を有し、前記第１導電性接点の第１部分は前記キャパシタの前記第１の表面の幅に及んでおり、前記キャパシタの前記第１の表面は前記パッケージの前記第１の表面に略平行であるキャパシタと、
    前記キャパシタの前記第１導電性接点の前記第１部分を前記第１導電性ダイ接点に接続する第１導電性経路とを備える装置。
  14. 請求項１３の前記装置は、前記キャパシタの前記第１導電性接点の前記第１部分を前記第１導電性ダイ接点に平行に接続する複数の第１導電性経路を備える装置。
  15. 請求項１３の前記装置は、前記キャパシタの前記第１導電性接点の前記第１部分を電源に接続する第２導電性経路を備える装置。
  16. 請求項１３の前記装置は、前記キャパシタの前記第１導電性接点の前記第１部分を電源に平行に接続する複数の第２導電性経路を備える装置。
  17. 請求項１３の前記装置は、前記キャパシタの前記第１導電性接点の前記第１部分を前記パッケージの前記第１の表面に略平行な前記パッケージの第２の表面に露出された第１外部導電性接点に接続する第２導電性経路を備える装置。
  18. 請求項１３の前記装置は、前記キャパシタの第２の表面の幅に及んでいる第２導電性接点の第１部分を前記パッケージの前記第１の表面に露出された前記ダイの第２導電性接点に接続する第２導電性経路を備え、前記キャパシタの前記第２の表面は前記パッケージの前記第１の表面に略平行である装置。
  19. 請求項１３の前記装置は、前記キャパシタの第２の表面の幅に及んでいる第２導電性接点の第１部分を前記パッケージの前記第１の表面に露出された前記ダイの第２導電性接点に平行に接続する複数の第２導電性経路を備え、前記キャパシタの前記第２の表面は前記パッケージの前記第１の表面に略平行である装置。
  20. 請求項１３の前記装置は、前記キャパシタの第２の表面の幅に及んでいる第２導電性接点の第１部分を電源に接続する第２導電性経路を備え、前記キャパシタの前記第２の表面は前記パッケージの前記第１の表面に略平行である装置。
  21. 請求項１３の前記装置は、前記キャパシタの第２の表面の幅に及んでいる第２導電性接点の第１部分を電源に平行に接続する複数の第２導電性経路を備え、前記キャパシタの前記第２の表面は前記パッケージの前記第１の表面に略平行である装置。
  22. 請求項１３の前記装置は、前記キャパシタの第２の表面の幅に及んでいる第２導電性接点の第１部分を前記パッケージの前記第１の表面に略平行な前記パッケージの第２の表面に露出された第２外部導電性接点に接続する第２導電性経路を備える装置。
  23. 請求項１３の装置において、前記キャパシタは、前記キャパシタの前記第１及び第２の表面に略垂直な第３及び第４の表面を備え、前記キャパシタの各接点は前記キャパシタの前記第３の表面の少なくとも一部に広がる第２部分と前記キャパシタの前記第４の表面の少なくとも一部に広がる第３部分とを有する装置。
  24. 請求項２３の装置において、前記キャパシタの各接点の前記第２及び第３部分は、各々、前記接点の前記第１部分の表面積より小さい表面積を有する装置。
  25. 請求項１３の装置において、前記キャパシタの前記第１及び第２導電性接点は、異なる電圧に接続される装置。
  26. 請求項１３の前記装置は、前記キャパシタの前記第１の表面に複数の導電性接点を備えるとともに前記キャパシタの前記第２の表面に複数の導電性接点を備え、
    前記複数の接点のいくつかは第１の電圧に接続され、前記複数の接点のいくつかは第２の電圧に接続される装置。
  27. 第１の表面を有するパッケージと、
    前記パッケージの前記第１の表面に露出された複数の導電性接点を有するダイと、
    前記パッケージの内部に並んで配置された複数のキャパシタであって、各キャパシタは、前記キャパシタの第１の表面に露出された第１導電性接点と前記キャパシタの第２の反対の表面に露出された第２導電性接点とを有し、各キャパシタの各導電性接点は、前記キャパシタの前記第１又は第２の表面の幅に及んでいる第１部分を各々有し、各キャパシタの前記第１及び第２の表面は、前記パッケージの前記第１の表面に略平行である複数のキャパシタと、
    各キャパシタの前記第１導電性接点の前記第１部分を前記ダイ上の前記導電性接点の少なくとも１つに接続する第１導電性経路とを備える装置。
  28. 請求項２７の前記装置は、各キャパシタの前記第１導電性接点の前記第１部分を電源に接続する第２導電性経路を備える装置。
  29. 請求項２７の前記装置は、各キャパシタの前記第２導電性接点の前記第１部分を前記ダイの前記導電性接点の少なくとも１つに接続する第２導電性経路を備える装置。
  30. 請求項２７の前記装置は、各キャパシタの前記第２導電性接点の前記第１部分を電源に接続する第２導電性経路を備える装置。
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