JP2006522473A - 集積分布減結合コンデンサを有する電子パッケージング構造 - Google Patents

Abstract

電子パッケージング構造は、基板と、この基板の第１面上の第１電極層と、第１電極層上で事前選択されたパターンに配置された誘電材料と、第１電極層と共に分布容量性構造を形成するように誘電材料の事前選択されたパターン上に配置された複数の第２電極を形成する第２電極層とを含み、第２減結合コンデンサ段が、第１面と反対の基板の第２面上に配置され、かつ分布容量性構造に電気的に接続され、第２減結合コンデンサ段が、分布容量性構造の容量よりも大きい容量を有することを特徴とする。

Description

本発明は、基板と、前記基板の第１面上の第１電極層と、前記第１電極層上に事前選択されたパターンで配置された誘電材料と、第１減結合段として前記第１電極層と共に分布容量性構造を形成するように誘電材料の前記事前選択されたパターン上に配置された複数の第２電極層を形成する第２の電極層とを備えた電子パッケージング構造に関する。本発明はさらに、本発明の電子パッケージング構造を組み込む集積回路に関する。

高電流および低電圧によって動作する高速デジタル・コアを組み込んだシステム・オン・チップの電力供給は、できるだけ広い範囲の雑音を避けるために電力分配ネットワーク（ｐｏｗｅｒ ｄｅｌｉｖｅｒｉｎｇ ｎｅｔｗｏｒｋ）内に高速電力モジュールおよびその内部にある最低寄生受動素子（ｌｏｗｅｓｔ ｐａｒａｓｔｉｃ ｐａｓｓｉｖｅ）の両方を必要とする。

関連する電圧ピンの間にディスクリート・コンデンサを配置することは、雑音のレベルを低減させるための良く知られた技法である。通常は半導体コアからある距離離れて取り付けられるディスクリート・コンデンサは、複数の電力導線または大電力バスによって半導体コアへ電気的に結合される。これらの電力線は、通常、半導体チップのできるだけ近くにディスクリート・コンデンサを移動させることによって低減されるべき高インダクタンス経路（ｈｉｇｈ ｉｎｄｕｃｔａｎｔ ｐａｔｈ）を表している。コアの最も近くに取り付けられる高周波数減結合キャパシタンスに関していえば、その特性は寄生インピーダンスの点で、最大電流過渡、したがってシステム速度を決定する。このキャパシタンスが理想的に挙動するほど、より多くの電流過渡が、許容される電圧変動および高周波振動に対する所与の許容範囲のより高い値へシフトされる。

米国特許第４９４５３９９号は、複数の集積された分布減結合コンデンサを含む電子パッケージング構造を開示している。基板上に形成された金属の底層は、減結合コンデンサの第１面を形成する少なくとも１部分を含み、かつ半導体チップの取り付けのため少なくとも１つの電子接続部を含む。誘電材料の薄層がその底層を覆う。最上層が、コンデンサの第２面として誘電材料上に形成され、減結合コンデンサを形成するために第１面に対して配置される。この構造はチップのダイの下に配置することができる。接続部の長さは、それによって形成される任意のインダクタンスを最小にするため、および減結合コンデンサをできるだけダイに近づけるために最小に維持される。

本発明の目的は、さらに改善された電子パッケージング構造を提供することである。

この目的は、前記第１面と反対の前記基板の第２面上に配置され、かつ前記分布容量性構造へ電気的に接続される高キャパシタンスの第２減結合コンデンサ段によって上記で定義されたような電子パッケージング構造において達成される。その第２減結合コンデンサ段のキャパシタンスは、電力シンクへの低インピーダンス接続を提供するのに十分なほど高く、前記第１減結合段のキャパシタンスよりも５倍から１００倍、好ましくは約１０倍だけ高いことがある。

誘電材料および第２電極のパターンが電力を供給されるチップへの接続部のピッチに依存することに留意されたい。

極端に低い直列インダクタンスを有する前記分布容量性構造および１０００以上の極端に高い比誘電率の誘電材料は、ダイまたはその基板の下へ直接取り付けられてもよく、それと反対の面に次のフィルタ段を提供する要素を担持する。したがって分布電極構造は、最適な低インダクタンスな方法で電力シンクに結合され得るだけでなく、高周波数範囲において減結合にかなりの改善をもたらす第２減結合コンデンサ段にも結合され得る。

好ましい一実施形態では、前記分布容量性構造は、前記基板上の第１方向の複数の交番極性と、前記第１方向にほぼ直角である、前記基板上の第２方向の複数の交番極性とからなる。これにより、基板と誘電材料の間に取り付けられた共通電極からなる細かいメッシュ状のコンデンサ領域が提供される。分布容量性構造は、多数、たとえば１００個の並列な個別のセルからなる。

これを効率的に実現するために、前記第１電極層へのコンタクト領域が、前記分布容量性構造の前記極性の１つを形成するために前記誘電材料の前記事前選択されたパターンの開口内に形成されることができる。交番極性が互いに隣接して近くに配置されるので、この配置が最小インダクタンスを示すことにより高周波ピークがフィルタ除去される。

好ましくは、前記基板は、前記分布容量性構造と前記第２減結合コンデンサ段とを接続するために設けられた貫通孔を備える。当業者は、前記貫通孔が前記第１電極層を通って均等に延在し、必要であれば、前記誘電材料の事前選択されたパターンの一部となることが理解されよう。

また、前記第２減結合コンデンサ段は複数のコンデンサで構成されてもよい。

前記基板は、導電性材料、たとえば導電性シリコン（Ｓｉ）で形成されてもよい。

プロセッサと本発明の電子パッケージング構造とを含む集積回路が形成されてもよく、ここでは、好ましくは電子パッケージング構造の前記第２電極層が前記プロセッサと対向する。

本発明の電子パッケージング構造は、インダクタンスおよび抵抗の点で減少した寄生インピーダンスを有するモジュールを提供する。抵抗性およびインダクタンス性電圧降下による供給電圧変動が減少され印加電流過渡が高くなる。その結果、供給線では、周波数が高くなり、そして、振幅が小さくなったときのみ発振が励起される。ＥＭＩによって生じる信号インテグリティ（ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ）の問題は実質的に軽減されるであろう。

本発明の典型的用途は、電力供給ユニット、たとえば電圧制御モジュール（ＶＲＭ）と負荷の間の接続としての電力分配ネットワークにある。通常、そのような電力分配ネットワークは、チップ自体の不可欠な構成要素として、ソケット用の複数の電力フィルタ段と、さらに減結合コンデンサとを備える。２つの傾向が、電圧制御モジュールからチップへの経路を進むときに観察される。コンデンサのキャパシタンスが小さくなると、インダクタンスと抵抗を接続するインピーダンスおよびコンデンサの寄生直列インダクタンスおよび抵抗も同様に小さくなる。これは、負荷への距離が減少するとコンデンサ内に蓄積され得るエネルギーが小さくなるが、このエネルギーは直近の非常に小さいインピーダンスにより迅速に利用できることを意味している。高周波負荷ステップは、その近傍の領域の構成要素によってフィルタリングされ、電流が長時間変化する必要性を表す低周波負荷ステップはさらなる周辺要素内の大きな容量によって主にカバーされる一方、電圧制御モジュール自体は負荷における遥かに遅い変化に追随できなければならない。したがって、電力分配ネットワークは、特に、そして、負荷に対しても細かく同調されるフィルタ段からなる構成を含み、その特性は寄生インピーダンスに対して恒久的に最適化される。本発明では、第１フィルタ段は、複数の容量、またはかなり低いインダクタンスでチップに接続され比較的低いキャパシタンスを含む分布キャパシタンスでさえも提供し、これは迅速に利用できる比較的低い蓄積可能エネルギーを意味する。さらに、モジュールは、それに隣接し、ディスクリート・コンデンサ、たとえば多層セラミック・コンデンサの形態をした、約５倍から１００倍だけより大きいエネルギーの蓄積を有する第２フィルタ段（たとえば、第２減結合コンデンサ段）をすでに備える。これまでに知られている構造と比較すると、前記第２フィルタ段のこれらのコンデンサは、比較的低いインピーダンスで第１フィルタ段に接続されるが、貫通接触により、その接続はむしろ第１フィルタ段への高インピーダンス接続である。

本発明は、添付図面および以下の記載を参照することによって、より一層詳細に説明されるであろう。

図１では、誘電材料１が第１電極２と複数の第２電極３の間に配置されている。この誘電材料は、たとえば１０００以上の比誘電率を有する薄いセラミックである。誘電材料の厚さの典型的値は５０ｎｍ〜５００ｎｍである。誘電材料１は、コンタクト領域６が形成され得るように、第１電極層２へのアクセスが可能なように構成される。これにより、交番極性５ａおよび５ｂのコネクタ・フィールドが形成される。たとえばフリップ・チップ半田バンプにより、コンタクト領域６を介して第２電極３の各々と共通の第１電極層２への接触が行われる。この配置は、第１電極２の抵抗とインダクタンスとを減少させ、電極１０への貫通接続を確保するために導電性であってもよい基板４上で実行される。複数のディスクリート・コンデンサ９は、第２減結合コンデンサ段を提供するために基板４の下に配置される。交番極性は、前記基板４の下面上の電極１０と、基板４、第１電極層２、および誘電材料１に設けられた貫通孔１１の内壁にある導電性貫通メッキ８により与えられる。絶縁ライニング７が、第１電極層２および導電性基板４とのメッキの接触を避けるために各貫通孔に設けられる。

図２は図１の構成の上面図を示している。交番極性５ａ、５ｂのメッシュ状領域は、互いに直角な２つの方向へ延びて形成される。個々のコンデンサ・セルのサイズはピッチ１２によって画定され、その結果個々のコンデンサ・セルのサイズはそのピッチ（電力が供給されるチップコネクタ間の距離）に依存する。

一方、大幅により大きいピッチを示す同様のチェッカ・パターンも、基板４の底部側にある前記ディスクリート・コンデンサ９（第２減結合フィルタ段）に接触するための電極接続部によって形成される。

本発明による電子パッケージング構造の構成の垂直断面図である。 図１の構成の一部分の上面図である。

Claims (9)

1. 基板と、前記基板の第１面上の第１電極層と、前記第１電極層上で事前選択されたパターンに配置された誘電材料と、第１減結合段として前記第１電極層と共に分布容量性構造を形成するように誘電材料の前記事前選択されたパターン上に配置された複数の第２電極を形成する第２電極層とを含む電子パッケージング構造であって、
   第２減結合コンデンサ段が、前記第１面と反対の前記基板の第２面上に配置され、かつ前記分布容量性構造に電気的に接続され、前記第２減結合コンデンサ段が、前記分布容量性構造の容量よりも大きい容量を有することを特徴とする、電子パッケージング構造。
2. 前記分布容量性構造が、前記基板上の第１方向の複数の交番極性と、前記第１方向にほぼ直角である、前記基板上の第２方向の複数の交番極性とからなることを特徴とする、請求項１に記載の電子パッケージング構造。
3. 前記第１電極層へのコンタクト領域が、前記分布容量性構造の前記極性の１つを提供するために前記誘電材料の前記事前選択されたパターンの開口内に形成されていることを特徴とする、請求項２に記載の電子パッケージング構造。
4. 前記基板が、前記分布容量性構造と前記第２減結合段を接続するために設けられた貫通孔を備えることを特徴とする、請求項１に記載の電子パッケージング構造。
5. 前記高キャパシタンス減結合段が、複数のコンデンサからなることを特徴とする、請求項１に記載の電子パッケージング構造。
6. 前記第２減結合段の前記容量が、前記分布容量性構造の容量と比較して５倍から１００倍、好ましくは約１０倍だけ大きいことを特徴とする、請求項１に記載の電子パッケージング構造。
7. 前記基板が導電性材料で形成されることを特徴とする、請求項１に記載の電子パッケージング構造。
8. プロセッサと前記請求項のいずれかに記載の電子パッケージング構造とを含む集積回路。
9. 前記電子パッケージング構造の前記第２電極層が前記プロセッサに面している請求項７に記載の集積回路。

Images