KR101218988B1 - 반도체 집적회로 칩, 적층형 칩 커패시터 및 반도체 집적회로 칩 패키지 - Google Patents

반도체 집적회로 칩, 적층형 칩 커패시터 및 반도체 집적회로 칩 패키지 Download PDF

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Abstract

본 발명은 반도체 집적회로 칩, 적층형 칩 커패시터 및 반도체 집적회로 칩 패키지에 관한 것으로서, 본 발명의 일 측면은, 반도체 집적회로 칩 본체와, 상기 반도체 집적회로 칩 본체의 외부 면에 형성된 입출력 단자 및 상기 반도체 집적회로 칩 본체의 측면에 배치되며 상기 입출력 단자와 전기적으로 연결된 디커플링 커패시터를 포함하는 반도체 집적회로 칩을 제공한다.
본 발명에 따르면, 디커플링 커패시터와 반도체 집적회로 칩 사이의 인덕턴스를 최소화함으로써 광대역의 주파수 범위, 특히, 고주파에서 전력 분배망의 임피던스가 타겟 임피던스 이하로 유지될 수 있는 반도체 집적회로 칩을 얻을 수 있다.
반도체 집적회로 칩, MPU, 인덕턴스, 디커플링 커패시터, 적층형 칩 커패시터, MLCC

Description

반도체 집적회로 칩, 적층형 칩 커패시터 및 반도체 집적회로 칩 패키지{Semiconductor Integrated Circuit Chip, Multilayer Chip Capacitor and Semiconductor Integrated Circuit Chip Package}
본 발명은 반도체 집적회로 칩, 적층형 칩 커패시터 및 반도체 집적회로 칩 패키지에 관한 것이다.
MPU(Micro Processor Unit) 칩과 같은 반도체 집적회로 칩은 그 동작 주파수가 계속해서 증가하고 있으며, 집적도가 높아지고 있다. 이에 따라, 반도체 집적회로 칩의 소모 전류는 지속적으로 커지고 그 사용 전압은 낮아지는 추세이다. 따라서 반도체 집적회로 칩의 부하 전류(load current)의 급작스러운 변화에 따른 공급 DC 전압의 노이즈를 억제하는 것은 점점 어려워지고 있다.
즉, 아래 제시한 식으로부터 알 수 있는 바와 같이, 타겟 임피던스(Target Impedance: Ztarget)를 점차적으로 떨어뜨리고 있다.
Ztarget = Vp×AR/I = Vr/I
상기 식에서 Vp는 전원전압이고, AR은 허용 리플(Allowed Ripple)이고, I는 MPU 소모 전류이고, Vr은 허용 리플 전압(allowed ripple voltage)이다.
통상적인 허용 리플 전압(Vr)은 전원전압의 5 내지 10% 정도의 값이다. 타겟 임피던스(Ztarget)는 직류전류(DC)에서뿐만 아니라 과도전류가 존재하는 모든 주파수에서 충족되야 한다. 퍼스널 컴퓨터(Personal Computer: PC) 또는 노트북 컴퓨터의 경우 반도체 집적회로 칩, 즉, CPU의 고속화로 매우 높은 주파수 영역까지 과도 전류가 존재하며 따라서 넓은 영역의 주파수 범위까지 타겟 임피던스를 만족해야 한다.
한편, 전압 노이즈를 제거하는 수단으로 사용되는 디커플링(감결합) 커패시터는 부하 전류의 급격한 변화시 전류를 반도체 집적회로 칩에 공급함으로써 전압 노이즈를 제거하는 역할을 할 수 있다. 그러나, 디커플링 커패시터를 사용하더라도 고주파 영역에서까지 타겟 임피던스를 만족하기는 쉽지 않다. 따라서, 당 기술분야에서는 광대역의 주파수 범위, 특히, 고주파에서 전력 분배망의 임피던스가 타겟 임피던스 이하로 유지되도록 할 수 있는 방안이 요구된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 일 목적은 디커플링 커패시터와 반도체 집적회로 칩 사이에 형성되는 인덕턴스를 최소화함으로써 광대역의 주파수 범위, 특히, 고주파에서 전력 분배망의 임피던스가 타겟 임피던스 이하로 유지될 수 있는 반도체 집적회로 칩을 제공하는 데에 있다. 나아가, 본 발명의 다른 목적은 상기 반도체 집적회로 칩에 사용될 수 있는 적층형 칩 커패시터 및 상기 반도체 집적회로 칩을 구비하는 패키지를 제공하는 데에 있다.
상기한 목적을 달성하기 위해서, 본 발명의 일 측면은,
반도체 집적회로 칩 본체와, 상기 반도체 집적회로 칩 본체의 외부 면에 형성된 입출력 단자 및 상기 반도체 집적회로 칩 본체의 측면에 배치되며 상기 입출력 단자와 전기적으로 연결된 디커플링 커패시터를 포함하는 반도체 집적회로 칩을 제공한다.
이를 위해, 상기 입출력 단자는 상기 반도체 집적회로 칩 본체의 상기 디커플링 커패시터가 배치된 측면에 배치된 것일 수 있다. 이와 달리, 상기 입출력 단자는 상기 반도체 집적회로 칩 본체의 상면 및 하면 중 적어도 하나의 면에 형성될 수도 있다.
상기 디커플링 커패시터는, 내부에 복수의 유전체층이 적층된 적층 구조를 구비하는 커패시터 본체와, 상기 복수의 유전체층 각각을 사이에 두면서 서로 다른 극성을 갖고 교대로 배치된 제1 및 제2 내부전극 및 상기 커패시터 본체의 외부 면에 형성되며 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극을 포함하는 것, 즉, 적층형 칩 커패시터일 수 있다.
이 경우, 상기 제1 및 제2 외부전극은 상기 커패시터 본체의 측면 중 상기 반도체 집적회로 칩 본체와 대면하는 면에 일 방향을 따라 서로 이격되어 형성될 수 있다.
상기 제1 및 제2 외부전극과의 전기적 연결을 위해, 상기 입출력 단자는 제1 및 제2 전극 패드를 구비하는 것이 바람직하다.
바람직하게는, 상기 제1 및 제2 전극 패드는 상기 반도체 집적회로 칩 본체의 상면 및 하면 모두에 형성된 것일 수 있다.
이 경우, 상기 입출력 단자 중 서로 동일한 면에 형성된 제1 및 제2 전극 패드는 상기 반도체 집적회로 칩 본체로부터 상기 디커플링 커패시터를 향하는 방향에 수직인 방향을 따라 서로 이격되어 배치된 것이 바람직하다.
또한, 상기 반도체 집적회로 칩 본체의 상면에 형성된 상기 제1 전극 패드와 대향하는 위치의 상기 반도체 집적회로 칩 본체의 하면에는 상기 제2 전극 패드가 형성되는 것이 바람직하다. 또한, 상기 복수의 유전체층은 상기 제1 및 제2 전극패 드의 배치 방향과 같은 방향으로 적층된 것일 수 있다.
한편, 다른 실시 형태의 경우, 상기 제1 및 제2 전극 패드는 상기 반도체 집적회로 칩 본체의 상면 또는 하면에 형성된 것일 수 있다. 이 경우, 상기 제1 및 제2 전극 패드는 상기 반도체 집적회로 칩 본체로부터 상기 디커플링 커패시터를 향하는 방향을 따라 서로 이격되어 형성될 수 있다.
본 발명의 다른 측면은,
서로 대향하는 상면 및 하면과 그 사이에 형성된 측면에 의해 결정된 형상을 가지며, 내부에 복수의 유전체층이 적층된 적층 구조를 구비하는 커패시터 본체와, 상기 복수의 유전체층 각각을 사이에 두면서 서로 다른 극성을 갖고 교대로 배치된 제1 및 제2 내부전극 및 상기 커패시터 본체의 외부 면에 형성되며 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극을 포함하며, 상기 커패시터 본체는 일 측면으로부터 연장되어 형성된 하나 이상의 돌출부를 구비하며, 상기 제1 및 제2 외부전극은 상기 돌출부를 이루는 면에 형성된 것을 특징으로 하는 적층형 칩 커패시터를 제공한다.
상기 커패시터 본체는 상기 상면 및 측면으로부터 연장되어 형성된 하나의 돌출부를 구비하며, 상기 제1 및 제2 외부전극은 상기 돌출부를 이루는 면 중 상기 커패시터 본체의 하부를 향하는 면에 형성될 수 있다. 이 경우, 상기 제1 및 제2 외부전극은 상기 돌출부로부터 상기 커패시터 본체를 향하는 방향을 따라 서로 이격되어 배치된 것이 바람직하다. 또한, 상기 복수의 유전체층은 상기 제1 및 제2 외부전극이 배치된 방향에 수직인 방향을 따라 적층될 수 있다.
바람직하게는, 상기 커패시터 본체는 상기 상면 및 측면으로부터 연장되어 형성된 제1 돌출부와 상기 하면 및 측면으로부터 연장되어 형성된 제2 돌출부를 구비하며, 상기 제1 및 제2 외부전극은 상기 제1 돌출부를 이루는 면 중 상기 커패시터 본체의 하부를 향하는 면 및 상기 제2 돌출부를 이루는 면 중 상기 커패시터 본체의 상부를 향하는 면에 형성될 수 있다.
이 경우, 상기 제1 돌출부에 형성된 제1 및 제2 외부전극은 상기 제1 돌출부로부터 상기 커패시터 본체를 향하는 방향에 수직인 방향을 따라 서로 이격되어 배치되며, 상기 제2 돌출부에 형성된 제1 및 제2 외부전극은 상기 제2 돌출부로부터 상기 커패시터 본체를 향하는 방향에 수직인 방향을 따라 서로 이격되어 배치될 수 있다. 또한, 상기 제1 돌출부에 형성된 제1 외부전극과 대향하는 위치의 상기 제2 돌출부에는 제2 외부전극이 형성된 것이 바람직하다. 또한, 상기 복수의 유전체층은 상기 제1 및 제2 외부전극이 배치된 방향을 따라 적층될 수 있다.
한편, 상기 커패시터 본체는 복수의 돌출부를 구비하며, 상기 복수의 돌출부는 일 방향을 따라 서로 이격되어 형성된 것이 바람직하다.
본 발명의 또 다른 측면은,
패키지 기판 및 상기 패키지 기판 상에 실장되며, 반도체 집적회로 칩 본체와, 상기 반도체 집적회로 칩 본체의 외부 면에 형성된 입출력 단자 및 상기 반도체 집적회로 칩 본체의 측면에 배치되며 상기 입출력 단자와 전기적으로 연결된 디커플링 커패시터를 구비하는 반도체 집적회로 칩을 포함하는 반도체 집적회로 칩 패키지를 제공한다.
바람직하게는, 상기 반도체 집적회로 칩은 복수 개이며, 상기 복수의 반도체 집적회로 칩은 상기 패키지 기판의 상부를 향하여 적층된 것일 수 있다.
상기 디커플링 커패시터는 상기 복수의 반도체 집적회로 칩 중 2개 이상의 반도체 집적회로 칩과 전기적으로 연결된 공통 디커플링 커패시터일 수 있다.
또한, 상기 디커플링 커패시터는 상기 반도체 집적회로 칩 본체를 향하는 측면으로부터 연장되어 형성된 하나 이상의 돌출부 및 상기 돌출부를 이루는 면에 형성되며 상기 입출력 단자와 전기적으로 연결된 제1 및 제2 외부전극을 구비하는 것이 바람직하다.
상기 돌출부는 서로 인접한 상기 반도체 집적회로 칩들의 사이 공간에 위치하는 것이 바람직하다.
한편, 상기 디커플링 커패시터의 일면에는 상기 패키지 본체의 상면과 접촉 하여 상기 패키지 본체와 전기적으로 연결된 외부전극이 형성되며, 상기 반도체 집적회로 칩 본체는 상기 디커플링 커패시터를 통하여 상기 패키지 본체와 전기적으로 연결될 수 있다.
본 발명에 따르면, 디커플링 커패시터와 반도체 집적회로 칩 사이에 형성되는 인덕턴스를 최소화함으로써 광대역의 주파수 범위, 특히, 고주파에서 전력 분배망의 임피던스가 타겟 임피던스 이하로 유지될 수 있는 반도체 집적회로 칩을 얻을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1a 내지 1c는 본 발명의 일 실시 형태에 따른 반도체 집적회로 칩을 설명 하기 위한 것으로서, 도 1a는 단면도이고, 도 1b는 반도체 집적회로 칩 측면에 배치된 디커플링 커패시터를 나타내는 사시도이다. 또한, 도 1c는 도 1b의 디커플링 커패시터에서 커패시터 본체부의 내부를 나타낸다.
도 1a를 참조하면, 본 실시 형태에 따른 반도체 집적회로 칩(100)은 반도체 집적회로 칩 본체(101), 입출력 단자(102a, 102b) 및 상기 반도체 집적회로 칩 본체(101)의 측면에 배치된 디커플링 커패시터(103)를 갖추어 구성된다. 상기 반도체 집적회로 칩 본체(101)는 그 내부에 소정의 정보를 처리할 수 있는 논리 회로를 구비함으로써 컴퓨터 및 휴대전화단말기 등의 중앙처리장치(CPU)로 사용될 수 있으며, 예컨대, MPU(Micro Processing Unit) 칩 등에 해당한다. 이 경우, 상기 반도체 집적회로 칩 본체(101)는 그 측면에 형성된 입출력 단자, 즉, 서로 다른 극성을 갖는 제1 및 제2 전극 패드(102a, 102b)를 구비하여 상기 디커플링 커패시터(103)와 전기적으로 연결될 수 있다.
상기 디커플링 커패시터(103)는 부하 전류의 급격한 변화시 전류를 상기 반도체 집적회로 칩 본체(101)에 공급함으로써 전원 전압의 변동이나 고주파 노이즈에 의한 상기 반도체 집적회로 칩 본체(101)의 오동작을 방지하는 기능을 할 수 있으며, 후술할 바와 같이, 상기 반도체 집적회로 칩 본체(101)의 측면에 직접 배치됨으로써 상기 반도체 집적회로 칩 본체(101)와의 전류 경로에서 발생하는 인덕턴스(Inductance)가 낮아질 수 있다.
도 1b 및 도 1c를 참조하면, 상기 디커플링 커패시터(103)는 육면체 구조의 커패시터 본체 및 그 외부 면에 형성된 제1 및 제2 외부전극(104a, 104b)를 구비하며, 상기 제1 및 제2 외부전극(104a, 104b)는 도 1a에서, 상기 제1 및 제2 전극 패드(102a, 102b)와 각각 전기적으로 연결된다. 이를 위해, 도 1b에 도시된 바와 같이, 상기 제1 및 제2 외부전극(104a, 104b)는 상기 커패시터 본체의 측면 중 동일 면에 형성되며, 그 방향은 상기 반도체 집적회로 칩 본체(101)를 향한다. 이러한 구조에 의해, 상기 디커플링 커패시터(103)는 용이하게 상기 반도체 집적회로 칩 본체(101)의 측면에 배치될 수 있다.
본 실시 형태의 경우, 상기 커패시터 본체는 복수의 유전체층이 적층된 적층구조를 갖는다. 즉, 상기 디커플링 커패시터(103)는 적층형 칩 커패시터(MLCC)일 수 있으며, 상기 복수의 유전체층 각각을 사이에 두고 제1 및 제2 내부전극(101a, 101b)이 교대로 배치된다. 도 1c에서는 도시의 편의를 위해, 제1 및 제2 내부전극(101a, 101b)만을 표현하였으나, 상기 제1 및 제2 내부전극(101a, 101b)들 사이에는 유전체층이 배치되어 있는 것으로 이해할 수 있다. 상기 제1 내부전극은(101a)은 상기 제1 외부전극(104a)과 연결되도록 리드 구조(La)를 구비하며, 마찬가지로, 상기 제2 내부전극은(101b)은 상기 제2 외부전극(104a)과 연결되도록 리드 구조(Lb)를 구비한다. 특히, 도 1c에 도시된 바와 같이, 제1 및 제2 내부전극(101a, 101b)이 동일 방향으로 인출된 리드 구조(La, Lb)를 구비한다.
상기 디커플링 커패시터(103)가 반도체 집적회로 칩 본체(101)에 직접 연결되어 하나의 구조체(본 명세서에서는 이러한 구조체를 반도체 집적회로 칩(100)으로 칭함)를 이룸으로써, 상기 디커플링 커패시터(103)와 반도체 집적회로 칩 본체(101) 사이의 전류 경로는 매우 짧아질 수 있다. 디커플링 커패시터를 반도체 집적회로 칩이 실장되는 패키지 기판이나 전원 공급을 위한 마더보드 등에 배치한 경우에는 디커플링 커패시터와 반도체 집적회로 칩(또는 반도체 집적회로 칩 본체) 사이의 전류 경로가 상대적으로 길어지며, 이에 따라, 디커플링 커패시터와 반도체 집적회로 칩 간에 형성되는 인덕턴스를 얻고자 하는 값 이하로 만드는 것이 어렵다. 인덕턴스에 관한 문제는 특히, 수백 MHz 이상의 고주파에서 더욱 두드러질 수 있으며, 이에 따라, 타겟 임피던스 조건을 충족하기가 어려워 질 수 있는 것이다.
본 실시 형태에서는 디커플링 커패시터(103)를 반도체 집적회로 칩 본체(101)의 측면에 직접 배치함으로써 양자 사이의 전류 경로를 가능한 짧게하였으며, 이에 따라, 디커플링 커패시터(103)와 반도체 집적회로 칩 본체(101) 간에 형성되는 인덕턴스를 최소화될 수 있다. 나아가, 디커플링 커패시터(103)를 반도체 집적회로 칩 본체(101)의 하면 등에 배치하는 경우에는 반도체 집적회로 칩 본체(10)의 하면에 통상 배치되는 다수의 입출력 단자(미도시)에 의해, 패키지 기판에 실장 시 공간의 제약이 발생할 수 있고, 이에 따라, 디커플링 커패시터의 크기가 제한되는 문제가 발생할 수 있다. 본 실시 형태와 같은 측면 직접 배치 구조는 이러한 문제가 발생하지 않는 장점이 있다.
도 2a 내지 2c는 본 발명의 다른 실시 형태에 따른 반도체 집적회로 칩을 설명하기 위한 것으로서, 도 2a는 단면도이며, 도 2b 및 2c는 디커플링 커패시터가 반도체 집적회로 칩 본체에 배치된 형태를 보다 상세히 나타낸 사시도이다.
도 2a를 참조하면, 본 실시 형태에 따른 반도체 집적회로 칩(200)은 반도체 집적회로 칩 본체(201), 제1 및 제2 전극 패드(202a, 202b) 및 상기 반도체 집적회로 칩 본체(201)의 측면에 배치된 디커플링 커패시터(203)를 구비하는 구조인 점에서는 도 1의 실시 형태와 유사하다. 다만, 상기 제1 및 제2 전극 패드(202a, 202b)의 형성 위치가 상기 반도체 집적회로 칩 본체(201)의 측면이 아니며, 이에 따라, 상기 디커플링 커패시터(203)의 형상도 육면체가 아닌 클립(Clip)과 유사한 구조를 갖는다. 도 2b 및 도 2c를 참조하여 이를 보다 구체적으로 설명하면, 상기 제1 및 제2 전극 패드(202a, 202b)는 상기 반도체 집적회로 칩 본체(201)의 상면 및 하면에 모두에 형성되어 있다. 또한, 상기 디커플링 커패시터(203)는 상부 및 하부에서 그로부터 연장되어 형성된 2개의 돌출부를 구비하여 클립(Clip)과 유사한 형상으로 상기 반도체 집적회로 칩 본체(201)에 부착될 수 있다. 이러한 디커플링 커패시터(203)는 클릭 형상을 가짐으로써 상기 반도체 집적회로 칩 본체(201)와의 부착 강도가 향상될 수 있다.
한편, 따로 도시하지는 않았으나, 상기 디커플링 커패시터(203)의 외부 면에는 상기 제1 및 제2 전극 패드(202a, 202b)와 각각 접촉하도록 제1 및 제2 외부전극이 형성될 수 있으며, 상기 제1 및 제2 외부전극은 각각 제1 및 제2 내부전극(201a, 201b)와 전기적으로 연결된다.
상기 디커플링 커패시터(203)의 구조를 더욱 상세히 설명하면, 도 2b 및 도 2c에 도시된 바와 같이, 상기 제1 및 제2 내부전극(201a, 201b)의 적층 방향, 즉, 복수의 유전체층이 적층된 방향은 상기 제1 및 제2 전극패드(202a, 202b)가 배치된 방향에 해당한다. 또한, 상기 디커플링 커패시터(203)의 제1 내부전극(201a)은 상기 반도체 집적회로 칩 본체(201)의 상면에서 바라보았을 때 좌측 영역, 구체적으로 특정한다면 좌측 절반 영역에서만 리드 구조가 인출되어 있으며, 나머지 제1 내부전극(201a)은 하부의 우측 절반 영역에서 리드 구조가 인출되어 있다.
이 경우, 상부에서 인출된 상기 제1 내부전극(201a)의 리드 구조는 상기 반도체 집적회로 칩 본체(201) 상면의 제1 전극 패드(202a)와 전기적으로 연결되며, 하부에서 인출된 상기 제1 내부전극(201a)의 리드 구조는 상기 반도체 집적회로 칩 본체(201) 하면의 제1 전극 패드(미도시)와 전기적으로 연결된다. 마찬가지로, 상부에서 인출된 상기 제2 내부전극(201b)의 리드 구조는 상기 반도체 집적회로 칩 본체(201) 상면의 제2 전극 패드(202b)와 전기적으로 연결되며, 하부에서 인출된 상기 제2 내부전극(201b)의 리드 구조는 상기 반도체 집적회로 칩 본체(201) 하면 의 제2 전극 패드(미도시)와 전기적으로 연결된다.
상술한 내용을 정리하면, 상기 반도체 집적회로 칩 본체(201)의 상면에 형성된 제1 전극 패드(202a)와 대향하는 위치의 상기 반도체 집적회로 칩 본체(201)의 하면에는 제2 전극 패드(202b)가 형성되며, 마찬가지로, 상기 반도체 집적회로 칩 본체(201)의 상면에 형성된 제2 전극 패드(202b)와 대향하는 위치의 상기 반도체 집적회로 칩 본체(201)의 하면에는 제1 전극 패드(201b)가 형성된 구조로 이해할 수 있다. 즉, 상기 반도체 집적회로 칩 본체(201)의 상부에서 바라보았을 때, 상기 제1 및 제2 전극 패드(202a, 202b)는 서로 중첩되는 위치에 형성된다.
도 3a 및 3b는 본 발명의 또 다른 실시 형태에 따른 반도체 집적회로 칩을 설명하기 위한 것으로서, 도 3a는 단면도이며, 도 3b는 디커플링 커패시터가 반도체 집적회로 칩 본체에 배치된 형태를 보다 상세히 나타낸 사시도이다.
도 3a 및 3b를 참조하면, 본 실시 형태에 따른 반도체 집적회로 칩(300)은 반도체 집적회로 칩 본체(301), 제1 및 제2 전극 패드(302a, 302b) 및 상기 반도체 집적회로 칩 본체(301)의 측면에 배치된 디커플링 커패시터(303)를 구비하는 구조인 점에서는 도 1 및 도 2의 실시 형태와 유사하다. 다만, 상기 디커플링 커패시터(303)는 상부에 형성된 1개의 돌출부를 구비하며, 상기 돌출부는 상기 반도체 집적회로 칩 본체(301)의 상면의 일부를 덮는다. 또한, 상기 제1 및 제2 전극 패 드(302a, 302b)는 상기 반도체 집적회로 칩 본체(301)의 상면에만 형성되어 있으며, 상면에 형성된 상기 제1 및 제2 전극 패드(302a, 302b)는 상기 제1 및 제2 전극 패드(302a, 302b)로부터 상기 디커플링 커패시터(303)를 향하는 방향을 따라 이격되어 있다.
이러한 구조를 갖는 상기 반도체 집적회로 칩 본체(301)에 부착되기 위하여, 도 3b에 도시된 바와 같이, 상기 디커플링 커패시터(303)는 제1 내부전극(301a)으로부터 인출된 리드 구조보다 제2 내부전극(301b)으로부터 인출된 리드 구조가 상기 반도체 집적소자 칩 본체(301) 방향으로 더 길게 형성되어 있다. 즉, 상기 제2 내부전극(301b)으로부터 인출된 리드 구조는 제1 전극 패드(302a)의 상부를 덮도록 형성된다. 또한, 이전 실시 형태들과 마찬가지로, 상기 제1 및 제2 전극 패드(302a, 302b)와 접촉하는 영역의 디커플링 커패시터(303)의 외부 면에는 각각 제1 및 제2 외부전극이 형성될 수 있다. 이러한 구조적 차이 외에 나머지 사항에 대한 설명은 이전 실시 형태에서 설명한 것으로 대체될 수 있다.
도 4 내지 도 7을 참조하여 본 발명의 다른 측면에 따른 실시 형태들을 설명한다. 도 4는 본 발명의 다른 실시 형태에 따른 반도체 집적소자 칩 패키지를 나타내는 단면도이며, 도 5는 도 4의 실시 형태에서 변형된 실시 형태에 따른 반도체 집적소자 칩 패키지를 나타내는 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 다른 측면에 따른 반도체 집적소자 칩 패키지(400)는 도 1에 도시된 실시 형태에 따른 반도체 집적회로 칩을 구비한다. 즉, 패키지 기판(405) 상에 실장된 상기 반도체 집적회로 칩은 반도체 집적회로 칩 본체(401), 상기 반도체 집적회로 칩 본체(401)의 측면에 형성된 제1 및 제2 전극 패드(402a, 402b), 상기 제1 및 제2 전극 패드(402a, 402b)와 전기적으로 연결된 디커플링 커패시터(403)를 갖추어 구성된다. 상기 패키지 기판(405)의 표면 및 내부에는 상기 반도체 집적회로 칩 본체(401)에 전원을 공급해주기 위해 도시된 바와 같이 전원 플레인(PWR Plane), 접지 플레인(GND Plane), 도전성 비아 등의 필요한 배선이 형성되어 있다. 상기 패키지 기판(405)의 전원 플레인과 접지 플레인은 비아 및 범프(404) 등을 통하여 상기 반도체 집적회로 칩과 전기적으로 연결될 수 있다. 본 실시 형태와 같이, 디커플링 커패시터(403)를 반도체 집적회로 칩 본체(401)의 측면에 배치함으로써 양자 간의 전류 경로가 매우 짧아질 수 있으며, 패키지 기판(405) 또는 도시하지 않은 마더보드 등에 디커플링 커패시터(403)를 배치한 경우에 비하여 인덕턴스를 낮출 수 있다.
한편, 실시 형태에 따라서는 상기 반도체 집적회로 칩이 복수 개 제공되며, 복수 개가 반도체 집적회로 칩이 범프(404) 등에 의해 전기적으로 연결되면서 적층될 수 있다. 즉, 도 5에 도시된 바와 같이, 반도체 집적회로 칩 패키지(500)는 패키지 기판(405) 상에 3개의 반도체 집적회로 칩 본체(501)가 적층되어 있으며, 상기 반도체 집적회로 칩 본체(501)들은 그 측면에 형성된 디커플링 커패시터(503)를 공유한다. 즉, 상기 디커플링 커패시터(503)는 상기 반도체 집적회로 칩 본체(501)들의 공통 디커플링 커패시터로 이해할 수 있다.
이전 실시 형태들과 마찬가지로, 상기 디커플링 커패시터(503)는 제1 및 제2 전극패드(502a, 502b)와 전기적으로 연결되며, 이를 위해, 도시하지는 않았으나, 상기 디커플링 커패시터(503)의 일면, 즉, 반도체 집적회로 칩 본체(501)을 향하는 면에는 6개의 외부전극이 형성된다. 본 실시 형태의 경우, 반도체 집적회로 칩이 적층 형성됨에 따라 고성능을 보장함과 더불어 그 측면에 형성된 하나의 디커플링 커패시터(503)를 공유하여 인덕턴스를 낮출 수 있다. 한편, 본 실시 형태에서는 3개의 반도체 집적회로 칩 본체(501)가 하나의 디커플링 커패시터(503)를 공유하고 있으나, 반도체 집적회로 칩 본체(501)과 디커플링 커패시터가 1:1로 연결된 구조도 채용될 수 있을 것이다.
도 6은 본 발명의 다른 실시 형태에 따른 반도체 집적회로 칩 패키지를 나타내는 단면도이며, 도 7은 도 6의 실시 형태에서 변형된 실시 형태에 따른 반도체 집적소자 칩 패키지를 나타내는 단면도이다.
도 6을 참조하면, 본 실시 형태에 따른 반도체 집적회로 칩 패키지(600)는 도 5에서 설명한 것과 같이 패키지 기판(405) 상에 실장된 3개의 반도체 집적회로 칩 본체(601)를 구비하며, 다만, 반도체 집적회로 칩 본체(601)의 전극 패드(602a, 602b)와 디커플링 커패시터(603)의 구조가 상이하다. 구체적으로, 제1 및 제2 전극 패드(602a, 602b)는 상기 반도체 집적회로 칩 본체(601)의 측면이 아닌 상면 또는 하면에 형성되며, 상기 디커플링 커패시터(603)는 그 일 측면으로부터 연장되어 형성된 돌출부를 4개 구비한다. 즉, 도 6에 도시된 바와 같이, 4개의 돌출부를 갖는 상기 디커플링 커패시터(603)는 옆에서 바라보았을 때, 마치 빗(Comb)과 같은 형상을 갖는다. 이러한 형상에 의해 상기 디커플링 커패시터(603)는 그 돌출부가 상기 반도체 집적회로 칩 본체(601)들의 사이 공간에 삽입됨으로써 용이하게 배치될 수 있다. 상기 디커플링 커패시터(603)의 상기 돌출부에는 제1 외부전극 또는 제2 외부전극이 형성되어 상기 제1 전극패드(602a) 또는 제2 전극패드(602b)와 적절히 연결될 수 있다.
도 7을 참조하면, 도 6의 구조에서 변형된 반도체 집적회로 칩 패키지(600`)는 상기 디커플링 커패시터(603)의 맞은 편에 배치된 제2 디커플링 커패시터(604)를 더 구비한다. 상기 제2 디커플링 커패시터(604)는 제1 디커플링 커패시터(603)와 구조적으로 유사하며, 다만, 2개의 돌출부만을 구비하여 마치 클립(Clip)과 같은 구조에 의해 반도체 집적회로 칩 본체(601)들 사이 공간에 용이하게 배치시킬 수 있다. 이와 같이, 복수의 반도체 집적회로 칩 본체(601)의 적층 구조에 대하여 필요한 만큼의 디커플링 커패시터(603, 604)가 그 측면에 배치될 수 있으며, 이 경우, 상기 디커플링 커패시터(603, 604)는 상기 적층 구조에 용이하게 배치될 수 있도록 빗 또는 클립 등과 같은 형상을 가질 수 있다.
한편, 상기 디커플링 커패시터(603)의 하면, 즉, 상기 패키지 기판(405)과 접하는 면에 외부 전극 단자가 형성되는 경우에는 상기 디커플링 커패시터(603)를 통하여 상기 반도체 집적회로 칩 본체(601)에 전력을 공급할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1a 내지 1c는 본 발명의 일 실시 형태에 따른 반도체 집적회로 칩을 설명하기 위한 것으로서, 도 1a는 단면도이고, 도 1b는 반도체 집적회로 칩 측면에 배치된 디커플링 커패시터를 나타내는 사시도이다. 또한, 도 1c는 도 1b의 디커플링 커패시터에서 커패시터 본체부의 내부를 나타낸다.
도 2a 내지 2c는 본 발명의 다른 실시 형태에 따른 반도체 집적회로 칩을 설명하기 위한 것으로서, 도 2a는 단면도이며, 도 2b 및 2c는 디커플링 커패시터가 반도체 집적회로 칩 본체에 배치된 형태를 보다 상세히 나타낸 사시도이다.
도 3a 및 3b는 본 발명의 또 다른 실시 형태에 따른 반도체 집적회로 칩을 설명하기 위한 것으로서, 도 3a는 단면도이며, 도 3b는 디커플링 커패시터가 반도체 집적회로 칩 본체에 배치된 형태를 보다 상세히 나타낸 사시도이다.
도 4는 본 발명의 다른 실시 형태에 따른 반도체 집적소자 칩 패키지를 나타내는 단면도이며, 도 5는 도 4의 실시 형태에서 변형된 실시 형태에 따른 반도체 집적소자 칩 패키지를 나타내는 단면도이다.
도 6은 본 발명의 다른 실시 형태에 따른 반도체 집적회로 칩 패키지를 나타내는 단면도이며, 도 7은 도 6의 실시 형태에서 변형된 실시 형태에 따른 반도체 집적소자 칩 패키지를 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
101: 반도체 집적회로 칩 본체 101a, 101b: 제1 및 제2 내부전극
102a, 102b: 제1 및 제2 전극 패드 103: 디커플링 커패시터
104a, 104b: 제1 및 제2 외부전극 404: 범프
405: 패키지 기판 La, Lb: 리드 구조
604: 제2 디커플링 커패시터

Claims (27)

  1. 반도체 집적회로 칩 본체;
    상기 반도체 집적회로 칩 본체의 외부 면에 형성된 입출력 단자; 및
    상기 반도체 집적회로 칩 본체의 측면에 배치되며 상기 입출력 단자와 전기적으로 연결된 디커플링 커패시터;를 포함하며,
    상기 디커플링 커패시터는,
    내부에 복수의 유전체층이 적층된 적층 구조를 구비하는 커패시터 본체;
    상기 복수의 유전체층 각각을 사이에 두면서 서로 다른 극성을 갖고 교대로 배치된 제1 및 제2 내부전극; 및
    상기 커패시터 본체의 외부 면에 형성되며 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극;
    을 포함하는 것을 특징으로 하는 반도체 집적회로 칩.
  2. 제1항에 있어서,
    상기 입출력 단자는 상기 반도체 집적회로 칩 본체의 상기 디커플링 커패시터가 배치된 측면에 형성된 것을 특징으로 하는 반도체 집적회로 칩.
  3. 제1항에 있어서,
    상기 입출력 단자는 상기 반도체 집적회로 칩 본체의 상면 및 하면 중 적어도 하나의 면에 형성된 것을 특징으로 하는 반도체 집적회로 칩.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 커패시터 본체의 측면 중 상기 반도체 집적회로 칩 본체와 대면하는 면에 일 방향을 따라 서로 이격되어 형성된 것을 특징으로 하는 반도체 집적회로 칩.
  6. 제1항에 있어서,
    상기 입출력 단자는 각각 상기 제1 및 제2 외부전극과 전기적으로 연결된 제1 및 제2 전극 패드를 구비하는 것을 특징으로 하는 반도체 집적회로 칩.
  7. 제5항에 있어서,
    상기 제1 및 제2 전극 패드는 상기 반도체 집적회로 칩 본체의 상면 및 하면 모두에 형성된 것을 특징으로 하는 반도체 집적회로 칩.
  8. 제7항에 있어서,
    상기 입출력 단자 중 서로 동일한 면에 형성된 제1 및 제2 전극 패드는 상기 반도체 집적회로 칩 본체로부터 상기 디커플링 커패시터를 향하는 방향에 수직인 방향을 따라 서로 이격되어 배치된 것을 특징으로 하는 반도체 집적회로 칩.
  9. 제8항에 있어서,
    상기 반도체 집적회로 칩 본체의 상면에 형성된 상기 제1 전극 패드와 대향하는 위치의 상기 반도체 집적회로 칩 본체의 하면에는 상기 제2 전극 패드가 형성된 것을 특징으로 하는 반도체 집적회로 칩.
  10. 제8항에 있어서,
    상기 복수의 유전체층은 상기 제1 및 제2 전극패드의 배치 방향과 같은 방향으로 적층된 것을 특징으로 하는 반도체 집적회로 칩.
  11. 제5항에 있어서,
    상기 제1 및 제2 전극 패드는 상기 반도체 집적회로 칩 본체의 상면 또는 하면에 형성된 것을 특징으로 하는 반도체 집적회로 칩.
  12. 제11항에 있어서,
    상기 제1 및 제2 전극 패드는 상기 반도체 집적회로 칩 본체로부터 상기 디커플링 커패시터를 향하는 방향을 따라 서로 이격되어 형성된 것을 특징으로 하는 반도체 집적회로 칩.
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  22. 패키지 기판; 및
    상기 패키지 기판 상에 실장되며, 반도체 집적회로 칩 본체와, 상기 반도체 집적회로 칩 본체의 외부 면에 형성된 입출력 단자 및 상기 반도체 집적회로 칩 본체의 측면에 배치되며 상기 입출력 단자와 전기적으로 연결된 디커플링 커패시터를 구비하는 반도체 집적회로 칩;을 포함하며,
    상기 디커플링 커패시터의 일면에는 상기 패키지 기판의 상면과 접촉하여 상기 패키지 기판과 전기적으로 연결된 외부전극이 형성되며, 상기 반도체 집적회로 칩 본체는 상기 디커플링 커패시터를 통하여 상기 패키지 기판과 전기적으로 연결된 것을 특징으로 하는 반도체 집적회로 칩 패키지.
  23. 제22항에 있어서,
    상기 반도체 집적회로 칩은 복수 개이며, 상기 복수의 반도체 집적회로 칩은 상기 패키지 기판의 상부를 향하여 적층 된 것을 특징으로 하는 반도체 집적회로 칩 패키지.
  24. 제23항에 있어서,
    상기 디커플링 커패시터는 상기 복수의 반도체 집적회로 칩 중 2개 이상의 반도체 집적회로 칩과 전기적으로 연결된 공통 디커플링 커패시터인 것을 특징으로 하는 반도체 집적회로 칩 패키지.
  25. 제23항에 있어서,
    상기 디커플링 커패시터는 상기 반도체 집적회로 칩 본체를 향하는 측면으로부터 연장되어 형성된 하나 이상의 돌출부 및 상기 돌출부를 이루는 면에 형성되며 상기 입출력 단자와 전기적으로 연결된 제1 및 제2 외부전극을 구비하는 것을 특징으로 하는 반도체 집적회로 칩 패키지.
  26. 제25항에 있어서,
    상기 돌출부는 서로 인접한 상기 반도체 집적회로 칩들의 사이 공간에 위치하는 것을 특징으로 하는 반도체 집적회로 칩 패키지.
  27. 삭제
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