JP5145293B2 - 半導体集積回路チップ、積層型チップキャパシタ及び半導体集積回路チップパッケージ - Google Patents

半導体集積回路チップ、積層型チップキャパシタ及び半導体集積回路チップパッケージ Download PDF

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Description

本発明は、半導体集積回路チップ、積層型チップキャパシタ及び半導体集積回路チップパッケージに係り、特にデカップリングキャパシタを半導体集積回路チップの側面に配置することにより、デカップリングキャパシタと半導体集積回路チップとの間のインダクタンスを最小化することのできる半導体集積回路チップ、積層型チップキャパシタ及び半導体集積回路チップパッケージに関する。
ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）チップのような半導体集積回路チップは、その動作周波数が増加し続けており、集積度が高くなっている。これにより、半導体集積回路チップの消耗電流は持続的に大きくなり、その使用電圧は低くなる傾向がある。従って、半導体集積回路チップの負荷電流（ｌｏａｄ ｃｕｒｒｅｎｔ）の急激な変化による供給ＤＣ電圧のノイズを抑制することが次第に難しくなっている。
即ち、下記の式から分かるように、ターゲットインピーダンス（Ｔａｒｇｅｔ Ｉｍｐｅｄａｎｃｅ：Ｚｔａｒｇｅｔ）を次第に落としている。
Ｚｔａｒｇｅt＝Ｖｐ×ＡＲ／Ｉ＝Ｖｒ／Ｉ
この式において、Ｖｐは電源電圧、ＡＲは許容リップル（ＡｌｌｏｗｅｄＲｉｐｐｌｅ）、ＩはＭＰＵ消耗電流、Ｖｒは許容リップル電圧（ａｌｌｏｗｅｄ ｒｉｐｐｌｅ ｖｏｌｔａｇｅ）である。
通常の許容リップル電圧（Ｖｒ）は電源電圧の５乃至１０％程度の値である。ターゲットインピーダンス（Ｚｔａｒｇｅｔ）は直流電流（ＤＣ）だけではなく、過度電流が存在する全ての周波数において満たされなければならない。パーソナルコンピュータ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ：ＰＣ）またはノート型コンピュータの場合、半導体集積回路チップ、即ち、ＣＰＵの高速化によって非常に高い周波数の領域まで過度電流が存在するため、広い領域の周波数範囲までターゲットインピーダンスを満たさなければならない。
一方、電圧ノイズを除去する手段として用いられるデカップリング（減結合）キャパシタは、負荷電流の急激な変化時に電流を半導体集積回路チップに供給することにより、電圧ノイズを除去する役割を行うことができる。しかし、デカップリングキャパシタを用いても高周波領域までターゲットインピーダンスを満たすことは簡単ではない。従って、当技術分野では広帯域の周波数範囲、特に高周波で電力分配網のインピーダンスがターゲットインピーダンス以下に維持できるようにする方案が求められている。
本発明は上記の問題点を解決するためのものであり、本発明の一つの目的は、デカップリングキャパシタと半導体集積回路チップとの間に形成されるインダクタンスを最小化することにより、広帯域の周波数範囲、特に高周波で電力分配網のインピーダンスをターゲットインピーダンス以下に維持できる半導体集積回路チップを提供することにある。さらに、本発明の他の目的は、半導体集積回路チップに用いることができる積層型チップキャパシタ及び半導体集積回路チップを備えたパッケージを提供することにある。
上記の目的を達成するために、本発明の一つの側面は、半導体集積回路チップ本体と、前記半導体集積回路チップ本体の外部面に形成された入出力端子と、前記半導体集積回路チップ本体の側面に配置されて前記入出力端子と電気的に連結されたデカップリングキャパシタとを含むことを特徴とする半導体集積回路チップを提供する。
このために、前記入出力端子は、前記半導体集積回路チップ本体の前記デカップリングキャパシタが配置される側面に形成することができる。これとは異なり、前記入出力端子は、前記半導体集積回路チップ本体の上面及び下面のうち少なくとも１つの面に形成することもできる。
前記デカップリングキャパシタは、内部に複数の誘電体層が積層された積層構造を備えているキャパシタ本体と、前記複数の誘電体層のそれぞれを介して交互に配置され、それぞれ異なる極性を有する第１及び第２内部電極と、前記キャパシタ本体の外部面に形成されて前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極とを含むことを特徴とする積層型チップキャパシタであることが好ましい。
この場合、前記第１及び第２外部電極は、前記キャパシタ本体の側面のうち、前記半導体集積回路チップ本体と対向する面に一方向に沿って離隔して形成することができる。
前記第１及び第２外部電極との電気的な連結のために、前記入出力端子は第１及び第２電極パッドを備えていることが好ましい。
好ましくは、前記第１及び第２電極パッドは、前記半導体集積回路チップ本体の上面及び下面に形成することができる。
また、前記第１及び第２電極パッドは、前記半導体集積回路チップ本体の側面に上下に離隔して配置されてもよい。
前記半導体集積回路チップ本体の上面に形成された前記第１電極パッドと対向する位置の前記半導体集積回路チップ本体の下面には、前記第２電極パッドが形成されていることが好ましい。また、前記複数の誘電体層は前記第１及び第２電極パッドの配置方向と同じ方向に積層されたものである。
一方、他の実施形態の場合、前記第１及び第２電極パッドは、前記半導体集積回路チップ本体の上面または下面に形成されたものであってもよい。この場合、前記第１及び第２電極パッドは、前記半導体集積回路チップ本体から前記デカップリングキャパシタに向かう方向に沿って離隔して形成することができる。
本発明の他の側面は、対向する上面及び下面とその間に形成された側面によって決められた形状を有し、内部に複数の誘電体層が積層された積層構造を備えているキャパシタ本体と、前記複数の誘電体層のそれぞれを介して交互に配置され、それぞれ異なる極性を有する第１及び第２内部電極と、前記キャパシタ本体の外部面に形成されて前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極とを含み、前記キャパシタ本体は一側面から伸びて形成された１つ以上の突出部を備え、前記第１及び第２外部電極は前記突出部を成す面に形成されていることを特徴とする積層型チップキャパシタを提供する。
前記キャパシタ本体は、前記上面及び前記側面から伸びて形成された１つの突出部を備え、前記第１及び第２外部電極は前記突出部を成す面のうち前記キャパシタ本体の下部に向かう面に形成されていることが好ましい。この場合、前記第１及び第２外部電極は、前記突出部から前記キャパシタ本体に向かう方向に沿って離隔して配置されていることが好ましい。また、前記複数の誘電体層は、前記第１及び第２外部電極が配置された方向に対して直交する方向に沿って積層されている。
好ましくは、前記キャパシタ本体は、前記上面及び前記側面から伸びて形成された第１突出部と、前記下面及び前記側面から伸びて形成された第２突出部とを備え、前記第１及び第２外部電極は、前記第１突出部を成す面のうち前記キャパシタ本体の下部に向かう面と、前記第２突出部を成す面のうち前記キャパシタ本体の上部に向かう面とに形成されている。
この場合、前記第１突出部に形成された第１及び第２外部電極は、前記第１突出部から前記キャパシタ本体に向かう方向に直交する方向に沿って互いが離隔して配置され、前記第２突出部に形成された第１及び第２外部電極は、前記第２突出部から前記キャパシタ本体に向かう方向に直交する方向に沿って離隔して配置されている。また、前記第１突出部に形成された第１外部電極と対向する位置の前記第２突出部には、前記第２外部電極が形成されていることが好ましい。また、前記複数の誘電体層は、前記第１及び第２外部電極が配置された方向に沿って積層されている。
一方、前記キャパシタ本体は複数の突出部を備え、前記複数の突出部は一方向に沿って離隔して形成されていることが好ましい。
本発明のさらに他の側面は、パッケージ基板と、半導体集積回路チップ本体と、前記半導体集積回路チップ本体の外部面に形成された入出力端子と、前記半導体集積回路チップ本体の側面に配置されて前記入出力端子と電気的に連結されたデカップリングキャパシタとを備え、前記パッケージ基板上に実装される半導体集積回路チップとを含むことを特徴とする半導体集積回路チップパッケージを提供する。
好ましくは、前記半導体集積回路チップは複数個であり、前記複数の半導体集積回路チップは前記パッケージ基板の上部に向かって積層されている。
前記デカップリングキャパシタは、前記複数の半導体集積回路チップのうち２つ以上の半導体集積回路チップと電気的に連結された共通デカップリングキャパシタであることが好ましい。
また、前記デカップリングキャパシタは、前記半導体集積回路チップ本体に向かう側面から伸びて形成された１つ以上の突出部と、前記突出部を成す面に形成されて前記入出力端子と電気的に連結された第１及び第２外部電極とを備えていることが好ましい。
前記突出部は、積層された複数の前記半導体集積回路チップの間の空間に位置することが好ましい。
一方、前記デカップリングキャパシタの一面には、前記パッケージ基板の上面と接触して前記パッケージ基板と電気的に連結される外部電極が形成され、前記半導体集積回路チップ本体は前記デカップリングキャパシタを通じて前記パッケージ基板と電気的に連結されることが可能である。
本発明の半導体集積回路チップによれば、デカップリングキャパシタと半導体集積回路チップ本体との間に形成されるインダクタンスを最小化することができ、これによって広帯域の周波数範囲、特に高周波で電力分配網のインピーダンスをターゲットインピーダンス以下に維持することができる。
本発明の一実施形態に係る半導体集積回路チップの断面図である。 本発明の一実施形態に係る半導体集積回路チップの側面に配置されたデカップリングキャパシタを示す斜視図である。 本発明の一実施形態に係る図１ｂのデカップリングキャパシタにおけるキャパシタ本体の内部を示す斜視図である。 本発明の他の実施形態に係る半導体集積回路チップの断面図である。 本発明の他の実施形態に係るデカップリングキャパシタが半導体集積回路チップ本体に配置された形態を詳細に示した斜視図である。 本発明の他の実施形態に係るデカップリングキャパシタが半導体集積回路チップ本体に配置された形態を詳細に示した斜視図である。 本発明のさらに他の実施形態に係る半導体集積回路チップの断面図である。 本発明のさらに他の実施形態に係るデカップリングキャパシタが半導体集積回路チップ本体に配置された形態を詳細に示した斜視図である。 本発明の他の実施形態に係る半導体集積回路チップパッケージを示す断面図である。 図４の実施形態を変形した実施形態に係る半導体集積回路チップパッケージを示す断面図である。 本発明の他の実施形態に係る半導体集積回路チップパッケージを示す断面図である。 図６の実施形態を変形した実施形態に係る半導体集積回路チップパッケージを示す断面図である。
以下、添付した図面を参照して本発明の好ましい実施形態を説明する。
ただし、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲が以下に説明する実施形態で限定されるものではない。また、本発明の実施形態は当業者において平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における形状及び大きさ等は明確な説明のために誇張されることがあり、図面上に同じ符号で表示される要素は同じ要素である。
図１ａ乃至図１ｃは本発明の一実施形態に係る半導体集積回路チップを説明するための図面であり、図１ａは断面図、図１ｂは半導体集積回路チップの側面に配置されたデカップリングキャパシタを示す斜視図である。また、図１ｃは図１ｂのデカップリングキャパシタにおけるキャパシタ本体の内部を示す斜視図である。
図１ａを参照すると、本実施形態に係る半導体集積回路チップ１００は、半導体集積回路チップ本体１０１と、入出力端子１０２ａ、１０２ｂと、半導体集積回路チップ本体１０１の側面に配置されたデカップリングキャパシタ１０３とを備えて構成されている。半導体集積回路チップ本体１０１は、その内部に所定の情報を処理することができる論理回路を備えていることにより、コンピュータ及び携帯電話端末機等の中央処理装置（ＣＰＵ）として使用することができる。例えば、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）チップ等に該当する。この場合、半導体集積回路チップ本体１０１は、側面に形成された入出力端子、即ち、異なる極性を有する第１及び第２電極パッド１０２ａ、１０２ｂを備えてデカップリングキャパシタ１０３と電気的に連結することができる。
デカップリングキャパシタ１０３は、負荷電流の急激な変化時に電流を半導体集積回路チップ本体１０１に供給することにより、電源電圧の変動や高周波ノイズによる半導体集積回路チップ本体１０１の誤動作を防ぐ機能を行うことができる。また、後述するように、半導体集積回路チップ本体１０１の側面に直接配置することにより、半導体集積回路チップ本体１０１との間の電流経路から発生するインダクタンス（Ｉｎｄｕｃｔａｎｃｅ）を低くすることができる。
図１ｂ及び図１ｃを参照すると、デカップリングキャパシタ１０３は六面体構造のキャパシタ本体と、その外部面に形成された第１及び第２外部電極１０４ａ、１０４ｂとを備え、第１及び第２外部電極１０４ａ、１０４ｂは、図１ａの第１及び第２電極パッド１０２ａ、１０２ｂとそれぞれ電気的に連結されている。このため、図１ｂに図示したように、第１及び第２外部電極１０４ａ、１０４ｂはキャパシタ本体の側面のうち、同じ面に形成され、その方向は半導体集積回路チップ本体１０１に向かう側になる。このような構造により、デカップリングキャパシタ１０３は容易に半導体集積回路チップ本体１０１の側面に配置することができる。
本実施形態の場合、キャパシタ本体は複数の誘電体層が積層された積層構造を有する。即ち、デカップリングキャパシタ１０３は積層型チップキャパシタ（ＭＬＣＣ）であることが可能であり、複数の誘電体層のそれぞれを介して第１及び第２内部電極１０１ａ、１０１ｂが交互に配置されている。図１ｃでは、図示の便宜のために第１及び第２内部電極１０１ａ、１０１ｂのみを示したが、第１及び第２内部電極１０１ａ、１０１ｂの間には誘電体層が配置されていると理解することができる。第１内部電極１０１ａは第１外部電極１０４ａと連結されるようにリード構造Ｌａを備え、同様に、第２内部電極１０１ｂは第２外部電極１０４ｂと連結されるようにリード構造Ｌｂを備えている。特に、図１ｃに図示したように、第１及び第２内部電極１０１ａ、１０１ｂが同じ方向に引き出されたリード構造Ｌａ、Ｌｂを備えている。
デカップリングキャパシタ１０３が、半導体集積回路チップ本体１０１に直接連結されて１つの構造体（本明細書ではこのような構造体を半導体集積回路チップ１００という）を成すことにより、デカップリングキャパシタ１０３と半導体集積回路チップ本体１０１との間の電流経路を非常に短くすることができる。デカップリングキャパシタを半導体集積回路チップが実装されるパッケージ基板や電源供給のためのマザーボード等に配置した場合には、デカップリングキャパシタと半導体集積回路チップ（または、半導体集積回路チップ本体）との間の電流経路が相対的に長くなるため、デカップリングキャパシタと半導体集積回路チップとの間に形成されるインダクタンスを設定値以下にすることは困難になる。インダクタンスに関する問題は、特に、数百ＭＨｚ以上の高周波でさらに顕著になり、これによってターゲットインピーダンスの条件を満たすことが困難になる。
本実施形態では、デカップリングキャパシタ１０３を半導体集積回路チップ本体１０１の側面に直接配置したことにより、２つの間の電流経路が短くなり、これによってデカップリングキャパシタ１０３と半導体集積回路チップ本体１０１との間に形成されるインダクタンスを最小化することができる。さらに、デカップリングキャパシタ１０３を半導体集積回路チップ本体１０１の下面等に配置する場合には、半導体集積回路チップ本体１０１の下面に通常配置されている複数の入出力端子（不図示）によって、パッケージ基板に実装する際に空間の制約が発生することがあるため、デカップリングキャパシタのサイズを制限しなければならないという問題点が発生することがある。しかし、本実施形態のように、デカップリングキャパシタ１０３を半導体集積回路チップ本体１０１の側面に直接配置する構造にすると、このような問題が発生しないという長所がある。
図２ａ乃至図２ｃは、本発明の他の実施形態に係る半導体集積回路チップを説明するための図面であり、図２ａは断面図、図２ｂ及び図２ｃはデカップリングキャパシタを半導体集積回路チップ本体に配置した形態を詳細に示した斜視図である。
図２ａを参照すると、本実施形態に係る半導体集積回路チップ２００は、半導体集積回路チップ本体２０１と、第１及び第２電極パッド２０２ａ、２０２ｂと、半導体集積回路チップ本体２０１の側面に配置されたデカップリングキャパシタ２０３とを備えている構造となっており、この点において図１の実施形態と類似している。但し、第１及び第２電極パッド２０２ａ、２０２ｂを形成した位置が半導体集積回路チップ本体２０１の側面ではない点が図１の実施形態と相違しており、これによってデカップリングキャパシタ２０３の形状も六面体ではなくクリップ（Ｃｌｉｐ）と類似な構造を有している。図２ｂ及び図２ｃを参照して、より具体的に説明すると、第１及び第２電極パッド２０２ａ、２０２ｂは半導体集積回路チップ本体２０１の上面と下面にそれぞれ形成されている。また、デカップリングキャパシタ２０３は、上部及び下部に延びた形状の２つの突出部を備えており、クリップ（Ｃｌｉｐ）と類似な形状で半導体集積回路チップ本体２０１に付着することができる。このようなデカップリングキャパシタ２０３はクリップ形状を有することによって半導体集積回路チップ本体２０１との間の付着強度を向上させることができる。
一方、別途図示していないが、デカップリングキャパシタ２０３の外部面には、第１及び第２電極パッド２０２ａ、２０２ｂにそれぞれ接触するように形成された第１及び第２外部電極があり、第１及び第２外部電極はそれぞれ第１及び第２内部電極２０１ａ、２０１ｂと電気的に連結されている。
デカップリングキャパシタ２０３の構造をより詳細に説明すると、図２ｂ及び図２ｃに図示したように、第１及び第２内部電極２０１ａ、２０１ｂの積層方向、即ち、複数の誘電体層が積層された方向は、第１及び第２電極パッド２０２ａ、２０２ｂが配置された方向になる。また、デカップリングキャパシタ２０３の第１内部電極２０１ａは半導体集積回路チップ本体２０１の上面から見て、左側の領域、具体的に特定すると、左側の半分の領域でのみリード構造が上部から引き出されており、残りの第１内部電極２０１ａは右側の半分の領域でリード構造が下部から引き出されている。
この場合、上部から引き出された第１内部電極２０１ａのリード構造は半導体集積回路チップ本体２０１の上面の第１電極パッド２０２ａと電気的に連結され、下部から引き出された第１内部電極２０１ａのリード構造は半導体集積回路チップ本体２０１の下面の第１電極パッド（不図示）と電気的に連結されている。同様に、上部から引き出された第２内部電極２０１ｂのリード構造は半導体集積回路チップ本体２０１の上面の第２電極パッド２０２ｂと電気的に連結され、下部から引き出された第２内部電極２０１ｂのリード構造は半導体集積回路チップ本体２０１の下面の第２電極パッド（不図示）と電気的に連結されている。
上述の内容をまとめると、半導体集積回路チップ本体２０１の上面に形成された第１電極パッド２０２ａと対向する位置にある半導体集積回路チップ本体２０１の下面には第２電極パッド２０２ｂが形成され、同様に、半導体集積回路チップ本体２０１の上面に形成された第２電極パッド２０２ｂと対向する位置にある半導体集積回路チップ本体２０１の下面には第１電極パッド２０２ａが形成された構造と理解することができる。即ち、半導体集積回路チップ本体２０１の上部から見て、第１及び第２電極パッド２０２ａ、２０２ｂは重畳した位置に形成される。
図３ａ及び図３ｂは本発明のさらに他の実施形態に係る半導体集積回路チップを説明するための図面であり、図３ａは断面図、図３ｂはデカップリングキャパシタが半導体集積回路チップ本体に配置された形態を詳細に示した斜視図である。
図３ａ及び図３ｂを参照すると、本実施形態に係る半導体集積回路チップ３００は、半導体集積回路チップ本体３０１と、第１及び第２電極パッド３０２ａ、３０２ｂと、半導体集積回路チップ本体３０１の側面に配置されたデカップリングキャパシタ３０３とを備えた構造であり、この点では図１及び図２の実施形態と類似している。但し、デカップリングキャパシタ３０３は上部に形成された１つの突出部を備え、この突出部は半導体集積回路チップ本体３０１の上面の一部を覆っている。また、第１及び第２電極パッド３０２ａ、３０２ｂは半導体集積回路チップ本体３０１の上面にのみ形成されており、上面に形成された第１及び第２電極パッド３０２ａ、３０２ｂは、第１及び第２電極パッド３０２ａ、３０２ｂからデカップリングキャパシタ３０３に向かう方向に沿って離隔している。
このような構造を有する半導体集積回路チップ本体３０１にデカップリングキャパシタ３０３を付着するために、図３ｂに図示したように、デカップリングキャパシタ３０３は、第１内部電極３０１ａから引き出されたリード構造よりも第２内部電極３０１ｂから引き出されたリード構造のほうが半導体集積回路チップ本体３０１の方向により長く形成されている。即ち、第２内部電極３０１ｂから引き出されたリード構造は第１電極パッド３０２ａの上部を覆うように形成されている。また、前の実施形態と同様に、第１及び第２電極パッド３０２ａ、３０２ｂと接触する領域のデカップリングキャパシタ３０３の外部面にはそれぞれ第１及び第２外部電極を形成することができる。このような構造的な差以外の事項に関する説明は、前の実施形態における説明で代えることができる。
図４乃至図７を参照して本発明の他の側面に係る実施形態を説明する。図４は本発明の他の実施形態に係る半導体集積回路チップパッケージを示す断面図であり、図５は図４の実施形態を変形した実施形態に係る半導体集積回路チップパッケージを示す断面図である。
図４に図示したように、本発明の他の側面に係る半導体集積回路チップパッケージ４００は、図１に図示した実施形態に係る半導体集積回路チップを備えている。即ち、パッケージ基板４０５上に実装された半導体集積回路チップは、半導体集積回路チップ本体４０１と、半導体集積回路チップ本体４０１の側面に形成された第１及び第２電極パッド４０２ａ、４０２ｂと、第１及び第２電極パッド４０２ａ、４０２ｂと電気的に連結されたデカップリングキャパシタ４０３とを備えて構成されている。パッケージ基板４０５の表面及び内部には半導体集積回路チップ本体４０１に電源を供給するために、図示したように電源プレーン（ＰＷＲ Ｐｌａｎｅ）、接地プレーン（ＧＮＤ Ｐｌａｎｅ）、導電性ビア等の必要な配線が形成されている。パッケージ基板４０５の電源プレーンと接地プレーンは、ビア及びバンプ４０４等を通じて半導体集積回路チップと電気的に連結することが可能である。本実施形態のように、デカップリングキャパシタ４０３を半導体集積回路チップ本体４０１の側面に配置することにより、２つの間の電流経路を非常に短くすることができ、パッケージ基板４０５、または図示していないマザーボード等にデカップリングキャパシタ４０３を配置した場合に比べてインダクタンスを低くすることができる。
一方、実施形態によっては、半導体集積回路チップを複数個提供し、複数の半導体集積回路チップをバンプ４０４等によって電気的に連結して積層することができる。即ち、図５に図示したように、半導体集積回路チップパッケージ５００は、パッケージ基板４０５上に３つの半導体集積回路チップ本体５０１が積層されており、半導体集積回路チップ本体５０１はその側面に形成されたデカップリングキャパシタ５０３を共有している。即ち、デカップリングキャパシタ５０３は半導体集積回路チップ本体５０１の共通デカップリングキャパシタとして理解することができる。
前の実施形態と同様に、デカップリングキャパシタ５０３は、第１及び第２電極パッド５０２ａ、５０２ｂと電気的に連結され、図示していないが、デカップリングキャパシタ５０３の一面、即ち、半導体集積回路チップ本体５０１に向かう面には６つの外部電極が形成されている。本実施形態の場合、半導体集積回路チップを積層形成することにより、高性能を保障すると共に、その側面に形成された１つのデカップリングキャパシタ５０３を共有してインダクタンスを低くすることができる。一方で、本実施形態では３つの半導体集積回路チップ本体５０１が１つのデカップリングキャパシタ５０３を共有しているが、半導体集積回路チップ本体５０１とデカップリングキャパシタが１:１で連結された構造を採用することも可能である。
図６は、本発明の他の実施形態に係る半導体集積回路チップパッケージを示す断面図であり、図７は、図６の実施形態を変形した実施形態に係る半導体集積回路チップパッケージを示す断面図である。
図６を参照すると、本実施形態に係る半導体集積回路チップパッケージ６００は、図５で説明したように、パッケージ基板４０５上に実装された３つの半導体集積回路チップ本体６０１を備えているが、半導体集積回路チップ本体６０１の電極パッド６０２ａ、６０２ｂとデカップリングキャパシタ６０３の構造が相違している。具体的に説明すると、第１及び第２電極パッド６０２ａ、６０２ｂは半導体集積回路チップ本体６０１の側面ではなく、上面または下面に形成され、デカップリングキャパシタ６０３はその一側面から伸びて形成された突出部を４つ備えている。即ち、図６に図示したように、４つの突出部を有するデカップリングキャパシタ６０３は、横から見ると櫛（Ｃｏｍｂ）のような形状を有する。このような形状によりデカップリングキャパシタ６０３は、その突出部を半導体集積回路チップ本体６０１の間の空間に挿入することによって容易に配置することができる。デカップリングキャパシタ６０３の突出部には、第１外部電極または第２外部電極が形成されて第１電極パッド６０２ａまたは第２電極パッド６０２ｂと適切に連結することができる。
図７を参照すると、図６の構造を変形した半導体集積回路チップパッケージ６００’はデカップリングキャパシタ６０３の向い側に配置された第２デカップリングキャパシタ６０４をさらに備えている。第２デカップリングキャパシタ６０４は第１デカップリングキャパシタ６０３と構造的に類似しているが、２つの突出部のみを備えており、クリップ（Ｃｌｉｐ）のような構造で半導体集積回路チップ本体６０１の間の空間に容易に配置することができる。このように、複数の半導体集積回路チップ本体６０１の積層構造に対して必要な分のデカップリングキャパシタ６０３、６０４をその側面に配置することができる。この場合に、デカップリングキャパシタ６０３、６０４は積層構造に容易に配置することができるように、櫛またはクリップ等のような形状を有することが可能である。
一方、デカップリングキャパシタ６０３の下面、即ちパッケージ基板４０５と接する面に外部電極端子を形成する場合には、デカップリングキャパシタ６０３を通じて半導体集積回路チップ本体６０１に電力を供給することもできる。
本発明は、上述の実施形態及び添付した図面によって限定されるものではなく、特許請求の範囲によって限定されるものである。従って、特許請求の範囲に記載された本発明の技術的思想から外れない範囲で、当技術分野の通常の知識を有する者によって多様な形態への置換、変形及び変更が可能であり、これも本発明の範囲に属する。
１００ 半導体集積回路チップ
１０１ 半導体集積回路チップ本体
１０１ａ、１０１ｂ 第１及び第２内部電極
１０２ａ、１０２ｂ 第１及び第２電極パッド
１０３ デカップリングキャパシタ
１０４ａ、１０４ｂ 第１及び第２外部電極
４０４ バンプ
４０５ パッケージ基板
Ｌａ、Ｌｂ リード構造
６０４ 第２デカップリングキャパシタ

Claims (21)

  1. 半導体集積回路チップ本体と、
    前記半導体集積回路チップ本体の外部面に形成された入出力端子と、
    前記半導体集積回路チップ本体の側面に配置されて前記入出力端子と電気的に連結され、
    対向する上面及び下面とその間に形成された側面によって決められた形状を有し、内部に実装面に対して直交する方向に沿って複数の誘電体層が積層された積層構造を備えているキャパシタ本体と、
    前記複数の誘電体層のそれぞれを介して交互に配置され、異なる極性を有する第１及び第２内部電極と、
    前記キャパシタ本体の外部面に形成されて前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極とを含み、
    前記キャパシタ本体は一側面から伸びて形成された１つ以上の突出部を備え、前記第１及び第２外部電極は前記突出部の前記半導体集積回路チップ本体と対向する面に形成されて前記半導体集積回路チップ本体に嵌合されるデカップリングキャパシタと、を含むことを特徴とする半導体集積回路チップ。
  2. 前記入出力端子は、前記半導体集積回路チップ本体の上面及び下面のうち少なくとも１つの面に形成されていることを特徴とする請求項１に記載の半導体集積回路チップ。
  3. 前記入出力端子は、それぞれ前記第１及び第２外部電極と電気的に連結される第１及び第２電極パッドを備えていることを特徴とする請求項１に記載の半導体集積回路チップ。
  4. 前記第１及び第２電極パッドは、前記半導体集積回路チップ本体の上面及び下面に形成されていることを特徴とする請求項３に記載の半導体集積回路チップ。
  5. 前記半導体集積回路チップ本体の上面に形成された前記第１電極パッドと対向する位置の前記半導体集積回路チップ本体の下面には、前記第２電極パッドが形成されていることを特徴とする請求項４に記載の半導体集積回路チップ。
  6. 前記第１及び第２電極パッドは、前記半導体集積回路チップ本体の上面または下面に形成されていることを特徴とする請求項３に記載の半導体集積回路チップ。
  7. 前記第１及び第２電極パッドは、前記半導体集積回路チップ本体から前記デカップリングキャパシタに向かう方向に沿って離隔して形成されていることを特徴とする請求項６に記載の半導体集積回路チップ。
  8. 対向する上面及び下面とその間に形成された側面によって決められた形状を有し、内部に実装面に対して直交する方向に沿って複数の誘電体層が積層された積層構造を備えているキャパシタ本体と、
    前記複数の誘電体層のそれぞれを介して交互に配置され、それぞれ異なる極性を有する第１及び第２内部電極と、
    前記キャパシタ本体の外部面に形成されて前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極とを含み、
    前記キャパシタ本体は一側面から伸びて形成された１つ以上の突出部を備え、前記第１及び第２外部電極は前記突出部の前記半導体集積回路チップ本体と対向する面に形成されて前記半導体集積回路チップ本体に嵌合されることを特徴とする積層型チップキャパシタ。
  9. 前記キャパシタ本体は、前記側面から伸びて形成された１つの突出部を備えることを特徴とする請求項８に記載の積層型チップキャパシタ。
  10. 前記第１及び第２外部電極は、前記突出部から前記キャパシタ本体に向かう方向に沿って離隔して配置されていることを特徴とする請求項９に記載の積層型チップキャパシタ。
  11. 前記キャパシタ本体は、前記側面からそれぞれ伸びて形成された第１突出部と、第２突出部とを備え、
    前記半導体集積回路チップ本体は前記第1突出部と前記第２突出部との間に嵌合されることを特徴とする請求項８に記載の積層型チップキャパシタ。
  12. 前記第１突出部に形成された前記第１及び第２外部電極は、前記第１突出部から前記半導体集積回路チップ本体に向かう方向に直交する方向に沿って互いが離隔して配置され、
    前記第２突出部に形成された前記第１及び第２外部電極は、前記第２突出部から前記半導体集積回路チップ本体に向かう方向に直交する方向に沿って離隔して配置されていることを特徴とする請求項１１に記載の積層型チップキャパシタ。
  13. 前記第１突出部に形成された前記第１外部電極と対向する位置の前記第２突出部には、前記第２外部電極が形成されていることを特徴とする請求項１２に記載の積層型チップキャパシタ。
  14. 前記複数の誘電体層は、前記第１及び第２外部電極が配置された方向に沿って積層されていることを特徴とする請求項１２に記載の積層型チップキャパシタ。
  15. 前記キャパシタ本体は複数の突出部を備え、前記複数の突出部は一方向に沿って離隔して形成されていることを特徴とする請求項８に記載の積層型チップキャパシタ。
  16. パッケージ基板と、
    前記パッケージ基板上に実装され、半導体集積回路チップ本体と、前記半導体集積回路チップ本体の外部面に形成された入出力端子と、前記半導体集積回路チップ本体の側面に配置されて前記入出力端子と電気的に連結され、
    対向する上面及び下面とその間に形成された側面によって決められた形状を有し、内部に実装面に対して直交する方向に沿って複数の誘電体層が積層された積層構造を備えているキャパシタ本体と、
    前記複数の誘電体層のそれぞれを介して交互に配置され、異なる極性を有する第１及び第２内部電極と、
    前記キャパシタ本体の外部面に形成されて前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極とを含み、
    前記キャパシタ本体は一側面から伸びて形成された１つ以上の突出部を備え、前記第１及び第２外部電極は前記突出部の前記半導体集積回路チップ本体と対向する面に形成されて前記半導体集積回路チップ本体に嵌合されるデカップリングキャパシタを備える半導体集積回路チップと、を含むことを特徴とする半導体集積回路チップパッケージ。
  17. 前記半導体集積回路チップは複数個であり、前記複数の半導体集積回路チップは前記パッケージ基板の上部に向かって積層されていることを特徴とする請求項１６に記載の半導体集積回路チップパッケージ。
  18. 前記デカップリングキャパシタは、前記複数の半導体集積回路チップのうち２つ以上の半導体集積回路チップと電気的に連結された共通デカップリングキャパシタであることを特徴とする請求項１７に記載の半導体集積回路チップパッケージ。
  19. 前記デカップリングキャパシタは、前記半導体集積回路チップ本体に向かう側面から伸びて形成された１つ以上の突出部と、前記突出部を成す面に形成されて前記入出力端子と電気的に連結された第１及び第２外部電極とを備えていることを特徴とする請求項１８に記載の半導体集積回路チップパッケージ。
  20. 前記突出部は、積層された複数の前記半導体集積回路チップの間の空間に位置することを特徴とする請求項１９に記載の半導体集積回路パッケージ。
  21. 前記デカップリングキャパシタの一面には、前記パッケージ基板の上面と接触して前記パッケージ基板と電気的に連結される外部電極が形成され、前記半導体集積回路チップ本体は前記デカップリングキャパシタを通じて前記パッケージ基板と電気的に連結されることを特徴とする請求項１６に記載の半導体集積回路チップパッケージ。
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