WO2020213534A1 - 電力変換装置 - Google Patents

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WO2020213534A1
WO2020213534A1 PCT/JP2020/016157 JP2020016157W WO2020213534A1 WO 2020213534 A1 WO2020213534 A1 WO 2020213534A1 JP 2020016157 W JP2020016157 W JP 2020016157W WO 2020213534 A1 WO2020213534 A1 WO 2020213534A1
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WO
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substrate
circuit pattern
potential side
submodule
pattern
Prior art date
Application number
PCT/JP2020/016157
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English (en)
French (fr)
Inventor
仁徳 長崎
高志 平尾
信太朗 田中
Original Assignee
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode

Definitions

  • the present invention relates to a power conversion device.
  • Hybrid vehicles and electric vehicles are equipped with a motor as a drive source.
  • the motor is driven and controlled by using a power conversion device such as an inverter.
  • Power converters installed in hybrid and electric vehicles are equipped with large-capacity capacitors, but due to space restrictions in the motor room (engine room) that houses the motors that drive the electric vehicles and to secure a riding space. , Small size and thinness are required.
  • Patent Document 1 discloses a power conversion device in which a flat film capacitor element is arranged on the side of a power module.
  • Patent Document 2 discloses a power conversion device in which a smoothing capacitor is arranged on the side of an inverter circuit unit. As described above, the power conversion device disclosed in Patent Documents 1 and 2 aims to reduce the size of the power conversion device while increasing the capacity of the capacitor.
  • the above-mentioned conventional technique has a problem that the thickness of the power conversion device increases due to the size of the capacitor itself.
  • the present invention has been made in consideration of the above points, and one object of the present invention is to reduce the thickness of the power conversion device.
  • a semiconductor element and a first circuit pattern electrically connected to the semiconductor element are formed on an insulating substrate.
  • the first substrate, the second substrate on which the second circuit pattern facing the first substrate and electrically connecting to the semiconductor element is formed on the insulating substrate, and the semiconductor element.
  • a plurality of capacitors for smoothing the input power and a third substrate on which the plurality of capacitors are mounted on both sides and a third circuit pattern for electrically connecting the plurality of capacitors is formed on an insulating substrate.
  • the third substrate has the first virtual plane and the first virtual plane when the plane overlapping the first circuit pattern is the first virtual plane and the plane overlapping the second circuit pattern is the second virtual plane. It has a capacitor region arranged in a space between two virtual planes and having a plurality of capacitors arranged on both sides of a region that does not overlap the first substrate and the second substrate.
  • the power conversion device can be made thinner.
  • FIG. 1 An exploded perspective view of the semiconductor module of the first embodiment.
  • FIG. 3 is a cross-sectional view of the first substrate of the semiconductor module of the first embodiment cut along the line AA of FIG.
  • FIG. FIG. 6 is a cross-sectional view of the second substrate of the semiconductor module of the first embodiment cut along the line BB of FIG.
  • the plan view of the semiconductor module of Example 1. A side view of the semiconductor module of the first embodiment.
  • FIG. 5 is a cross-sectional view of the semiconductor module of the first embodiment cut along the line CC of FIG.
  • FIG. 5 is a cross-sectional view of the semiconductor module of the first embodiment cut along the line DD of FIG.
  • the perspective view of the submodule of Example 1. The plan view of the mounting state of the power semiconductor element in the submodule of the first embodiment as seen from the a direction and the front view as seen from the b direction of FIG. A plan view of the power semiconductor device of the first embodiment as viewed from the direction a in FIG.
  • a side view of the submodule of the first embodiment as viewed from the c direction and the d direction of FIG.
  • FIG. 5 is a cross-sectional view of the semiconductor module of the first embodiment cut along the line EE of FIG.
  • FIG. 5 is a cross-sectional view of the third substrate of the semiconductor module of the second embodiment cut along the line CC of FIG.
  • FIG. 1 is a perspective view of the semiconductor module 1 of the first embodiment.
  • FIG. 2 is an exploded perspective view of the semiconductor module 1 of the first embodiment.
  • the XYZ coordinate system used in the description of the first embodiment is defined as follows.
  • the plane when the semiconductor module 1 of the first embodiment is placed flat is defined as the XY plane.
  • the longitudinal direction of the semiconductor module 1 placed flat on the XY plane is defined as the X axis
  • the lateral direction of the semiconductor module 1 orthogonal to the X axis is defined as the Y axis.
  • the height direction of the semiconductor module 1 forming the positive XYZ coordinate system orthogonal to the X-axis and the Y-axis is defined as the Z-axis.
  • the positive directions of the X-axis, the Y-axis, and the Z-axis are determined as shown by the arrows of the coordinate axes shown in FIG.
  • the description will be made using this XYZ coordinate system.
  • the XYZ coordinate system is for convenience only, and does not limit the shape, size, and positional relationship of each part of the semiconductor module 1.
  • the "upper”, “lower”, “front”, “rear”, “left”, and “right” described using the XYZ coordinate system merely indicate the position, direction, and the like for convenience.
  • the semiconductor module 1 of the first embodiment which is a power conversion device, includes a first substrate 10, a second substrate 20, and a third substrate 30.
  • the first submodule 40-1 and the second submodule 40-2 are placed on the first substrate 10 and the second substrate 20 via a solder material so as to be sandwiched between the first substrate 10 and the second substrate 20. It is fixed.
  • the semiconductor module 1 constitutes an upper and lower arm for one phase of a power conversion device such as an inverter, in which the first submodule 40-1 is the upper arm and the second submodule 40-2 is the lower arm.
  • the first submodule 40-1 and the second submodule 40-2 are modules having the same configuration, but when they are fixed between the first substrate 10 and the second substrate 20 , One is placed upside down with respect to the other.
  • the first submodule 40-1 and the second submodule 40-2 are collectively referred to as a submodule 40.
  • the third substrate 30 has a second substrate via a solder material, with the high potential side third circuit pattern 35-1 and the low potential side third circuit pattern 35-2 as connection regions. It is connected to 20.
  • a plurality of capacitors 39 are mounted on both sides of the third substrate 30.
  • the high potential side third circuit pattern 35-1 and the low potential side third circuit pattern 35-2 are collectively referred to as a connection pattern 35.
  • the third substrate 30 is not limited to the case where a plurality of capacitors 39 are mounted on both sides, and may be mounted on one side.
  • FIG. 3 is a plan view of the first substrate 10 of the semiconductor module 1 of the first embodiment.
  • FIG. 4 is a back view of the first substrate 10 of the semiconductor module 1 of the first embodiment.
  • FIG. 5 is a cross-sectional view of the first substrate 10 of the semiconductor module 1 of the first embodiment cut along the line AA of FIG.
  • the first substrate 10 is composed of a first circuit pattern 11, a first insulating substrate 10p, a first substrate outer conductor 12, and a first control signal pattern 13.
  • the first circuit pattern 11, the first substrate outer conductor 12, and the first control signal pattern 13 are insulated by the first insulating substrate 10p.
  • the first circuit pattern 11 is mounted on one surface of the first insulating substrate 10p.
  • the first circuit pattern 11 is connected to one conductor portion of the submodule 40.
  • the first substrate outer conductor 12 is mounted on the first insulating substrate 10p on the opposite side of the mounting surface of the first circuit pattern 11.
  • the first substrate outer conductor 12 is connected to the outer conductor.
  • the first control signal pattern 13 includes two patterns, one for the positive electrode and the other for the negative electrode for inputting the control signal to the first submodule 40-1.
  • the AC output terminal 11t is a conductor portion of the first circuit pattern 11 projecting from the first insulating substrate 10p in the negative direction of the X-axis.
  • FIG. 6 is a plan view of the second substrate 20 of the semiconductor module 1 of the first embodiment.
  • FIG. 7 is a back view of the second substrate 20 of the semiconductor module 1 of the first embodiment.
  • FIG. 8 is a cross-sectional view of the second substrate 20 of the semiconductor module 1 of the first embodiment cut along the line BB of FIG.
  • the second substrate 20 is composed of a second circuit pattern 21, a second insulating substrate 20p, a second substrate outer conductor 22, and a second control signal pattern 23.
  • the second circuit pattern 21, the second substrate outer conductor 22, and the second control signal pattern 23 are insulated by the second insulating substrate 20p.
  • the second circuit pattern 21 is mounted on one surface of the second insulating substrate 20p, and includes a high potential side second circuit pattern 21-1 and a low potential side second circuit pattern 21-2.
  • the high potential side second circuit pattern 21-1 and the low potential side second circuit pattern 21-2 are collectively referred to as the second circuit pattern 21.
  • the high potential side second circuit pattern 21-1 and the low potential side second circuit pattern 21-2 are insulated by the second insulating substrate 20p.
  • the second circuit pattern 21 is connected to the conductor portion on the opposite side of the conductor portion of the submodule 40 connected to the first circuit pattern 11.
  • the second substrate outer conductor 22 is mounted on the second insulating substrate 20p on the opposite side of the mounting surface of the second circuit pattern 21. As shown in FIG. 6, the second substrate outer conductor 22 includes the first outer conductor 22-1 and the second outer conductor 22-2. The first outer conductor 22-1 and the second outer conductor 22-2 are collectively referred to as the second substrate outer conductor 22.
  • the first outer conductor 22-1 and the second outer conductor 22-2 are insulated by the second insulating substrate 20p.
  • the second substrate outer conductor 22 is not separated into the first outer conductor 22-1 and the second outer conductor 22-2, and may be a single conductor. Further, the second outer conductor 22-2 may be omitted.
  • the second control signal pattern 23 includes two patterns, one for the positive electrode and the other for the negative electrode for inputting the control signal to the second submodule 40-2.
  • FIG. 9 is a plan view of the semiconductor module 1 of the first embodiment.
  • FIG. 10 is a side view of the semiconductor module 1 of the first embodiment.
  • FIG. 11 is a cross-sectional view of the semiconductor module 1 of the first embodiment cut along the line CC of FIG.
  • FIG. 12 is a cross-sectional view of the semiconductor module 1 of the first embodiment cut along the line DD of FIG.
  • FIG. 10 is a side view of the semiconductor module 1 as viewed from the negative direction of the Y axis.
  • the virtual plane on which the first circuit pattern 11 and the sub-module 40 (the second sub-module 40-2 is shown in FIG. 10) overlap, which is shown by the alternate long and short dash line in FIG. 10, is defined as the first virtual plane VS1.
  • the virtual plane in which the second circuit pattern 21 (the second circuit pattern 21-2 on the low potential side is shown in FIG. 10) and the submodule 40, which are shown by the broken lines in FIG. 10, overlap with each other is the second virtual plane VS2. Is defined as.
  • the third substrate 30 is arranged in the space between the first virtual plane VS1 and the second virtual plane VS2 as shown in FIG. Will be done. Further, when viewed from the arrangement direction of the first substrate 10 and the second substrate 20, the second substrate 20 and the third substrate 30 have the second circuit pattern 21 and the third circuit pattern 35 (in FIG. 11) in the region where they overlap. It has a connection region CA1 to which the low potential side third circuit pattern 35-2 is shown). In this way, the second substrate 20 and the third substrate 30 electrically connect the sub-module 40 and the capacitor 39 without going through the connection terminal.
  • the second substrate 20 has the second substrate outer conductor 22 on the side opposite to the surface on the side where the second circuit pattern 21 is arranged, but is viewed from the arrangement direction of the first substrate 10 and the second substrate 20.
  • the second substrate outer conductor 22 (second outer conductor 22-2 in FIG. 11) is formed so as to overlap the connection region CA1.
  • the third substrate 30 has a capacitor region CA2 in which a plurality of capacitors 39 are arranged on both sides of the third substrate 30 in a region that does not overlap the first substrate 10 and the second substrate 20.
  • the high-potential side conductor portion 41-1 in the first sub-module of the first sub-module 40-1 is connected to the high-potential side second circuit pattern 21- of the second substrate 20 via a solder material. It is electrically connected to 1. Further, the low potential side conductor portion 42-1 in the first submodule of the first submodule 40-1 is electrically connected to the first circuit pattern 11 of the first substrate 10 via a solder material.
  • the low potential side conductor portion 42-2 in the second submodule of the second submodule 40-2 is electrically connected to the low potential side second circuit pattern 21-2 of the second substrate 20 via the solder material.
  • the high potential side conductor portion 41-2 in the second submodule of the second submodule 40-2 is electrically connected to the first circuit pattern 11 of the first substrate 10 via a solder material.
  • the high potential side second circuit pattern 21-1 of the second substrate 20 is electrically connected to the high potential side third circuit pattern 35-1 of the third substrate 30 via a solder material.
  • the low potential side second circuit pattern 21-2 is electrically connected to the low potential side third circuit pattern 35-2 of the third substrate 30 via a solder material.
  • the above-mentioned joining with a solder material is not limited to this, and can be replaced by a conductive joining method such as joining by laser welding or mechanical fastening using members such as screws.
  • FIG. 13 is a perspective view of the sub-module 40 of the first embodiment.
  • FIG. 14A is a plan view of the mounting state of the power semiconductor element 43 in the submodule 40 of the first embodiment as viewed from the direction a of FIG. 13, and
  • FIG. 14B is a front view seen from the direction b.
  • FIG. 15 is a plan view of the power semiconductor element 43 of the first embodiment as viewed from the direction a of FIG. 16 (A) is a side view of the sub-module 40 of the first embodiment as viewed from the c direction of FIG. 13, and
  • FIG. 16 (B) is a side view of the sub module 40 as viewed from the d direction.
  • FIG. 17 is a front view of the sub-module 40 of the first embodiment as viewed from the direction b of FIG.
  • the first submodule 40-1 has the submodule 40 shown in FIG. 13 aligned with the a direction of FIG. 13 in the positive direction of the Z axis. It is arranged between the substrate 10 and the second substrate 20. Further, in the second submodule 40-2, the submodule 40 shown in FIG. 13 is arranged between the first substrate 10 and the second substrate 20 with the a direction of FIG. 13 aligned with the negative direction of the Z axis. Is.
  • the sub-module 40 includes a high potential side conductor portion 41 in the sub module and a low potential side conductor portion 42 in the sub module.
  • the high potential side conductor portion 41 becomes the high potential side conductor portion 41-1 in the first submodule when the submodule 40 is the first submodule 40-1, and the second submodule 40-2. In this case, it becomes the high potential side conductor portion 41-2 in the second submodule.
  • the sub module 40 when the sub module 40 is the first sub module 40-1, it becomes the low potential side conductor portion 42-1 in the first sub module, and the second sub module 40- In the case of 2, it becomes the low potential side conductor portion 42-2 in the second submodule.
  • FIG. 14A is a plan view of a mounting surface of a power semiconductor element or the like in the high potential side conductor portion 41 in the submodule of the submodule 40 from which the low potential side conductor portion 42 in the submodule is removed, and is a plan view of FIG. 14B.
  • Four power semiconductor elements 43 power semiconductor elements 43-1, 43-2, 43-3, 43-4) illustrated in FIG. 15 are mounted on the mounting surface of the high potential side conductor portion 41 in the submodule. There is.
  • the power semiconductor element 43 is composed of a positive electrode sense electrode G, a negative electrode sense electrode KS, a high potential side electrode D, and a low potential side electrode S.
  • the power semiconductor element 43 includes a positive electrode sense electrode 431, a low potential side electrode 432 that also serves as a negative electrode sense electrode KS, and a high potential side electrode 433.
  • the high potential side electrode 433 is provided on the surface opposite to the side where the low potential side electrode 432 is shown in FIG.
  • the low potential side electrode S and the negative electrode sense electrode KS may be independent.
  • the power semiconductor element 43 is mounted on the insulating layer 47 of the high potential side conductor portion 41 in the submodule via a solder material.
  • the positive electrode sense wiring 46-1 in the submodule is formed on the insulating layer 47 of the high potential side conductor portion 41 in the submodule.
  • the positive electrode sense wiring 46-1 in the submodule is connected to the power semiconductor element 43 (43-1,43-) via the chip resistor 44 and the wire bonding 45 (45-1,45-2,45-3,45-4). It is electrically connected to each of the positive electrode sense electrodes 431 of 2,43-3,43-4).
  • the negative electrode sense wiring 46-2 in the submodule is formed on the insulating layer 47 of the high potential side conductor portion 41 in the submodule.
  • the negative electrode sense wiring 46-2 in the submodule is connected to the power semiconductor element 43 (43-1) via the solder materials 48-1, 48-2, 48-3, 48-4 and the low potential side conductor portion 42 in the submodule. , 43-2, 43-3, 43-4) are electrically connected to the respective low potential side electrodes 432.
  • the negative electrode sense wiring 46-2 in the submodule is electrically connected to the negative electrode sense electrode KS via wire bonding. Is connected.
  • the insulating layer 47 is formed on the high potential side conductor portion 41 in the submodule.
  • the low potential side conductor portion 42 in the submodule is electrically connected to the negative electrode sense wiring 46-2 in the submodule via the solder materials 48-5 and 48-6.
  • the low potential side conductor portion 42 in the submodule has a fifth leg portion 42f-5 (see FIG. 16A) via the solder material 48-5, and the negative electrode sense wiring 46 in the submodule. It is connected to 2.
  • the low potential side conductor portion 42 in the submodule has its sixth leg portion 42f-6 (see FIG. 16B) connected to the negative electrode sense wiring 46-2 in the submodule via the solder material 48-6. Has been done.
  • the low potential side conductor portion 42 in the submodule is connected to the power semiconductor elements 43-1, 43-2, 43-3, 43 via the solder materials 48-1, 48-2, 48-3, 48-4. It is electrically connected to each of the low potential side electrodes 432 of -4.
  • the high-potential side conductor portion 41 in the sub-module is a high-potential side electrode 433 of each of the power semiconductor elements 43 (43-1, 43-2, 43-3, 43-4) via a solder material (not shown). Is electrically connected to.
  • FIG. 18 is a plan view of the third substrate of the semiconductor module of the first embodiment.
  • FIG. 19 is a cross-sectional view of the semiconductor module of the first embodiment cut along the line EE of FIG.
  • FIG. 20 is a plan view of the third substrate excluding the capacitor of the semiconductor module of the first embodiment.
  • FIG. 21 is an exploded perspective view of the third substrate excluding the insulating substrate of the semiconductor module of the first embodiment.
  • FIG. 22 is a perspective view of the third substrate excluding the insulating substrate of the semiconductor module of the first embodiment, the second layer pattern of the third substrate, and the third layer pattern of the third substrate.
  • the third substrate 30 includes a third insulating substrate 30p, a plurality of capacitors 39, a third substrate first layer pattern 31, a third substrate second layer pattern 32, a third substrate third layer pattern 33, and a third substrate. It is composed of a third substrate fourth layer pattern 34, and a plurality of through holes 37a and through holes 37b.
  • the third insulating substrate 30p includes a third substrate first layer pattern 31, a third substrate second layer pattern 32, a third substrate third layer pattern 33, and a third substrate fourth layer. Insulate each of the patterns 34.
  • the through holes 37a are provided in each of the third substrate first layer pattern 31, the third substrate second layer pattern 32, the third substrate third layer pattern 33, and the third substrate fourth layer pattern 34, respectively. There is. As shown in FIGS. 19 and 23, the through holes 37a electrically connect the capacitors 39 mounted on both sides of the third substrate 30 with the third insulating substrate 30p interposed therebetween.
  • through holes 37b are also provided in each of the third substrate first layer pattern 31, the third substrate second layer pattern 32, the third substrate third layer pattern 33, and the third substrate fourth layer pattern 34, respectively. Has been done. As shown in FIGS. 21 and 22, the through hole 37b electrically connects the high potential side third circuit pattern 35-1 and the third substrate second layer pattern 32, and the low potential side third circuit pattern. The 35-2 and the third layer pattern 33 of the third substrate are electrically connected.
  • the high potential side input terminal 32t is a terminal of the second layer pattern 32 of the third substrate, and is a conductor portion protruding in the positive direction of the X axis from the third insulating substrate 30p.
  • the high potential side input terminal 32t is a terminal for inputting DC power from a battery (not shown), and is connected to the high potential side of the battery.
  • the low potential side input terminal 33t is a terminal of the third layer pattern 33 of the third substrate, and is a conductor portion protruding in the positive direction of the X axis from the third insulating substrate 30p.
  • the low potential side input terminal 33t is a terminal for inputting DC power from a battery (not shown), and is connected to the low potential side of the battery.
  • the patterns located symmetrically in the Z-axis direction are Z of the third substrate second layer pattern 32 and the third substrate third layer pattern 33. It is electrically connected by a through hole 37a with a corresponding pattern in the axial direction.
  • the third substrate fourth layer pattern 34 has a pattern pt1 that is electrically connected to the third substrate second layer pattern 32 via the through hole 37a.
  • a pattern pt2 that is electrically connected to the third layer pattern 33 of the third substrate via a through hole 37a, a pattern pt3 that does not have a through hole, a third circuit pattern 35-1 on the high potential side, and a third on the low potential side. It has three circuit patterns 35-2.
  • the pattern pt1, the pattern pt2, and the pattern pt3 are electrically connected to the capacitor 39 via a solder material. As shown in FIG. 20, the pattern pt1 and the pattern pt2 are arranged alternately in the respective directions of the X-axis and the Y-axis.
  • the capacitors 39a and 39b shown in FIG. 21 are connected in series by the pattern pt3. Further, the capacitor 39a is electrically connected to the third layer pattern 33 of the third substrate by the pattern pt2 and the through hole 37a. Further, the capacitor 39b is electrically connected to the third substrate second layer pattern 32 by the pattern pt1 and the through hole 37a.
  • the capacitors 39c and 39d shown in FIG. 21 are connected in series by the pattern pt3. Further, the capacitor 39c is electrically connected to the third substrate second layer pattern 32 by the pattern pt1 and the through hole 37a. Further, the capacitor 39d is electrically connected to the third layer pattern 33 of the third substrate by the pattern pt2 and the through hole 37a.
  • the capacitor 39 has two capacitors 39 connected in series in the Y-axis direction as a unit, and is in a plurality of units between the third substrate second layer pattern 32 and the third substrate third layer pattern 33. Are connected in parallel.
  • the high potential side third circuit pattern 35-1 is electrically connected to the high potential side input terminal 32t via the third substrate second layer pattern 32 and the through hole 37a.
  • the low potential side third circuit pattern 35-2 is electrically connected to the low potential side input terminal 33t via the third substrate third layer pattern 33 and the through hole 37a.
  • any type of capacitor such as a ceramic capacitor or a film capacitor may be used.
  • the third substrate 30 is arranged in the space between the first virtual plane VS1 overlapping the first circuit pattern 11 and the second virtual plane VS2 overlapping the second circuit pattern 21.
  • the height can be limited as compared with mounting a capacitor having a large capacity, and the capacity of the capacitor can be increased. It is possible to reduce the thickness of the semiconductor module 1 while increasing the thickness. Further, by directly connecting the second substrate 20 and the third substrate without passing through the connection terminal, the connection terminal that causes an increase in inductance can be omitted, and the inductance of the semiconductor module 1 can be reduced.
  • the second substrate outer conductor 22 is formed so as to overlap the connection region CA1 (see FIGS. 10 and 11), thereby magnetically canceling. The effect can be obtained.
  • FIG. 23 is a cross-sectional view of the third substrate 30B of the semiconductor module 1B of the second embodiment cut along the line CC of FIG.
  • a capacitor 39 having the same height as that of the first embodiment is surface-mounted on the surface on the positive direction side of the Z axis, while the Z axis.
  • a capacitor 39B having a height higher in the Z-axis direction than that of the first embodiment and the capacitor 39 is surface-mounted.
  • the plurality of capacitors 39 and 39B mounted on both sides of the third substrate 30 are surface-mounted on the surface of the capacitor 39B close to the first substrate 10 and mounted on the surface of the surface of the second substrate 20. It has a larger capacity than the capacitor 39 to be used. In this way, the space on the negative side of the Z axis of the third substrate 30B can be effectively used to increase the capacity of the capacitor.
  • the present invention is not limited to the above-described embodiment, but includes various modifications.
  • the above-described embodiment has been described in detail in order to explain the present invention in an easy-to-understand manner, and is not necessarily limited to those having all the described configurations.
  • each process shown in the examples may be appropriately distributed or integrated based on the processing efficiency or the mounting efficiency.
  • 1,1B Semiconductor module, 10: 1st substrate, 10p: 1st insulating substrate, 11: 1st circuit pattern, 11t: AC output terminal, 12: 1st substrate outer conductor, 20: 2nd substrate, 20p: 1st 2 Insulated substrate, 21: 2nd circuit pattern, 21-1: High potential side 2nd circuit pattern, 21-2: Low potential side 2nd circuit pattern, 22: 2nd substrate outer conductor, 22-1: 1st external Conductor, 22-2: 2nd outer conductor, 30: 3rd substrate, 31: 3rd substrate 1st layer pattern, 32: 3rd substrate 2nd layer pattern, 33: 3rd substrate 3rd layer pattern, 34: 1st 3 Substrate 4th layer pattern, 32t: High potential side input terminal, 33t: Low potential side input terminal, 35: Connection pattern, 35-1: High potential side 3rd circuit pattern, 35-2: Low potential side 3rd circuit Pattern, 37a, 37b: Through hole, 39, 39a, 39b, 39c, 39d, 39

Landscapes

  • Engineering & Computer Science (AREA)
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Abstract

電力変換装置である半導体モジュール１において、第１基板１０は、パワー半導体素子４３と電気的に接続する第１回路パターン１１が絶縁基板１０ｐ上に形成されている。第２基板２０は、パワー半導体素子４３を挟んで第１基板１０と対向しかつパワー半導体素子４３と電気的に接続する第２回路パターン２１が絶縁基板２０ｐ上に形成されている。第３基板３０は、入力電力を平滑化する複数のキャパシタ３９が両面実装され、複数のキャパシタ３９と電気的に接続する第３回路パターン３５が絶縁基板３０ｐ上に形成されている。第３基板３０は、第１回路パターン１１と重なる第１仮想平面ＶＳ１と第２回路パターン２１と重なる第２仮想平面ＶＳ２の間の空間に配置され、第１基板１０および第２基板２０と重ならない領域の両面に複数のキャパシタ３９が配置されたキャパシタ領域ＣＡ２を有する。

Description

電力変換装置
　本発明は、電力変換装置に関する。
　近年、ハイブリッド自動車や電気自動車が普及してきている。ハイブリッド自動車や電気自動車は、駆動源としてモータを搭載している。モータは、インバータをはじめとする電力変換装置を用いて駆動制御される。ハイブリッド自動車や電気自動車に搭載される電力変換装置は、大容量のコンデンサが搭載されるが、乗車スペースの確保や、電気自動車を駆動するモータを収容するモータルーム（エンジンルーム）における空間の制約から、小型かつ薄型化が求められている。
　例えば、特許文献１には、扁平なフィルムコンデンサ素子をパワーモジュールの側方に配置した電力変換装置が開示されている。また、例えば、特許文献２には、インバータ回路部の側方に平滑コンデンサを配置した電力変換装置が開示されている。このように、特許文献１および２に開示の電力変換装置は、コンデンサを大容量化しつつ電力変換装置の小型化を図っている。
特開２０１４－１６１１５９号公報 特開２０１８－１２１４５７号公報
　しかしながら、上述の従来技術では、コンデンサ自体の大きさのため、電力変換装置の厚みが増加するという問題がある。
　本発明は以上の点を考慮してなされたもので、電力変換装置の薄型化を図ることを１つの目的とする。
　かかる課題を解決するため本発明においては、１つの目的を達成する一手段として、電力変換装置は、半導体素子と、前記半導体素子と電気的に接続する第１回路パターンが絶縁基板上に形成された第１基板と、前記半導体素子を挟んで前記第１基板と対向しかつ前記半導体素子と電気的に接続する第２回路パターンが絶縁基板上に形成された第２基板と、前記半導体素子に入力される電力を平滑化する複数のキャパシタと、前記複数のキャパシタが両面実装され、該複数のキャパシタと電気的に接続する第３回路パターンが絶縁基板上に形成された第３基板と、を有し、前記第３基板は、前記第１回路パターンと重なる平面を第１仮想平面とし、前記第２回路パターンと重なる平面を第２仮想平面とした場合に、前記第１仮想平面と前記第２仮想平面の間の空間に配置され、前記第１基板および前記第２基板と重ならない領域の両面に前記複数のキャパシタが配置されたキャパシタ領域を有する。
　本発明によれば、例えば、電力変換装置の薄型化を図ることができる。
実施例１の半導体モジュールの斜視図。 実施例１の半導体モジュールの分解斜視図。 実施例１の半導体モジュールの第１基板の平面図。 実施例１の半導体モジュールの第１基板の裏面図。 実施例１の半導体モジュールの第１基板を図３のＡ－Ａ線で切った断面図。 実施例１の半導体モジュールの第２基板の平面図。 実施例１の半導体モジュールの第２基板の裏面図。 実施例１の半導体モジュールの第２基板を図６のＢ－Ｂ線で切った断面図。 実施例１の半導体モジュールの平面図。 実施例１の半導体モジュールの側面図。 実施例１の半導体モジュールを図９のＣ－Ｃ線で切った断面図。 実施例１の半導体モジュールを図９のＤ－Ｄ線で切った断面図。 実施例１のサブモジュールの斜視図。 実施例１のサブモジュールにおけるパワー半導体素子の実装状態を図１３のａ方向から見た平面図およびｂ方向から見た正面図。 実施例１のパワー半導体素子を図１３のａ方向から見た平面図。 実施例１のサブモジュールを図１３のｃ方向およびｄ方向から見た側面図。 実施例１のサブモジュールを図１３のｂ方向から見た正面図。 実施例１の半導体モジュールの第３基板の平面図。 実施例１の半導体モジュールを図１８のＥ－Ｅ線で切った断面図。 実施例１の半導体モジュールのキャパシタを除いた第３基板の平面図。 実施例１の半導体モジュールの絶縁基板を除いた第３基板の分解斜視図。 実施例１の半導体モジュールの絶縁基板、第３基板第２層パターン、および第３基板第３層パターンを除いた第３基板の斜視図。 実施例２の半導体モジュールの第３基板を図９のＣ－Ｃ線で切った断面図。
　以下図面に基づき、本発明の実施例を詳述する。以下実施例を説明するための各図面において、同一参照番号で同一または類似の機能を備えた構成を示し、後出の説明を省略する。また、各実施例および各変形例は、本発明の技術思想の範囲内および整合する範囲内でその一部または全部を組合せることができる。
　本明細書において、例えば「ｘｘｘ１００－１」「ｘｘｘ１００－２」や「ｘｘｘ１００ａ」「ｘｘｘ１００ｂ」のように、同一番号に枝番号が付加された符号が付与されている複数の要素を総称する場合には、同一番号のみを用いて「ｘｘｘ１００」のように表すこととする。
＜実施例１の半導体モジュールの全体構成＞
　先ず、図１および図２を参照して、実施例１の半導体モジュール１の全体構成について説明する。図１は、実施例１の半導体モジュール１の斜視図である。図２は、実施例１の半導体モジュール１の分解斜視図である。
　先ず、実施例１の説明で用いるＸＹＺ座標系を、次のように定義しておく。図１に示すように、実施例１の半導体モジュール１を平置きした場合の平面をＸＹ平面とする。このＸＹ平面に平置きした半導体モジュール１の長手方向をＸ軸とし、Ｘ軸と直交する半導体モジュール１の短手方向をＹ軸とする。また、Ｘ軸およびＹ軸と直交して正系のＸＹＺ座標系をなす半導体モジュール１の高さ方向をＺ軸とする。また、図１に示す座標軸の矢印のように、Ｘ軸、Ｙ軸、およびＺ軸の正方向を定める。
　以降、本明細書では、このＸＹＺ座標系を用いて説明を行う。ただし、ＸＹＺ座標系は、便宜上のものに過ぎず、半導体モジュール１の形状や、大きさ、各部の位置関係を限定するものではない。同様に、ＸＹＺ座標系を用いて説明する「上」、「下」、「前」、「後」、「左」、「右」も、位置や方向等を便宜的に示すに過ぎない。
　電力変換装置である実施例１の半導体モジュール１は、第１基板１０と、第２基板２０と、第３基板３０とを備える。第１サブモジュール４０－１および第２サブモジュール４０－２は、第１基板１０と第２基板２０の間に挟まれるように、半田材を介して、第１基板１０および第２基板２０に固定されている。
　半導体モジュール１は、第１サブモジュール４０－１が上アームであり、第２サブモジュール４０－２が下アームである、インバータ等の電力変換装置の１相分の上下アームを構成する。
　図２に示すように、第１サブモジュール４０－１および第２サブモジュール４０－２は、同一構成のモジュールであるが、第１基板１０と第２基板２０の間に固定される際には、一方が他方に対して上下が反転した状態で配置される。なお、第１サブモジュール４０－１および第２サブモジュール４０－２を総称して、サブモジュール４０という。
　また、図２に示すように、第３基板３０は、半田材を介して、高電位側第３回路パターン３５－１および低電位側第３回路パターン３５－２を接続領域として、第２基板２０と接続されている。第３基板３０には、複数のキャパシタ３９が両面実装されている。高電位側第３回路パターン３５－１および低電位側第３回路パターン３５－２を総称して、接続パターン３５という。なお、第３基板３０は、複数のキャパシタ３９が、両面実装されている場合に限らず、片面実装であってもよい。
＜実施例１の第１基板の構成＞
　次に、図３～図５を参照して、実施例１の半導体モジュール１の第１基板１０について説明する。図３は、実施例１の半導体モジュール１の第１基板１０の平面図である。図４は、実施例１の半導体モジュール１の第１基板１０の裏面図である。図５は、実施例１の半導体モジュール１の第１基板１０を図３のＡ－Ａ線で切った断面図である。
　第１基板１０は、第１回路パターン１１と、第１絶縁基板１０ｐと、第１基板外部導体１２と、第１制御信号用パターン１３とから構成される。第１回路パターン１１、第１基板外部導体１２、および第１制御信号用パターン１３は、第１絶縁基板１０ｐによって絶縁される。
　第１回路パターン１１は、第１絶縁基板１０ｐの一方の面に実装される。第１回路パターン１１は、サブモジュール４０の一方の導体部と接続される。第１基板外部導体１２は、第１絶縁基板１０ｐにおいて、第１回路パターン１１の実装面の反対側に実装される。第１基板外部導体１２は、外部の導体と接続される。
　第１制御信号用パターン１３は、第１サブモジュール４０－１へ制御信号を入力するための正極用および負極用の２つのパターンを含む。交流出力端子１１ｔは、第１絶縁基板１０ｐからＸ軸の負方向へ突出する第１回路パターン１１の導体部である。
＜実施例１の第２基板の構成＞
　次に、図６～図８を参照して、実施例１の半導体モジュール１の第２基板２０について説明する。図６は、実施例１の半導体モジュール１の第２基板２０の平面図である。図７は実施例１の半導体モジュール１の第２基板２０の裏面図である。図８は、実施例１の半導体モジュール１の第２基板２０を図６のＢ－Ｂ線で切った断面図である。
　第２基板２０は、第２回路パターン２１と、第２絶縁基板２０ｐと、第２基板外部導体２２と、第２制御信号用パターン２３とから構成される。第２回路パターン２１、第２基板外部導体２２、および第２制御信号用パターン２３は、第２絶縁基板２０ｐによって絶縁される。
　第２回路パターン２１は、第２絶縁基板２０ｐの一方の面に実装され、高電位側第２回路パターン２１－１と低電位側第２回路パターン２１－２とを含む。高電位側第２回路パターン２１－１および低電位側第２回路パターン２１－２を総称して、第２回路パターン２１という。
　高電位側第２回路パターン２１－１と低電位側第２回路パターン２１－２は、第２絶縁基板２０ｐによって絶縁される。第２回路パターン２１は、第１回路パターン１１と接続されるサブモジュール４０の導体部の反対側の導体部と接続される。
　第２基板外部導体２２は、第２絶縁基板２０ｐにおいて、第２回路パターン２１の実装面の反対側に実装される。図６に示すように、第２基板外部導体２２は、第１外部導体２２－１と第２外部導体２２－２とを含む。第１外部導体２２－１と第２外部導体２２－２を総称して、第２基板外部導体２２という。
　第１外部導体２２－１と第２外部導体２２－２は、第２絶縁基板２０ｐによって絶縁される。なお、第２基板外部導体２２は、第１外部導体２２－１と第２外部導体２２－２に分離されず、単一の導体であってもよい。また、第２外部導体２２－２を省略してもよい。
　第２制御信号用パターン２３は、第２サブモジュール４０－２へ制御信号を入力するための正極用および負極用の２つのパターンを含む。
＜実施例１の半導体モジュールの側面および断面の構成＞
　次に、図９～図１２を参照して、実施例１の半導体モジュール１の側面および断面の構成について説明する。図９は、実施例１の半導体モジュール１の平面図である。図１０は、実施例１の半導体モジュール１の側面図である。図１１は、実施例１の半導体モジュール１を図９のＣ－Ｃ線で切った断面図である。図１２は、実施例１の半導体モジュール１を図９のＤ－Ｄ線で切った断面図である。
　図１０は、半導体モジュール１をＹ軸の負方向から見た側面図である。図１０において一点鎖線で示す、第１回路パターン１１とサブモジュール４０（図１０では第２サブモジュール４０－２が示されている）が重なる仮想的な平面を第１仮想平面ＶＳ１と定義する。また、図１０において破線で示す、第２回路パターン２１（図１０では低電位側第２回路パターン２１－２が示されている）とサブモジュール４０が重なる仮想的な平面を第２仮想平面ＶＳ２と定義する。
　上記のように第１仮想平面ＶＳ１および第２仮想平面ＶＳ２を定義した場合、図１０に示すように、第３基板３０は、第１仮想平面ＶＳ１と第２仮想平面ＶＳ２の間の空間に配置されることになる。また、第１基板１０と第２基板２０の配列方向から見た場合、第２基板２０と第３基板３０は、これらが重なる領域に第２回路パターン２１と第３回路パターン３５（図１１では低電位側第３回路パターン３５－２が示されている）が接続する接続領域ＣＡ１を有する。このように、第２基板２０と第３基板３０は、接続端子を介さずに、サブモジュール４０とキャパシタ３９を電気的に接続する。
　また、第２基板２０は、第２回路パターン２１が配置された側の面とは反対側に第２基板外部導体２２を有するが、第１基板１０と第２基板２０の配列方向から見た場合、第２基板外部導体２２（図１１では第２外部導体２２－２）が、接続領域ＣＡ１と重なるように形成される。
　また、第３基板３０は、第１基板１０および第２基板２０に重ならない領域の第３基板３０の両面に複数のキャパシタ３９がそれぞれ配置されるキャパシタ領域ＣＡ２を有する。
　図１２に示すように、第１サブモジュール４０－１の第１サブモジュール内高電位側導体部４１－１は、半田材を介して、第２基板２０の高電位側第２回路パターン２１－１と電気的に接続される。また、第１サブモジュール４０－１の第１サブモジュール内低電位側導体部４２－１は、半田材を介して、第１基板１０の第１回路パターン１１と電気的に接続される。
　同様に、第２サブモジュール４０－２の第２サブモジュール内低電位側導体部４２－２は、半田材を介して、第２基板２０の低電位側第２回路パターン２１－２と電気的に接続される。また、第２サブモジュール４０－２の第２サブモジュール内高電位側導体部４１－２は、半田材を介して、第１基板１０の第１回路パターン１１と電気的に接続される。
　さらに、第２基板２０の高電位側第２回路パターン２１－１は、半田材を介して、第３基板３０の高電位側第３回路パターン３５－１と電気的に接続される。また、低電位側第２回路パターン２１－２は、半田材を介して、第３基板３０の低電位側第３回路パターン３５－２と電気的に接続される。
　なお、上述した半田材による接合は、これに限らず、レーザー溶接による接合、ねじをはじめとする部材を用いた機械的締結等、導電可能な接合方法で代替可能である。
＜実施例１のサブモジュールの構成＞
　次に、図１３～図１７を参照して、実施例１の半導体モジュール１のサブモジュール４０の構成について説明する。図１３は、実施例１のサブモジュール４０の斜視図である。図１４（Ａ）は、実施例１のサブモジュール４０におけるパワー半導体素子４３の実装状態を図１３のａ方向から見た平面図であり、図１４（Ｂ）は、ｂ方向から見た正面図である。図１５は、実施例１のパワー半導体素子４３を図１３のａ方向から見た平面図である。図１６（Ａ）は、実施例１のサブモジュール４０を図１３のｃ方向から見た側面図であり、図１６（Ｂ）は、ｄ方向から見た側面図である。図１７は、実施例１のサブモジュール４０を図１３のｂ方向から見た正面図である。
　なお、図２に示す半導体モジュール１の分解斜視図において、第１サブモジュール４０－１は、図１３に示すサブモジュール４０を、図１３のａ方向をＺ軸の正方向に合わせて、第１基板１０と第２基板２０の間に配置したものである。また、第２サブモジュール４０－２は、図１３に示すサブモジュール４０を、図１３のａ方向をＺ軸の負方向に合わせて、第１基板１０と第２基板２０の間に配置したものである。
　図１３に示すように、サブモジュール４０は、サブモジュール内高電位側導体部４１と、サブモジュール内低電位側導体部４２とを備える。サブモジュール内高電位側導体部４１は、サブモジュール４０が、第１サブモジュール４０－１の場合には第１サブモジュール内高電位側導体部４１－１となり、第２サブモジュール４０－２の場合には第２サブモジュール内高電位側導体部４１－２となる。また、サブモジュール内低電位側導体部４２は、サブモジュール４０が、第１サブモジュール４０－１の場合には第１サブモジュール内低電位側導体部４２－１となり、第２サブモジュール４０－２の場合には第２サブモジュール内低電位側導体部４２－２となる。
　図１４（Ａ）は、サブモジュール内低電位側導体部４２を取り外したサブモジュール４０のサブモジュール内高電位側導体部４１におけるパワー半導体素子等の実装面の平面図であり、図１４（Ｂ）は実装面の正面図である。サブモジュール内高電位側導体部４１の実装面には、図１５に例示する４つのパワー半導体素子４３（パワー半導体素子４３－１，４３－２，４３－３，４３－４）が実装されている。
　図１５に示すように、パワー半導体素子４３は、正極センス電極Ｇと、負極センス電極ＫＳと、高電位側電極Ｄと、低電位側電極Ｓとにより構成される。本実施例では、パワー半導体素子４３は、図１５に示すように、正極センス電極４３１、負極センス電極ＫＳを兼ねた低電位側電極４３２、および高電位側電極４３３を備える。高電位側電極４３３は、図１５において低電位側電極４３２が示される側とは反対側の面に設けられる。なお、低電位側電極Ｓと負極センス電極ＫＳが独立していてもよい。パワー半導体素子４３は、半田材を介して、サブモジュール内高電位側導体部４１の絶縁層４７上に実装されている。
　サブモジュール内正極センス配線４６－１は、サブモジュール内高電位側導体部４１の絶縁層４７上に形成されている。サブモジュール内正極センス配線４６－１は、チップ抵抗４４およびワイヤボンディング４５（４５－１，４５－２，４５－３，４５－４）を介して、パワー半導体素子４３（４３－１，４３－２，４３－３，４３－４）のそれぞれの正極センス電極４３１と電気的に接続されている。
　サブモジュール内負極センス配線４６－２は、サブモジュール内高電位側導体部４１の絶縁層４７上に形成されている。サブモジュール内負極センス配線４６－２は、半田材４８－１，４８－２，４８－３，４８－４およびサブモジュール内低電位側導体部４２を介して、パワー半導体素子４３（４３－１，４３－２，４３－３，４３－４）のそれぞれの低電位側電極４３２と電気的に接続されている。
　なお、パワー半導体素子４３において、低電位側電極Ｓと負極センス電極ＫＳが分離している場合には、サブモジュール内負極センス配線４６－２は、ワイヤボンディングを介して、負極センス電極ＫＳと電気的に接続される。
　絶縁層４７は、サブモジュール内高電位側導体部４１上に形成されている。サブモジュール内低電位側導体部４２は、半田材４８－５，４８－６を介して、サブモジュール内負極センス配線４６－２と電気的に接続されている。具体的には、サブモジュール内低電位側導体部４２は、その第５脚部４２ｆ－５（図１６（Ａ）参照）が半田材４８－５を介して、サブモジュール内負極センス配線４６－２と接続されている。また、サブモジュール内低電位側導体部４２は、その第６脚部４２ｆ－６（図１６（Ｂ）参照）が半田材４８－６を介して、サブモジュール内負極センス配線４６－２と接続されている。
　また、サブモジュール内低電位側導体部４２は、半田材４８－１，４８－２，４８－３，４８－４を介して、パワー半導体素子４３－１，４３－２，４３－３，４３－４のそれぞれの低電位側電極４３２と電気的に接続されている。
　サブモジュール内高電位側導体部４１は、半田材（不図示）を介して、パワー半導体素子４３（４３－１，４３－２，４３－３，４３－４）のそれぞれの高電位側電極４３３と電気的に接続されている。
＜実施例１の第３基板の構成＞
　次に、図１８～図２２を参照して、実施例１の半導体モジュール１の第３基板３０の構成について説明する。図１８は、実施例１の半導体モジュールの第３基板の平面図である。図１９は、実施例１の半導体モジュールを図１８のＥ－Ｅ線で切った断面図である。図２０は、実施例１の半導体モジュールのキャパシタを除いた第３基板の平面図である。図２１は、実施例１の半導体モジュールの絶縁基板を除いた第３基板の分解斜視図である。図２２は、実施例１の半導体モジュールの絶縁基板、第３基板第２層パターン、および第３基板第３層パターンを除いた第３基板の斜視図である。
　第３基板３０は、第３絶縁基板３０ｐと、複数のキャパシタ３９と、第３基板第１層パターン３１と、第３基板第２層パターン３２と、第３基板第３層パターン３３と、第３基板第４層パターン３４と、複数のスルーホール３７ａおよびスルーホール３７ｂとにより構成される。
　図１９に示すように、第３絶縁基板３０ｐは、第３基板第１層パターン３１と、第３基板第２層パターン３２と、第３基板第３層パターン３３と、第３基板第４層パターン３４とをそれぞれ絶縁する。
　スルーホール３７ａは、第３基板第１層パターン３１と、第３基板第２層パターン３２と、第３基板第３層パターン３３と、第３基板第４層パターン３４とのそれぞれに設けられている。スルーホール３７ａは、図１９および図２３に示すように、第３絶縁基板３０ｐを挟んで第３基板３０に両面実装されているキャパシタ３９間のそれぞれを電気的に接続する。
　また、スルーホール３７ｂも、第３基板第１層パターン３１と、第３基板第２層パターン３２と、第３基板第３層パターン３３と、第３基板第４層パターン３４とのそれぞれに設けられている。スルーホール３７ｂは、図２１および図２２に示すように、高電位側第３回路パターン３５－１と第３基板第２層パターン３２を電気的に接続し、また、低電位側第３回路パターン３５－２と第３基板第３層パターン３３を電気的に接続する。
　高電位側入力端子３２ｔは、第３基板第２層パターン３２の端子であり、第３絶縁基板３０ｐからＸ軸の正方向へ突出した導体部である。高電位側入力端子３２ｔは、バッテリー（不図示）から直流電力を入力する端子であり、バッテリーの高電位側に接続される。
　低電位側入力端子３３ｔは、第３基板第３層パターン３３の端子であり、第３絶縁基板３０ｐからＸ軸の正方向へ突出した導体部である。低電位側入力端子３３ｔは、バッテリー（不図示）から直流電力を入力する端子であり、バッテリーの低電位側に接続される。
　第３基板第１層パターン３１および第３基板第４層パターン３４は、Ｚ軸方向で対称に位置するパターン同士が、第３基板第２層パターン３２と第３基板第３層パターン３３のＺ軸方向で対応するパターンを挟んで、スルーホール３７ａによって電気的に接続される。
　具体的には、図２０および図２１に示すように、第３基板第４層パターン３４は、第３基板第２層パターン３２とスルーホール３７ａを介して電気的に接続されるパターンｐｔ１と、第３基板第３層パターン３３とスルーホール３７ａを介して電気的に接続されるパターンｐｔ２と、スルーホールを持たないパターンｐｔ３と、高電位側第３回路パターン３５－１と、低電位側第３回路パターン３５－２とを有する。
　パターンｐｔ１、パターンｐｔ２、およびパターンｐｔ３は、半田材を介してキャパシタ３９と電気的に接続される。パターンｐｔ１およびパターンｐｔ２は、図２０に示すように、Ｘ軸およびＹ軸のそれぞれの方向に交互に配置される。
　例えば、図２１に示すキャパシタ３９ａおよび３９ｂは、パターンｐｔ３によって直列接続される。また、キャパシタ３９ａは、パターンｐｔ２およびスルーホール３７ａによって第３基板第３層パターン３３と電気的に接続される。また、キャパシタ３９ｂは、パターンｐｔ１およびスルーホール３７ａによって第３基板第２層パターン３２と電気的に接続される。
　同様に、図２１に示すキャパシタ３９ｃおよび３９ｄは、パターンｐｔ３によって直列接続される。また、キャパシタ３９ｃは、パターンｐｔ１およびスルーホール３７ａによって第３基板第２層パターン３２と電気的に接続される。また、キャパシタ３９ｄは、パターンｐｔ２およびスルーホール３７ａによって第３基板第３層パターン３３と電気的に接続される。
　このように、キャパシタ３９は、Ｙ軸方向に並んで直列接続された２つのキャパシタ３９を単位とし、複数の単位で、第３基板第２層パターン３２と第３基板第３層パターン３３の間を並列接続する。
　高電位側第３回路パターン３５－１は、第３基板第２層パターン３２およびスルーホール３７ａを介して、高電位側入力端子３２ｔと電気的に接続される。低電位側第３回路パターン３５－２は、第３基板第３層パターン３３およびスルーホール３７ａを介して、低電位側入力端子３３ｔと電気的に接続される。
　なお、キャパシタ３９は、セラミックコンデンサ、フィルムコンデンサ等、いずれの種類のコンデンサを用いてもよい。
　以上の実施例１によれば、第３基板３０が、第１回路パターン１１と重なる第１仮想平面ＶＳ１と、第２回路パターン２１と重なる第２仮想平面ＶＳ２の間の空間に配置され、第１基板１０および第２基板２０と重ならない領域の両面に複数のキャパシタ３９が配置されたキャパシタ領域ＣＡ２を有することによって、容量の大きいキャパシタを実装するよりも高さを制限でき、キャパシタを大容量化しつつ、半導体モジュール１の薄型化を図ることができる。また、接続端子を介さずに第２基板２０と第３基板を直接接続することによって、インダクタンス増加の原因となる接続端子を省略し、半導体モジュール１の低インダクタンス化を図ることができる。
　また、第１基板１０と第２基板２０の配列方向から見た場合、第２基板外部導体２２が、接続領域ＣＡ１（図１０および図１１参照）と重なるように形成されることで、磁気キャンセル効果を得ることができる。
　図２３は、実施例２の半導体モジュール１Ｂの第３基板３０Ｂを図９のＣ－Ｃ線で切った断面図である。図２３に示すように、半導体モジュール１Ｂが備える第３基板３０Ｂには、Ｚ軸の正方向側の面には実施例１と同様の高さのキャパシタ３９が表面実装されている一方、Ｚ軸の負方向側の面には実施例１とキャパシタ３９よりもＺ軸方向の高さが高いキャパシタ３９Ｂが表面実装されている。このように、第３基板３０に両面実装される複数のキャパシタ３９，３９Ｂは、第１基板１０に近い側の面に表面実装されるキャパシタ３９Ｂが第２基板２０に近い側の面に表面実装されるキャパシタ３９よりも大容量である。このようにして、第３基板３０ＢのＺ軸の負方向側のスペースを有効利用して、キャパシタの大容量化を図ることができる。
　なお、本発明は上記した実施例に限定されるものではなく、様々な変形例を含む。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換・統合・分散をすることが可能である。また実施例で示した各処理は、処理効率又は実装効率に基づいて適宜分散又は統合してもよい。
１，１Ｂ：半導体モジュール、１０：第１基板、１０ｐ：第１絶縁基板、１１：第１回路パターン、１１ｔ：交流出力端子、１２：第１基板外部導体、２０：第２基板、２０ｐ：第２絶縁基板、２１：第２回路パターン、２１－１：高電位側第２回路パターン、２１－２：低電位側第２回路パターン、２２：第２基板外部導体、２２－１：第１外部導体、２２－２：第２外部導体、３０：第３基板、３１：第３基板第１層パターン、３２：第３基板第２層パターン、３３：第３基板第３層パターン、３４：第３基板第４層パターン、３２ｔ：高電位側入力端子、３３ｔ：低電位側入力端子、３５：接続パターン、３５－１：高電位側第３回路パターン、３５－２：低電位側第３回路パターン、３７ａ，３７ｂ：スルーホール、３９，３９ａ，３９ｂ，３９ｃ，３９ｄ，３９Ｂ：キャパシタ、４０：サブモジュール、４０－１：第１サブモジュール、４０－２：第２サブモジュール、４１：サブモジュール内高電位側導体部、４１－１：第１サブモジュール内高電位側導体部、４１－２：第２サブモジュール内高電位側導体部、４２：サブモジュール内低電位側導体部、４２－１：第１サブモジュール内低電位側導体部、４２－２：第２サブモジュール内低電位側導体部、４３，４３－１，４３－２，４３－３，４３－４：パワー半導体素子、４４：チップ抵抗、４５，４５－１，４５－２，４５－３，４５－４：ワイヤボンディング、４６－１：サブモジュール内正極センス配線、４６－２：サブモジュール内負極センス配線、４７：絶縁層、４８－１，４８－２，４８－３，４８－４，４８－５，４８－６：半田材、４３１：正極センス電極、４３２：低電位側電極、４３３：高電位側電極、ＣＡ１：接続領域、ＣＡ２：キャパシタ領域

Claims (4)

  1. 　半導体素子と、
    　前記半導体素子と電気的に接続する第１回路パターンが絶縁基板上に形成された第１基板と、
    　前記半導体素子を挟んで前記第１基板と対向しかつ前記半導体素子と電気的に接続する第２回路パターンが絶縁基板上に形成された第２基板と、
    　前記半導体素子に入力される電力を平滑化する複数のキャパシタと、
    　前記複数のキャパシタが両面実装され、該複数のキャパシタと電気的に接続する第３回路パターンが絶縁基板上に形成された第３基板と、を有し、
    　前記第３基板は、
    　前記第１回路パターンと重なる平面を第１仮想平面とし、前記第２回路パターンと重なる平面を第２仮想平面とした場合に、前記第１仮想平面と前記第２仮想平面の間の空間に配置され、
    　前記第１基板および前記第２基板と重ならない領域の両面に前記複数のキャパシタが配置されたキャパシタ領域を有する
    　ことを特徴とする電力変換装置。
  2. 　前記第１基板と前記第２基板の配列方向から見た場合に、前記第２基板と重なる領域において前記第２回路パターンと前記第３回路パターンと接続する接続領域
    　を有することを特徴とする請求項１に記載の電力変換装置。
  3. 　前記第２基板は、前記第２回路パターンが配置された側の面の反対側に、外部と接続する外部導体を有し、
    　前記外部導体は、
    　前記第１基板と前記第２基板の配列方向から見た場合に、前記接続領域と重なる領域に形成されている
    　ことを特徴とする請求項２に記載の電力変換装置。
  4. 　前記複数のキャパシタは、前記第３基板の前記第２仮想平面側に設けられたキャパシタよりも、前記第３基板の前記第１仮想平面側に設けられたキャパシタの方が、前記第３基板に対する高さが高い
    　ことを特徴とする請求項１に記載の電力変換装置。
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