JP6701878B2 - 電力変換装置 - Google Patents

Description

この発明は、電力変換装置に関し、特に、基板に複数の半導体素子を設ける電力変換回路に関する。

従来、基板に複数の半導体素子を設ける電力変換装置が知られている（たとえば、特許文献１参照）。

上記特許文献１に記載の電力変換装置（インバータモジュール）では、円形の基板上の外周部に沿って、一対のＵ相用の半導体素子（単相インバータ回路）、一対のＶ相用の半導体素子、および、一対のＷ相用の半導体素子が周状に配置されている。また、複数のコンデンサが基板の中央部に配置され、対応する各相の半導体素子と配線によって電気的に接続されている。

特許第４７０８９５１号公報

上記特許文献１に記載された電力変換装置（インバータモジュール）では、円形の基板上の外周部に周状に配置される一対のＵ相用の半導体素子、一対のＶ相用の半導体素子、および、一対のＷ相用の半導体素子の各々と、中央部のコンデンサとの間にそれぞれ配線を設ける必要があるので、配線の合計長さが大きくなり、インダクタンスが増加するという不都合がある。ここで、電力変換装置のインダクタンスを低減するために、複数のコンデンサに近接させて、各相の半導体素子を基板上の所定の方向に沿って並べる手法が知られている。しかしながら、各相の半導体素子を所定の方向に並べて配置することにより、基板の所定の方向の幅が大きくなるので、基板が大型化するという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、インダクタンスの増大を抑制しながら基板の大型化を抑制することが可能な電力変換装置を提供することである。

この発明の一の局面による電力変換装置は、基板と、第１の相の一対の第１半導体素子と、第２の相の一対の第２半導体素子と、第３の相の一対の第３半導体素子と、一対の第１半導体素子、一対の第２半導体素子、および、一対の第３半導体素子のそれぞれに接続される複数の直流部と、を備え、平面視において、一対の第１半導体素子は、基板の第１方向の端部側において第１方向と交差する第２方向に並んで配置され、一対の第２半導体素子および一対の第３半導体素子の各々は、基板の中央部側において、第２方向に沿って並んで配置されており、複数の直流部は、基板において、一対の第２半導体素子および一対の第３半導体素子の近傍に配置されている。

この発明の一の局面による電力変換装置では、上記のように、一対の第２半導体素子および一対の第３半導体素子の各々が、基板の中央部側において、第２方向に沿って並んで配置されていることによって、直流部を一対の第２半導体素子および一対の第３半導体素子の近傍に配置すれば、一対の第２半導体素子および一対の第３半導体素子の各々を周状に配置する場合に比べて、配線距離を小さくすることができるので、インダクタンスの増大を抑制することができる。また、一対の第１半導体素子が、基板の第１方向の端部側において第１方向と交差する第２方向に並んで配置され、一対の第２半導体素子および一対の第３半導体素子の各々が、基板の中央部側において、第２方向に沿って並んで配置されることによって、一対の第１半導体素子、一対の第２半導体素子、および、一対の第３半導体素子の各々が、第２方向に沿って一列に並んで配置される場合に比べて、基板の第２方向の幅を小さくすることができる。これらの結果、インダクタンスの増大を抑制しながら基板の大型化を抑制することができる。

上記一の局面による電力変換装置において、好ましくは、基板は、円形形状を有し、円形形状の基板の所定の半径方向を第１方向とした場合に、所定の半径方向の外側端部側に、所定の半径方向と交差する第２方向に沿って、第２方向の一方側から他方側に向かって、一対の第２半導体素子および一対の第３半導体素子が並んで配置されている。このように構成すれば、円形形状を有する基板において、一対の第１半導体素子、一対の第２半導体素子、および、一対の第３半導体素子の各々が、第２方向に沿って並んで配置される場合に比べて、基板の大型化（円形形状の基板の直径が大きくなること）を効果的に抑制することができる。

この場合、好ましくは、一対の第１半導体素子の第２方向の一方側および他方側の端部は、それぞれ、一対の第２半導体素子の第２方向の一方側における外側端部および一対の第３半導体素子の第２方向の他方側における外側端部よりも内側に配置されるように構成されている。このように構成すれば、一対の第１半導体素子の第２方向に沿った幅が、一対の第２半導体素子および一対の第３半導体素子の合計の第２方向に沿った幅よりも小さくなるので、比較的面積の小さい円形形状の基板の外側端部側に、容易に、一対の第１半導体素子を配置することができる。

上記円形形状を有する基板を備える電力変換装置において、好ましくは、平面視において、一対の第２半導体素子および一対の第３半導体素子から相対的に近い領域に配置される直流部の数が、一対の第２半導体素子および一対の第３半導体素子から相対的に遠い領域に配置される直流部の数よりも大きくなるように構成されている。このように構成すれば、相対的に遠い領域に配置される直流部の配置領域の大きさを、相対的に近い領域に配置される直流部の配置領域の大きさに比べて小さくすることができるので、比較的面積の小さい円形形状の基板の外側端部側に、容易に、直流部を配置することができる。

この場合、好ましくは、一対の第２半導体素子および一対の第３半導体素子から相対的に遠い領域に配置される直流部の第２方向の一方側および他方側の端部は、一対の第２半導体素子および一対の第３半導体素子から相対的に近い領域に配置される直流部の第２方向の一方側および他方側の端部よりも内側に配置されるように構成されている。このように構成すれば、一対の第２半導体素子および一対の第３半導体素子から相対的に遠い領域に配置される直流部の第２方向の一方側の端部から他方側の端部までの第２方向に沿った方向の幅が、一対の第２半導体素子および一対の第３半導体素子から相対的に近い領域に配置される直流部の第２方向の一方側の端部から他方側の端部までの第２方向に沿った方向の幅よりも小さくなるので、比較的面積の小さい円形形状の基板の外側端部側に、容易に、直流部を配置することができる。

上記直流部を備える電力変換装置において、好ましくは、一対の第１半導体素子は、第１正電位側素子と第１負電位側素子とを含み、一対の第２半導体素子は、第２正電位側素子と第２負電位側素子とを含み、一対の第３半導体素子は、第３正電位側素子と第３負電位側素子とを含み、第１正電位側素子が、第２負電位側素子よりも第２正電位側素子に近い側に配置されるとともに、第１負電位側素子が、第３正電位側素子よりも第３負電位側素子に近い側に配置され、第１正電位側素子と、第２正電位側素子と、直流部の正電位側とを電気的に接続するとともに、第２正電位側素子と第３負電位側素子との間を通るように基板上に設けられた第１正電位用配線と、第１負電位側素子と、第３負電位側素子と、直流部の負電位側とを電気的に接続するとともに、第２正電位側素子と第３負電位側素子との間を通るように基板上に設けられた第１負電位用配線と、第２負電位側素子と、直流部の負電位側とを電気的に接続するように、基板上に設けられた第２負電位用配線と、第３正電位側素子と、直流部の正電位側とを電気的に接続するように、基板上に設けられた第２正電位用配線と、をさらに備える。このように構成すれば、第１正電位側素子、および、第２正電位側素子の各々が共通の配線により接続されるので、第１正電位側素子、および、第２正電位側素子の各々を、別個の配線を介して直流部の正電位側と接続する場合に比べて、配線幅を大きくすることができる。その結果、第１正電位用配線のインダクタンスを低減することができる。また、第１負電位側素子、および、第３負電位側素子の各々が共通の配線により接続されるので、第１負電位側素子、および、第３負電位側素子の各々を、別個の配線を介して直流部の負電位側と接続する場合に比べて、配線幅を大きくすることができる。その結果、第１負電位用配線のインダクタンスを低減させることができる。また、第１正電位用配線、および、第１負電位用配線の各々を、第２正電位側素子と第３負電位側素子との間に通すことによって、第１正電位用配線、および、第１負電位用配線の各々の配線長を小さくすることができる。その結果、第１正電位用配線、および、第１負電位用配線の各々のインダクタンスを低減させることができる。

上記直流部を備える電力変換装置において、好ましくは、一対の第１半導体素子は、第１正電位側素子と第１負電位側素子とを含み、一対の第２半導体素子は、第２正電位側素子と第２負電位側素子とを含み、一対の第３半導体素子は、第３正電位側素子と第３負電位側素子とを含み、基板は、一対の第１半導体素子と一対の第２半導体素子と一対の第３半導体素子と直流部とが配置される表層と、表層の下方に設けられ、正電位用配線層と、正電位用配線層と絶縁層を介して積層される負電位用配線層とを含み、第１正電位側素子、第２正電位側素子、および、第３正電位側素子の各々と、直流部の正電位側とは、表層を貫通する第１貫通孔と正電位用配線層とを介して電気的に接続されているとともに、第１負電位側素子、第２負電位側素子、および、第３負電位側素子の各々と、直流部の負電位側とは、表層を貫通する第２貫通孔と負電位用配線層とを介して電気的に接続されるように構成されている。このように構成すれば、表層の下方に正電位用配線層および負電位用配線層の各々を設けることによって、表層上に各配線を設ける場合に比べて、配線幅を大きくすることができる。その結果、第１正電位側素子、第２正電位側素子、および、第３正電位側素子の各々と直流部の正電位側との間のインダクタンスを低減させることができる。また、第１負電位側素子、第２負電位側素子、および、第３負電位側素子の各々と直流部の負電位側との間のインダクタンスを低減させることができる。

上記一の局面による電力変換装置において、好ましくは、基板は、一対の第１半導体素子と一対の第２半導体素子と一対の第３半導体素子とが配置される第１基板と、第１基板とは別個に設けられ、複数の直流部が配置される第２基板とを含む。このように構成すれば、第１基板の冷却と第２基板の冷却とを別々に行うことができるので、発熱量の大きい、一対の第１半導体素子、一対の第２半導体素子、および、一対の第３半導体素子の各々を効果的に冷却することができる。

本発明によれば、上記のように、インダクタンスの増大を抑制しながら基板の大型化を抑制することが可能な電力変換装置を提供することができる。

本発明の第１実施形態による電力変換装置の全体構成を示した上面図である。 本発明の第１〜第３実施形態による電力変換装置の回路構成を示した図である。 本発明の第１〜第３実施形態による半導体素子の構成を示した図である。 本発明の第１実施形態による電力変換装置の配線方法を示した上面図である。 本発明の第２実施形態による電力変換装置の配線方法を示した上面図である。 本発明の第３実施形態による電力変換装置の配線方法を示した断面図である。 本発明の第３実施形態による電力変換装置の正電位用配線層を示した上面図である。 本発明の第３実施形態による電力変換装置の負電位用配線層を示した上面図である。 本発明の第３実施形態による電力変換装置の出力用配線層を示した上面図である。 本発明の第１実施形態の変形例による電力変換装置の構成を示した斜視図である。

以下、本発明を具体化した実施形態を図面に基づいて説明する。

［第１実施形態］
まず、図１〜図４を参照して、本発明の第１実施形態による電力変換装置１００の構成について説明する。

（電力変換回路の構成）
本発明の第１実施形態による電力変換装置１００は、図１に示すように、円形形状の基板１を含む。

基板１上には、５つの円形のコンデンサ２が設けられている。また、基板１上には、一対のＵ相半導体素子３と、一対のＶ相半導体素子４と、一対のＷ相半導体素子５とが設けられている。また、一対のＵ相半導体素子３、一対のＶ相半導体素子４、および、一対のＷ相半導体素子５の各々は、対応するコンデンサ２と電気的に接続されている。なお、コンデンサ２、および、Ｕ相半導体素子３は、それぞれ、特許請求の範囲の「直流部」および「第１半導体素子」の一例である。また、Ｖ相半導体素子４、および、Ｗ相半導体素子５は、それぞれ、特許請求の範囲の「第２半導体素子」および「第３半導体素子」の一例である。

ここで、第１実施形態では、一対のＵ相半導体素子３は、上アームを構成する半導体素子３ａと下アームを構成する半導体素子３ｂとを含む。また、一対のＶ相半導体素子４は、上アームを構成する半導体素子４ａと下アームを構成する半導体素子４ｂとを含む。また、一対のＷ相半導体素子５は、上アームを構成する半導体素子５ａと下アームを構成する半導体素子５ｂとを含む。また、平面視において、上アームを構成する半導体素子３ａと下アームを構成する半導体素子３ｂとは、基板１のＸ方向の端部１ａ側においてＹ方向に沿って並んで配置されている。また、上アームを構成する半導体素子４ａと下アームを構成する半導体素子４ｂは、基板１の中央部Ｏ側において、Ｙ方向に沿って並んで配置されている。同様に、上アームを構成する半導体素子５ａと下アームを構成する半導体素子５ｂとは、基板１の中央部Ｏ側において、Ｙ方向に沿って並んで配置されている。具体的には、上アームを構成する半導体素子４ａ、下アームを構成する半導体素子４ｂ、上アームを構成する半導体素子５ａ、および、下アームを構成する半導体素子５ｂは、Ｙ方向に沿って並んで配置されている。なお、上アームを構成する半導体素子３ａ、および、下アームを構成する半導体素子３ｂは、それぞれ、「第１正電位側素子」および「第１負電位側素子」の一例である。また、上アームを構成する半導体素子４ａ、および、下アームを構成する半導体素子４ｂは、それぞれ、「第２正電位側素子」および「第２負電位側素子」の一例である。上アームを構成する半導体素子５ａ、および、下アームを構成する半導体素子５ｂは、それぞれ、「第３正電位側素子」および「第３負電位側素子」の一例である。また、Ｘ方向、および、Ｙ方向は、それぞれ、特許請求の範囲の「第１方向」および「第２方向」の一例である。

また、基板１の中央部Ｏを通るＸ方向に延びる線分αに対して、Ｙ１方向側に一対のＶ相半導体素子４が配置されている。また、線分αに対して、Ｙ２方向側に一対のＷ相半導体素子５が配置されている。

また、上アームを構成する半導体素子３ａは、線分αに対してＹ１方向側に配置されている。また、下アームを構成する半導体素子３ｂは、線分αに対してＹ２方向側に配置されている。

また、第１実施形態では、一対のＵ相半導体素子３のＹ方向の一方側の端部３ｃおよび他方側の端部３ｄは、それぞれ、一対のＶ相半導体素子４のＹ方向の一方側（Ｙ１方向側）における外側端部４ｃおよび一対のＷ相半導体素子５のＹ方向の他方側（Ｙ２方向側）における外側端部５ｃよりも内側に配置されるように構成されている。具体的には、一対のＵ相半導体素子３のＹ方向の一方側（Ｙ１方向側）の端部３ｃは、外側端部４ｃよりもＹ２方向側に配置されている。また、一対のＵ相半導体素子３のＹ方向の他方側（Ｙ２方向側）の端部３ｄは、外側端部５ｃよりもＹ１方向側に配置されている。

また、第１実施形態では、上アームを構成する半導体素子３ａは、下アームを構成する半導体素子４ｂよりも上アームを構成する半導体素子４ａに近い側に配置される。また、下アームを構成する半導体素子３ｂは、上アームを構成する半導体素子５ａよりも下アームを構成する半導体素子５ｂに近い側に配置される。具体的には、Ｙ方向において、上アームを構成する半導体素子３ａの端部３ｃは、上アームを構成する半導体素子４ａのＹ２方向側の端部４ｄの近傍に配置されている。また、Ｙ方向において、下アームを構成する半導体素子３ｂの端部３ｄは、下アームを構成する半導体素子５ｂのＹ１方向側の端部５ｄの近傍に配置されている。

また、Ｘ方向において、上アームを構成する半導体素子３ａのＸ２方向側の端部３ｅと、上アームを構成する半導体素子４ａのＸ１方向側の端部４ｅとの間は、長さＬ１だけ離間している。また、上アームを構成する半導体素子４ａの端部４ｄと、下アームを構成する半導体素子５ｂの端部５ｄとの間は、長さＬ１よりも大きい長さＬ２だけ離間している。また、上アームを構成する半導体素子３ａと下アームを構成する半導体素子３ｂとの間の長さ、上アームを構成する半導体素子４ａと下アームを構成する半導体素子４ｂとの間の長さ、および、上アームを構成する半導体素子５ａと下アームを構成する半導体素子５ｂとの間の長さの各々は、略同等であるとともに、長さＬ１に対して十分に小さい。また、上アームを構成する半導体素子４ａの端部４ｄと線分αとの間の間隔の長さ、および、下アームを構成する半導体素子５ｂの端部５ｄと線分αとの間の間隔の長さの各々は、Ｌ２／２である。

また、第１実施形態では、平面視において、一対のＶ相半導体素子４および一対のＷ相半導体素子５から相対的に近い領域に配置されるコンデンサ２の数が、一対のＶ相半導体素子４および一対のＷ相半導体素子５から相対的に遠い領域に配置されるコンデンサ２の数よりも大きくなるように構成されている。具体的には、一対のＶ相半導体素子４および一対のＷ相半導体素子５から相対的に近い領域に配置されるコンデンサ２は、Ｙ方向に沿って３つ並んで配置されている。また、一対のＶ相半導体素子４および一対のＷ相半導体素子５から相対的に遠い領域に配置されるコンデンサ２は、Ｙ方向に沿って２つ並んで配置されている。

また、第１実施形態では、Ｙ方向において、一対のＶ相半導体素子４および一対のＷ相半導体素子５から相対的に遠い領域に配置されるコンデンサ２のＹ方向の一方側の端部２ａおよび他方側の端部２ｂは、一対のＶ相半導体素子４および一対のＷ相半導体素子５から相対的に近い領域に配置されるコンデンサ２のＹ方向の一方側の端部２ｃおよび他方側の端部２ｄよりも内側に配置されるように構成されている。すなわち、一対のＶ相半導体素子４および一対のＷ相半導体素子５から相対的に遠い領域に配置されるコンデンサ２のＹ方向の一方側（Ｙ１方向側）の端部２ａは、一対のＶ相半導体素子４および一対のＷ相半導体素子５から相対的に近い領域に配置されるコンデンサ２のＹ方向の一方側（Ｙ１方向側）の端部２ｃよりもＹ２方向側に配置される。また、一対のＶ相半導体素子４および一対のＷ相半導体素子５から相対的に遠い領域に配置されるコンデンサ２のＹ方向の他方側（Ｙ２方向側）の端部２ｂは、一対のＶ相半導体素子４および一対のＷ相半導体素子５から相対的に近い領域に配置されるコンデンサ２のＹ方向の他方側（Ｙ２方向側）の端部２ｄよりもＹ１方向側に配置される。

図２に示すように、上アームを構成する半導体素子３ａ、上アームを構成する半導体素子４ａ、および、上アームを構成する半導体素子５ａの各々のドレイン電極Ｄは、コンデンサ２の正電位端子２ｅ、および、直流電源６の正電位側の各々と電気的に接続されている。また、下アームを構成する半導体素子３ｂ、下アームを構成する半導体素子４ｂ、および、下アームを構成する半導体素子５ｂの各々のソース電極Ｓは、コンデンサ２の負電位端子２ｆ、および、直流電源６の負電位側の各々と電気的に接続されている。また、上アームを構成する半導体素子３ａ、上アームを構成する半導体素子４ａ、上アームを構成する半導体素子５ａ、下アームを構成する半導体素子３ｂ、下アームを構成する半導体素子４ｂ、および、下アームを構成する半導体素子５ｂの各々のゲート電極Ｇは、ゲート駆動回路１０１と電気的に接続されている。また、上アームを構成する半導体素子３ａのソース電極Ｓと下アームを構成する半導体素子３ｂのドレイン電極Ｄとは、電気的に接続されている。また、上アームを構成する半導体素子３ａのソース電極Ｓ、および、下アームを構成する半導体素子３ｂのドレイン電極Ｄの各々は、モータ１０２と電気的に接続されている。また、上アームを構成する半導体素子４ａのソース電極Ｓと下アームを構成する半導体素子４ｂのドレイン電極Ｄとは、電気的に接続されている。また、上アームを構成する半導体素子４ａのソース電極Ｓ、および、下アームを構成する半導体素子４ｂのドレイン電極Ｄの各々は、モータ１０２と電気的に接続されている。また、上アームを構成する半導体素子５ａのソース電極Ｓと下アームを構成する半導体素子５ｂのドレイン電極Ｄとは、電気的に接続されている。また、上アームを構成する半導体素子５ａのソース電極Ｓ、および、下アームを構成する半導体素子５ｂのドレイン電極Ｄの各々は、モータ１０２と電気的に接続されている。なお、直流電源６は、特許請求の範囲の「直流部」の一例である。また、正電位端子２ｅ、および、負電位端子２ｆは、それぞれ、特許請求の範囲の「正電位側」および「負電位側」の一例である。

図３に示すように、上アームを構成する半導体素子３ａのドレイン電極Ｄ、ソース電極Ｓ、および、ゲート電極Ｇの各々は、上アームを構成する半導体素子３ａの表面３０ａ上に配置されている。また、上アームを構成する半導体素子３ａは、表面３０ａが基板１（図示せず）に対向するように配置されている。すなわち、表面３０ａがＺ２方向側を向くように、上アームを構成する半導体素子３ａが配置されている。なお、図３では図示を省略するが、下アームを構成する半導体素子３ｂ、上アームを構成する半導体素子４ａ、下アームを構成する半導体素子４ｂ、上アームを構成する半導体素子５ａ、および、下アームを構成する半導体素子５ｂの各々も、上アームを構成する半導体素子３ａと同様に構成され、上アームを構成する半導体素子３ａと同様に配置されている。

図４に示すように、基板１は、金属基板１０３（たとえば、アルミ板）の上部に、絶縁層１０４を介して、導電性の表層７（たとえば、銅箔）が設けられている。上アームを構成する半導体素子３ａ、下アームを構成する半導体素子３ｂ、上アームを構成する半導体素子４ａ、下アームを構成する半導体素子４ｂ、上アームを構成する半導体素子５ａ、および、下アームを構成する半導体素子５ｂの各々は、表層７上に配置されている。また、表層７にパターンを形成することによって、一対のＵ相半導体素子３、一対のＶ相半導体素子４、および、一対のＷ相半導体素子５の各々と、対応するコンデンサ２とを電気的に接続するように構成されている。

上アームを構成する半導体素子３ａは、ドレイン電極ＤをＸ２方向側に向けるとともに、ソース電極ＳをＸ１方向側に向けるように配置されている。また、下アームを構成する半導体素子３ｂは、ドレイン電極ＤをＸ１方向側に向けるとともに、ソース電極ＳをＸ２方向側に向けるように配置されている。また、上アームを構成する半導体素子４ａは、ドレイン電極ＤをＸ２方向側に向けるとともに、ソース電極ＳをＸ１方向側に向けるように配置されている。また、下アームを構成する半導体素子４ｂは、ドレイン電極ＤをＸ１方向側に向けるとともに、ソース電極ＳをＸ２方向側に向けるように配置されている。また、上アームを構成する半導体素子５ａは、ドレイン電極ＤをＸ２方向側に向けるとともに、ソース電極ＳをＸ１方向側に向けるように配置されている。また、下アームを構成する半導体素子５ｂは、ドレイン電極ＤをＸ１方向側に向けるとともに、ソース電極ＳをＸ２方向側に向けるように配置されている。なお、図４では、各アームのゲート電極Ｇは図示を省略している。

また、５つのコンデンサ２のうち、Ｙ方向における中央のコンデンサ２（２０）は、正電位端子２ｅをＹ１方向側に向けるとともに、負電位端子２ｆをＹ２方向側に向けるように配置されている。また、Ｙ方向における中央のコンデンサ２（２０）以外のコンデンサ２の各々は、正電位端子２ｅをＹ２方向側に向けるとともに、負電位端子２ｆをＹ１方向側に向けるように配置されている。また、コンデンサ２は、正電位端子２ｅと負電位端子２ｆとが設けられる面２ｇが、表層７に密接するように設けられている。

また、第１実施形態では、電力変換装置１００は、上アームを構成する半導体素子３ａと、上アームを構成する半導体素子４ａと、コンデンサ２の正電位端子２ｅとを電気的に接続する、基板１上に設けられた正電位用配線７ａを備える。正電位用配線７ａは、上アームを構成する半導体素子４ａと下アームを構成する半導体素子５ｂとの間を通る。また、電力変換装置１００は、下アームを構成する半導体素子３ｂと、下アームを構成する半導体素子５ｂと、コンデンサ２の負電位端子２ｆとを電気的に接続する、基板１上に設けられた負電位用配線７ｂを備える。負電位用配線７ｂは、上アームを構成する半導体素子４ａと下アームを構成する半導体素子５ｂとの間を通る。また、電力変換装置１００は、下アームを構成する半導体素子４ｂと、コンデンサ２の負電位端子２ｆとを電気的に接続する、基板１上に設けられた負電位用配線７ｃを備える。また、電力変換装置１００は、上アームを構成する半導体素子５ａと、コンデンサ２の正電位端子２ｅとを電気的に接続する、基板１上に設けられた正電位用配線７ｄを備える。なお、正電位用配線７ａ、および、負電位用配線７ｂは、それぞれ、特許請求の範囲の「第１正電位用配線」および「第１負電位用配線」の一例である。また、負電位用配線７ｃ、および、正電位用配線７ｄは、それぞれ、特許請求の範囲の「第２負電位用配線」および「第２正電位用配線」の一例である。

具体的には、上アームを構成する半導体素子３ａのドレイン電極Ｄと、上アームを構成する半導体素子４ａのドレイン電極Ｄと、Ｙ方向における中央のコンデンサ２（２０）の正電位端子２ｅと、Ｙ１方向側の２つのコンデンサ２の各々の正電位端子２ｅとが、正電位用配線７ａを介して電気的に接続されている。また、下アームを構成する半導体素子３ｂのソース電極Ｓと、下アームを構成する半導体素子５ｂのソース電極Ｓと、中央のコンデンサ２（２０）の負電位端子２ｆと、Ｙ２方向側の２つのコンデンサ２の各々の負電位端子２ｆとが、負電位用配線７ｂを介して電気的に接続されている。また、下アームを構成する半導体素子４ｂのソース電極Ｓと、Ｙ１方向側の２つのコンデンサ２の各々の負電位端子２ｆとが、負電位用配線７ｃを介して電気的に接続されている。また、上アームを構成する半導体素子５ａのドレイン電極Ｄと、Ｙ２方向側の２つのコンデンサ２の各々の正電位端子２ｅとが、正電位用配線７ｄを介して電気的に接続されている。すなわち、Ｙ１方向側から、負電位用配線７ｃ、正電位用配線７ａ、負電位用配線７ｂ、正電位用配線７ｄの順番で配置されている。なお、各配線間の長さは、長さＬ１に比べて十分に小さい。

また、上アームを構成する半導体素子３ａのソース電極Ｓと下アームを構成する半導体素子３ｂのドレイン電極Ｄとは、出力用配線７ｅを介して電気的に接続されている。また、上アームを構成する半導体素子４ａのソース電極Ｓと下アームを構成する半導体素子４ｂのドレイン電極Ｄとは、出力用配線７ｆを介して電気的に接続されている。また、上アームを構成する半導体素子５ａのソース電極Ｓと下アームを構成する半導体素子５ｂのドレイン電極Ｄとは、出力用配線７ｇを介して電気的に接続されている。

（第１実施形態の効果）
第１実施形態では、以下のような効果を得ることができる。

第１実施形態では、上記のように、基板１と、一対のＵ相半導体素子３と、一対のＶ相半導体素子４と、一対のＷ相半導体素子５と、を備え、平面視において、一対のＵ相半導体素子３を、基板１のＸ方向の端部１ａ側においてＸ方向と交差するＹ方向に並んで配置し、一対のＶ相半導体素子４および一対のＷ相半導体素子５の各々を、基板１の中央部Ｏ側において、Ｙ方向に沿って並んで配置するように、電力変換装置１００を構成する。これにより、一対のＶ相半導体素子４および一対のＷ相半導体素子５の各々が、基板１の中央部Ｏ側において、Ｙ方向に沿って並んで配置されていることによって、コンデンサ２を一対のＶ相半導体素子４および一対のＷ相半導体素子５の近傍に配置すれば、一対のＶ相半導体素子４および一対のＷ相半導体素子５の各々を周状に配置する場合に比べて、配線距離を小さくすることができるので、インダクタンスの増大を抑制することができる。また、一対のＵ相半導体素子３が、基板１のＸ方向の端部１ａ側においてＸ方向と交差するＹ方向に並んで配置され、一対のＶ相半導体素子４および一対のＷ相半導体素子５の各々が、基板１の中央部側において、Ｙ方向に沿って並んで配置されることによって、一対のＵ相半導体素子３、一対のＶ相半導体素子４、および、一対のＷ相半導体素子５の各々が、Ｙ方向に沿って一列に並んで配置される場合に比べて、基板１のＹ方向の幅を小さくすることができる。これらの結果、インダクタンスの増大を抑制しながら基板１の大型化を抑制することができる。

また、第１実施形態では、上記のように、基板１は、円形形状を有し、円形形状の基板１の所定の半径方向をＸ方向とした場合に、所定の半径方向の外側端部側に、所定の半径方向と交差するＹ方向に沿って、Ｙ方向の一方側から他方側に向かって、一対のＶ相半導体素子４および一対のＷ相半導体素子５を並んで配置するように、電力変換装置１００を構成する。これにより、円形形状を有する基板１において、一対のＵ相半導体素子３、一対のＶ相半導体素子４、および、一対のＷ相半導体素子５の各々が、Ｙ方向に沿って一列に並んで配置される場合に比べて、基板１の大型化（円形形状の基板１の直径が大きくなること）を効果的に抑制することができる。

また、第１実施形態では、上記のように、一対のＵ相半導体素子３のＹ方向の一方側の端部３ｃおよび他方側の端部３ｄを、それぞれ、一対のＶ相半導体素子４のＹ方向の一方側における外側端部４ｃおよび一対のＷ相半導体素子５のＹ方向の他方側における外側端部５ｃよりも内側に配置するように、電力変換装置１００を構成する。これにより、一対のＵ相半導体素子３のＹ方向に沿った幅が、一対のＶ相半導体素子４および一対のＷ相半導体素子５の合計のＹ方向に沿った幅よりも小さくなるので、比較的面積の小さい円形形状の基板１の外側端部側に、容易に、一対のＵ相半導体素子３を配置することができる。

また、第１実施形態では、上記のように、一対のＵ相半導体素子３、一対のＶ相半導体素子４、および、一対のＷ相半導体素子５のそれぞれに対応するように設けられている複数のコンデンサ２をさらに備え、平面視において、一対のＶ相半導体素子４および一対のＷ相半導体素子５から相対的に近い領域に配置されるコンデンサ２の数を、一対のＶ相半導体素子４および一対のＷ相半導体素子５から相対的に遠い領域に配置されるコンデンサ２の数よりも大きくするように、電力変換装置１００を構成する。これにより、相対的に遠い領域に配置されるコンデンサ２の配置領域の大きさを、相対的に近い領域に配置されるコンデンサ２の配置領域の大きさに比べて小さくすることができるので、比較的面積の小さい円形形状の基板１の外側端部側に、容易に、コンデンサ２を配置することができる。

また、第１実施形態では、上記のように、一対のＶ相半導体素子４および一対のＷ相半導体素子５から相対的に遠い領域に配置されるコンデンサ２のＹ方向の一方側の端部２ａおよび他方側の端部２ｂを、一対のＶ相半導体素子４および一対のＷ相半導体素子５から相対的に近い領域に配置されるコンデンサ２のＹ方向の一方側の端部２ｃおよび他方側の端部２ｄよりも内側に配置するように、電力変換装置１００を構成する。これにより、一対のＶ相半導体素子４および一対のＷ相半導体素子５から相対的に遠い領域に配置されるコンデンサ２のＹ方向の一方側の端部２ａから他方側の端部２ｂまでのＹ方向に沿った方向の幅が、一対のＶ相半導体素子４および一対のＷ相半導体素子５から相対的に近い領域に配置されるコンデンサ２のＹ方向の一方側の端部２ｃから他方側の端部２ｄまでのＹ方向に沿った方向の幅よりも小さくなるので、比較的面積の小さい円形形状の基板１の外側端部側に、容易に、コンデンサ２を配置することができる。

また、第１実施形態では、上記のように、一対のＵ相半導体素子３は、上アームを構成する半導体素子３ａと下アームを構成する半導体素子３ｂとを含み、一対のＶ相半導体素子４は、上アームを構成する半導体素子４ａと下アームを構成する半導体素子４ｂとを含み、一対のＷ相半導体素子５は、上アームを構成する半導体素子５ａと下アームを構成する半導体素子５ｂとを含む。上アームを構成する半導体素子３ａは、下アームを構成する半導体素子４ｂよりも上アームを構成する半導体素子４ａに近い側に配置されるとともに、下アームを構成する半導体素子３ｂは、上アームを構成する半導体素子５ａよりも下アームを構成する半導体素子５ｂに近い側に配置されている。上アームを構成する半導体素子３ａと、上アームを構成する半導体素子４ａと、コンデンサ２の正電位端子２ｅとを電気的に接続するとともに、上アームを構成する半導体素子４ａと下アームを構成する半導体素子５ｂとの間を通るように基板１上に設けられた正電位用配線７ａと、下アームを構成する半導体素子３ｂと、下アームを構成する半導体素子５ｂと、コンデンサ２の負電位端子２ｆとを電気的に接続するとともに、上アームを構成する半導体素子４ａと下アームを構成する半導体素子５ｂとの間を通るように基板１上に設けられた負電位用配線７ｂと、下アームを構成する半導体素子４ｂと、コンデンサ２の負電位端子２ｆとを電気的に接続するように、基板１上に設けられた負電位用配線７ｃと、上アームを構成する半導体素子５ａと、コンデンサ２の正電位端子２ｅとを電気的に接続するように、基板１上に設けられた正電位用配線７ｄと、を備えるように、電力変換装置１００を構成する。これにより、上アームを構成する半導体素子３ａ、および、上アームを構成する半導体素子４ａの各々が共通の配線により接続されるので、上アームを構成する半導体素子３ａ、および、上アームを構成する半導体素子４ａの各々を、別個の配線を介してコンデンサ２の正電位端子２ｅと接続する場合に比べて、配線幅を大きくすることができる。その結果、正電位用配線７ａのインダクタンスを低減することができる。また、下アームを構成する半導体素子３ｂ、および、下アームを構成する半導体素子５ｂの各々が共通の配線により接続されるので、下アームを構成する半導体素子３ｂ、および、下アームを構成する半導体素子５ｂの各々を、別個の配線を介してコンデンサ２の負電位端子２ｆと接続する場合に比べて、配線幅を大きくすることができる。その結果、負電位用配線７ｂのインダクタンスを低減させることができる。また、正電位用配線７ａ、および、負電位用配線７ｂの各々を、上アームを構成する半導体素子４ａと下アームを構成する半導体素子５ｂとの間に通すことによって、正電位用配線７ａ、および、負電位用配線７ｂの各々の配線長を小さくすることができる。その結果、正電位用配線７ａ、および、負電位用配線７ｂの各々のインダクタンスを低減させることができる。

［第２実施形態］
図５を参照して、本発明の第２実施形態による電力変換装置２００の構成について説明する。第２実施形態では、上記第１実施形態の構成と異なり、基板１１は、２つの互いに異なる基板を接合した構成である。なお、上記第１実施形態と同様の構成は、第１実施形態と同じ符号を付して図示するとともに説明を省略する。

第２実施形態では、図５に示すように、基板１１は、一対のＵ相半導体素子３と一対のＶ相半導体素子４と一対のＷ相半導体素子５とが配置される第１基板１１ａを含む。また、基板１１は、第１基板１１ａとは別個に設けられ、コンデンサ２が配置される第２基板１１ｂを含む。具体的には、第１基板１１ａおよび第２基板１１ｂの各々は、半円形状を有している。また、第１基板１１ａと第２基板１１ｂとは、基板１１全体が円形形状になるように、半田付けによって接合されている。

基板１１は、金属基板（図示せず、たとえばアルミ板）の上部に、絶縁層１０４を介して、導電性の表層１７（たとえば、銅箔）が設けられている。上アームを構成する半導体素子３ａ、下アームを構成する半導体素子３ｂ、上アームを構成する半導体素子４ａ、下アームを構成する半導体素子４ｂ、上アームを構成する半導体素子５ａ、および、下アームを構成する半導体素子５ｂの各々は、表層１７上に配置されている。また、表層１７にパターンを形成することによって、一対のＵ相半導体素子３、一対のＶ相半導体素子４、および、一対のＷ相半導体素子５の各々と、対応するコンデンサ２とを、対応する電極パッド１２を介して電気的に接続するように構成されている。

第１基板１１ａには、第１基板１１ａと第２基板１１ｂとの境界近傍において、Ｙ方向に沿って電極パッド１２が４つ並んで配置されている。また、第２基板１１ｂには、第１基板１１ａと第２基板１１ｂとの境界近傍において、Ｙ方向に沿って電極パッド１２が４つ並んで配置されている。

下アームを構成する半導体素子４ｂのソース電極Ｓと、第１基板１１ａのＹ１方向側から１番目の電極パッド１２とは、表層１７を介して電気的に接続されている。また、上アームを構成する半導体素子３ａのドレイン電極Ｄと、上アームを構成する半導体素子４ａのドレイン電極Ｄと、第１基板１１ａのＹ１方向側から２番目の電極パッド１２とは、表層１７を介して電気的に接続されている。また、下アームを構成する半導体素子３ｂのソース電極Ｓと、下アームを構成する半導体素子５ｂのソース電極Ｓと、第１基板１１ａのＹ１方向側から３番目の電極パッド１２とは、表層１７を介して電気的に接続されている。また、上アームを構成する半導体素子５ａのドレイン電極Ｄと、第１基板１１ａのＹ１方向側から４番目の電極パッド１２とは、表層１７を介して電気的に接続されている。

また、第２基板１１ｂのＹ１方向側から１番目の電極パッド１２と、Ｙ１方向側の２つのコンデンサ２の各々の負電位端子２ｆとは、表層１７を介して電気的に接続されている。また、第２基板１１ｂのＹ１方向側から２番目の電極パッド１２と、Ｙ１方向側の２つのコンデンサ２の各々の正電位端子２ｅと、Ｙ方向における中央のコンデンサ２（２０）の正電位端子２ｅとは、表層１７を介して電気的に接続されている。また、第２基板１１ｂのＹ１方向側から３番目の電極パッド１２と、Ｙ方向における中央のコンデンサ２（２０）の負電位端子２ｆとＹ２方向側の２つのコンデンサ２の各々の負電位端子２ｆとは、表層１７を介して電気的に接続されている。また、第２基板１１ｂのＹ１方向側から４番目の電極パッド１２と、Ｙ２方向側の２つのコンデンサ２の各々の正電位端子２ｅとは、表層１７を介して電気的に接続されている。

また、第１基板１１ａのＹ１方向側から１番目の電極パッド１２と、第２基板１１ｂのＹ１方向側から１番目の電極パッド１２とは、銅バー１３を介して電気的に接続されている。また、第１基板１１ａのＹ１方向側から２番目の電極パッド１２と、第２基板１１ｂのＹ１方向側から２番目の電極パッド１２とは、銅バー１３を介して電気的に接続されている。また、第１基板１１ａのＹ１方向側から３番目の電極パッド１２と、第２基板１１ｂのＹ１方向側から３番目の電極パッド１２とは、銅バー１３を介して電気的に接続されている。また、第１基板１１ａのＹ１方向側から４番目の電極パッド１２と、第２基板１１ｂのＹ１方向側から４番目の電極パッド１２とは、銅バー１３を介して電気的に接続されている。また、各銅バー１３は、平面視において、Ｘ方向に沿った方向に延びている。

なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。

（第２実施形態の効果）
第２実施形態では、以下のような効果を得ることができる。

第２実施形態では、上記のように、基板１１が、一対のＵ相半導体素子３と一対のＶ相半導体素子４と一対のＷ相半導体素子５とが配置される第１基板１１ａと、第１基板１１ａとは別個に設けられ、複数のコンデンサ２が配置される第２基板１１ｂとを含むように、電力変換装置２００を構成する。これにより、第１基板１１ａの冷却と第２基板１１ｂの冷却とを別々に行うことができるので、発熱量の大きい、一対のＵ相半導体素子３、一対のＶ相半導体素子４、および、一対のＷ相半導体素子５の各々を効果的に冷却することができる。

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
［第３実施形態］
図６〜図９を参照して、本発明の第３実施形態による電力変換装置３００の構成について説明する。第３実施形態では、上記第１実施形態と異なり、基板２１が多層構造を有する構成である。なお、上記第１実施形態と同様の構成は、第１実施形態と同じ符号を付して図示するとともに説明を省略する。

第３実施形態では、図６に示すように、基板２１は、一対のＵ相半導体素子３と一対のＶ相半導体素子４（図示せず）と一対のＷ相半導体素子５（図示せず）とコンデンサ２とが配置される表層２７を含む。また、基板２１は、表層２７の下方に設けられる、正電位用配線層２１ａを含む。また、基板２１は、正電位用配線層２１ａと絶縁層１０４を介して積層される負電位用配線層２１ｂを含む。上アームを構成する半導体素子３ａ、上アームを構成する半導体素子４ａ（図示せず）、および、上アームを構成する半導体素子５ａ（図示せず）の各々と、コンデンサ２の正電位端子２ｅとは、表層２７を貫通する貫通孔２２ａと正電位用配線層２１ａとを介して電気的に接続されている。また、下アームを構成する半導体素子３ｂ、下アームを構成する半導体素子４ｂ（図示せず）、および、下アームを構成する半導体素子５ｂ（図示せず）の各々と、コンデンサ２の負電位端子２ｆとは、表層２７を貫通する貫通孔２２ｂと負電位用配線層２１ｂとを介して電気的に接続されている。なお、貫通孔２２ａ、および、貫通孔２２ｂは、それぞれ、特許請求の範囲の「第１貫通孔」および「第２貫通孔」の一例である。

具体的には、上アームを構成する半導体素子３ａ、上アームを構成する半導体素子４ａ（図示せず）、および、上アームを構成する半導体素子５ａ（図示せず）の各々のドレイン電極Ｄと、コンデンサ２の正電位端子２ｅとは、表層２７を貫通する貫通孔２２ａと正電位用配線層２１ａとを介して電気的に接続されている。また、下アームを構成する半導体素子３ｂ、下アームを構成する半導体素子４ｂ（図示せず）、および、下アームを構成する半導体素子５ｂ（図示せず）の各々のソース電極Ｓとコンデンサ２の負電位端子２ｆとは、表層２７を貫通する貫通孔２２ｂと負電位用配線層２１ｂとを介して電気的に接続されている。

基板２１は、正電位用配線層２１ａの下方に設けられ、モータ１０２（図示せず）に電圧を伝える出力用配線層２１ｃを含む。すなわち、基板２１は、Ｚ２方向側から、出力用配線層２１ｃ、絶縁層１０４、正電位用配線層２１ａ、絶縁層１０４、負電位用配線層２１ｂ、絶縁層１０４、表層２７の順番で積層されるように構成されている。すなわち、貫通孔２２ａは、表層２７、および、負電位用配線層２１ｂの各々を貫通している。

上アームを構成する半導体素子３ａのソース電極Ｓと、下アームを構成する半導体素子３ｂのドレイン電極Ｄとは、表層２７を貫通する貫通孔２２ｃと出力用配線層２１ｃとを介して電気的に接続されている。また、上アームを構成する半導体素子４ａ（図示せず）のソース電極Ｓと、下アームを構成する半導体素子４ｂ（図示せず）のドレイン電極Ｄとは、貫通孔２２ｃと出力用配線層２１ｃとを介して電気的に接続されている。また、上アームを構成する半導体素子５ａ（図示せず）のソース電極Ｓと、下アームを構成する半導体素子５ｂ（図示せず）のドレイン電極Ｄとは、貫通孔２２ｃと出力用配線層２１ｃとを介して電気的に接続されている。なお、貫通孔２２ｃは、表層２７、正電位用配線層２１ａ、および、負電位用配線層２１ｂの各々を貫通している。

また、貫通孔２２ａ、貫通孔２２ｂ、および、貫通孔２２ｃの各々は、Ｚ方向に延びるように形成されている。すなわち、図７に示すように、平面視において、正電位用配線層２１ａは、各上アームを構成する半導体素子のドレイン電極Ｄ、および、各コンデンサ２の正電位端子２ｅの各々を覆うように形成されている。また、図８に示すように、平面視において、負電位用配線層２１ｂは、各下アームを構成する半導体素子のソース電極Ｓ、および、各コンデンサ２の負電位端子２ｆの各々を覆うように形成されている。また、図９に示すように、平面視において、出力用配線層２１ｃは、上アームを構成する半導体素子３ａのソース電極Ｓ、および、下アームを構成する半導体素子３ｂのドレイン電極Ｄの各々を覆うように形成されている。また、出力用配線層２１ｃは、上アームを構成する半導体素子４ａのソース電極Ｓ、および、下アームを構成する半導体素子４ｂのドレイン電極Ｄの各々を覆うように形成されている。また、出力用配線層２１ｃは、上アームを構成する半導体素子５ａのソース電極Ｓ、および、下アームを構成する半導体素子５ｂのドレイン電極Ｄの各々を覆うように形成されている。

なお、第３実施形態のその他の構成は、上記第１実施形態と同様である。

（第３実施形態の効果）
第３実施形態では、以下のような効果を得ることができる。

第３実施形態では、上記のように、基板２１が、一対のＵ相半導体素子３と一対のＶ相半導体素子４と一対のＷ相半導体素子５とコンデンサ２とが配置される表層２７と、表層２７の下方に設けられ、正電位用配線層２１ａと、正電位用配線層２１ａと絶縁層１０４を介して積層される負電位用配線層２１ｂとを含む。また、上アームを構成する半導体素子３ａ、上アームを構成する半導体素子４ａ、および、上アームを構成する半導体素子５ａの各々とコンデンサ２の正電位端子２ｅとは、表層２７を貫通する貫通孔２２ａと正電位用配線層２１ａとを介して電気的に接続されている。また、下アームを構成する半導体素子３ｂ、下アームを構成する半導体素子４ｂ、および、下アームを構成する半導体素子５ｂの各々と、コンデンサ２の負電位端子２ｆとは、表層２７を貫通する貫通孔２２ｂと負電位用配線層２１ｂとを介して電気的に接続されるように構成されている。これにより、表層２７の下方に正電位用配線層２１ａおよび負電位用配線層２１ｂの各々を設けることによって、表層２７上に各配線を設ける場合に比べて、配線幅を大きくすることができる。その結果、上アームを構成する半導体素子３ａ、上アームを構成する半導体素子４ａ、および、上アームを構成する半導体素子５ａの各々とコンデンサ２の正電位端子２ｅとの間のインダクタンスを低減させることができる。また、下アームを構成する半導体素子３ｂ、下アームを構成する半導体素子４ｂ、および、下アームを構成する半導体素子５ｂの各々とコンデンサ２の負電位端子２ｆとの間のインダクタンスを低減させることができる。

なお、第３実施形態のその他の効果は、上記第１実施形態と同様である。

［変形例］
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１〜第３実施形態では、コンデンサ２が基板１（１１、２１）に５つ設けられている例を示したが、本発明はこれに限られない。たとえば、基板１（１１、２１）に設けられるコンデンサ２の数が５つ以外であってもよい。

また、上記第１〜第３実施形態では、基板１（１１、２１）が円形形状を有している構成の例を示したが、本発明はこれに限られない。基板１（１１、２１）は円形形状でなくてもよい。たとえば、図１０に示すように、略矩形形状の基板３１を用いてもよい。

また、上記第１〜第３実施形態では、Ｘ方向において、５つのコンデンサ２を、Ｘ１方向側に２つ、Ｘ２方向側に３つに分けて配置する構成の例を示したが、本発明はこれに限られない。たとえば、５つのコンデンサ２を、Ｘ１方向側に１つ、Ｘ２方向側に４つに分けて配置する構成であってもよい。

また、上記第１〜第３実施形態では、上アームを構成する半導体素子３ａが下アームを構成する半導体素子３ｂに対してＹ１方向側、下アームを構成する半導体素子４ｂが上アームを構成する半導体素子４ａに対してＹ１方向側、下アームを構成する半導体素子５ｂが上アームを構成する半導体素子５ａに対してＹ１方向側に配置される構成の例を示したが、本発明はこれに限られない。たとえば、上アームを構成する半導体素子３ａが下アームを構成する半導体素子３ｂに対してＹ２方向側、下アームを構成する半導体素子４ｂが上アームを構成する半導体素子４ａに対してＹ２方向側、下アームを構成する半導体素子５ｂが上アームを構成する半導体素子５ａに対してＹ２方向側に配置される構成であってもよい。

また、上記第１〜第３実施形態では、上アームを構成する半導体素子３ａ、下アームを構成する半導体素子３ｂ、上アームを構成する半導体素子４ａ、下アームを構成する半導体素子４ｂ、上アームを構成する半導体素子５ａ、および、下アームを構成する半導体素子５ｂの各々が表層７（１７、２７）に実装される構成の例を示したが、本発明はこれに限られない。たとえば、上アームを構成する半導体素子３ａと下アームを構成する半導体素子３ｂ、上アームを構成する半導体素子４ａと下アームを構成する半導体素子４ｂ、および、上アームを構成する半導体素子５ａと下アームを構成する半導体素子５ｂとの各々を、モジュール化する構成であってもよい。

また、上記第１〜第３実施形態では、各コンデンサ２が円形形状を有している構成の例を示したが、本発明はこれに限られない。たとえば、各コンデンサ２が正方形状を有していてもよい。

また、上記第１〜第３実施形態では、長さＬ１が長さＬ２よりも小さい構成の例を示したが、本発明はこれに限られない。本発明では、長さＬ１が長さＬ２よりも大きい構成であってもよい。

また、上記第３実施形態では、上アームを構成する半導体素子３ａ、下アームを構成する半導体素子３ｂ、上アームを構成する半導体素子４ａ、下アームを構成する半導体素子４ｂ、上アームを構成する半導体素子５ａ、および、下アームを構成する半導体素子５ｂの各々が、表層２７に実装される構成の例を示したが、本発明はこれに限られない。たとえば、上アームを構成する半導体素子３ａ、下アームを構成する半導体素子３ｂ、上アームを構成する半導体素子４ａ、下アームを構成する半導体素子４ｂ、上アームを構成する半導体素子５ａ、および、下アームを構成する半導体素子５ｂの各々が、リード端子を含む構成であってもよい。

また、上記第２実施形態では、各電極パッド１２間を銅バー１３によって接続する構成の例を示したが、本発明はこれに限られない。たとえば、各電極パッド１２間を、ワイヤボンディングによって接続する構成であってもよい。

また、上記第２実施形態では、第１基板１１ａと第２基板１１ｂとが、半田付けによって接合されている例を示したが、本発明はこれに限られない。たとえば、溶接、または、ねじによる固定によって、第１基板１１ａと第２基板１１ｂとを接合してもよい。

また、上記第２実施形態では、第１基板１１ａおよび第２基板１１ｂの各々は金属基板を含む構成の例を示したが、本発明はこれに限られない。たとえば、第１基板１１ａが、配線層からなる多層構造であってもよい。この場合、第１基板１１ａに配置されるアームは、リード端子を有する構成であってもよい。

また、上記第３実施形態では、上記第１実施形態および上記第２実施形態の各々と同様に、各アームを配置する構成の例を示したが、本発明はこれに限られない。たとえば、各アームのＸ方向における向きを反転させてもよい。また、上アームを構成する半導体素子３ａと下アームを構成する半導体素子３ｂ、上アームを構成する半導体素子４ａと下アームを構成する半導体素子４ｂ、および、上アームを構成する半導体素子５ａと下アームを構成する半導体素子５ｂとの各々の、Ｙ方向における配置を反転させてもよい。

また、上記第３実施形態では、基板２１が、正電位用配線層２１ａ、負電位用配線層２１ｂ、出力用配線層２１ｃ、および、表層２７の４層からなる構成の例を示したが、本発明はこれに限られない。たとえば、基板２１が、４層以上の複数の層からなる構成であってもよい。

また、上記第３実施形態では、Ｚ２方向側から、出力用配線層２１ｃ、正電位用配線層２１ａ、負電位用配線層２１ｂの順番で積層されている構成の例を示したが、本発明はこれに限られない。たとえば、出力用配線層２１ｃ、負電位用配線層２１ｂ、正電位用配線層２１ａの順番で積層される構成であってもよい。

１、１１、２１、３１ 基板
１ａ 端部（基板の端部）
２ コンデンサ（直流部）
２ａ、２ｂ、２ｃ、２ｄ 端部（直流部の端部）
２ｅ 正電位端子（正電位側）
２ｆ 負電位端子（負電位側）
３ Ｕ相半導体素子（第１半導体素子）
３ａ 上アームを構成する半導体素子（第１正電位側素子）
３ｂ 下アームを構成する半導体素子（第１負電位側素子）
３ｃ、３ｄ 端部（第１半導体素子の端部）
４ Ｖ相半導体素子（第２半導体素子）
４ａ 上アームを構成する半導体素子（第２正電位側素子）
４ｂ 下アームを構成する半導体素子（第２負電位側素子）
４ｃ 外側端部
５ Ｗ相半導体素子（第３半導体素子）
５ａ 上アームを構成する半導体素子（第３正電位側素子）
５ｂ 下アームを構成する半導体素子（第３負電位側素子）
５ｃ 外側端部
６ 直流電源（直流部）
７、１７、２７ 表層
７ａ 正電位用配線（第１正電位用配線）
７ｂ 負電位用配線（第１負電位用配線）
７ｃ 負電位用配線（第２負電位用配線）
７ｄ 正電位用配線（第２正電位用配線）
１１ａ 第１基板
１１ｂ 第２基板
２１ａ 正電位用配線層
２１ｂ 負電位用配線層
２２ａ 貫通孔（第１貫通孔）
２２ｂ 貫通孔（第２貫通孔）
１００、２００、３００ 電力変換装置
１０４ 絶縁層
Ｏ 中央部
Ｘ 方向（第１方向）
Ｙ 方向（第２方向）

Claims (8)

1. 基板と、
   第１の相の一対の第１半導体素子と、
   第２の相の一対の第２半導体素子と、
   第３の相の一対の第３半導体素子と、
   前記一対の第１半導体素子、前記一対の第２半導体素子、および、前記一対の第３半導体素子のそれぞれに接続される複数の直流部と、を備え、
   平面視において、前記一対の第１半導体素子は、前記基板の第１方向の端部側において前記第１方向と交差する第２方向に並んで配置され、前記一対の第２半導体素子および前記一対の第３半導体素子の各々は、前記基板の中央部側において、前記第２方向に沿って並んで配置されており、
   前記複数の直流部は、前記基板において、前記一対の第２半導体素子および前記一対の第３半導体素子の近傍に配置されている、電力変換装置。
2. 前記基板は、円形形状を有し、前記円形形状の前記基板の所定の半径方向を前記第１方向とした場合に、前記所定の半径方向の外側端部側に、前記所定の半径方向と交差する前記第２方向に沿って、前記第２方向の一方側から他方側に向かって、前記一対の第２半導体素子および前記一対の第３半導体素子が並んで配置されている、請求項１に記載の電力変換装置。
3. 前記一対の第１半導体素子の前記第２方向の一方側および他方側の端部は、それぞれ、前記一対の第２半導体素子の前記第２方向の一方側における外側端部および前記一対の第３半導体素子の前記第２方向の他方側における外側端部よりも内側に配置されるように構成されている、請求項２に記載の電力変換装置。
4. 平面視において、前記一対の第２半導体素子および前記一対の第３半導体素子から相対的に近い領域に配置される前記直流部の数が、前記一対の第２半導体素子および前記一対の第３半導体素子から相対的に遠い領域に配置される前記直流部の数よりも大きくなるように構成されている、請求項２または３に記載の電力変換装置。
5. 前記一対の第２半導体素子および前記一対の第３半導体素子から相対的に遠い領域に配置される前記直流部の前記第２方向の一方側および他方側の端部は、前記一対の第２半導体素子および前記一対の第３半導体素子から相対的に近い領域に配置される前記直流部の前記第２方向の一方側および他方側の端部よりも内側に配置されるように構成されている、請求項４に記載の電力変換装置。
6. 前記一対の第１半導体素子は、第１正電位側素子と第１負電位側素子とを含み、
   前記一対の第２半導体素子は、第２正電位側素子と第２負電位側素子とを含み、
   前記一対の第３半導体素子は、第３正電位側素子と第３負電位側素子とを含み、
   前記第１正電位側素子が、前記第２負電位側素子よりも前記第２正電位側素子に近い側に配置されるとともに、前記第１負電位側素子が、前記第３正電位側素子よりも前記第３負電位側素子に近い側に配置され、
   前記第１正電位側素子と、前記第２正電位側素子と、前記直流部の正電位側とを電気的に接続するとともに、前記第２正電位側素子と前記第３負電位側素子との間を通るように前記基板上に設けられた第１正電位用配線と、
   前記第１負電位側素子と、前記第３負電位側素子と、前記直流部の負電位側とを電気的に接続するとともに、前記第２正電位側素子と前記第３負電位側素子との間を通るように前記基板上に設けられた第１負電位用配線と、
   前記第２負電位側素子と、前記直流部の負電位側とを電気的に接続するように、前記基板上に設けられた第２負電位用配線と、
   前記第３正電位側素子と、前記直流部の正電位側とを電気的に接続するように、前記基板上に設けられた第２正電位用配線と、をさらに備える、請求項４または５に記載の電力変換装置。
7. 前記一対の第１半導体素子は、第１正電位側素子と第１負電位側素子とを含み、
   前記一対の第２半導体素子は、第２正電位側素子と第２負電位側素子とを含み、
   前記一対の第３半導体素子は、第３正電位側素子と第３負電位側素子とを含み、
   前記基板は、前記一対の第１半導体素子と前記一対の第２半導体素子と前記一対の第３半導体素子と前記直流部とが配置される表層と、前記表層の下方に設けられ、正電位用配線層と、前記正電位用配線層と絶縁層を介して積層される負電位用配線層とを含み、
   前記第１正電位側素子、前記第２正電位側素子、および、前記第３正電位側素子の各々と、前記直流部の正電位側とは、前記表層を貫通する第１貫通孔と前記正電位用配線層とを介して電気的に接続されているとともに、前記第１負電位側素子、前記第２負電位側素子、および、前記第３負電位側素子の各々と、前記直流部の負電位側とは、前記表層を貫通する第２貫通孔と前記負電位用配線層とを介して電気的に接続されるように構成されている、請求項４または５に記載の電力変換装置。
8. 前記基板は、前記一対の第１半導体素子と前記一対の第２半導体素子と前記一対の第３半導体素子とが配置される第１基板と、前記第１基板とは別個に設けられ、前記複数の直流部が配置される第２基板とを含む、請求項４〜７のいずれか１項に記載の電力変換装置。

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