JP3455498B2 - プリント基板および情報処理装置 - Google Patents

プリント基板および情報処理装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はプリント基板および
情報処理装置に関し、特に厳密なインピーダンス整合が
必要とされる高速信号インターフェースの実現に好適な
プリント基板およびそれを用いた情報処理装置に関す
る。
【０００２】
【従来の技術】近年、パーソナルコンピュータなどのコ
ンピュータシステムにおいては、システム性能の向上を
図るために、ＣＰＵおよびメモリ速度の改善が進められ
ている。主記憶として使用されるメモリデバイスは、Ｄ
ＲＡＭからＥＤＯモード付きＤＲＡＭ、シンクロナスＤ
ＲＡＭへと移行し、また最近では、ラムバス社のＲａｍ
ｂｕｓＤＲＡＭなどの高速メモリデバイスが使用され始
めている。ＣＰＵのクロックについても、数百ＭＨｚ程
度のものから最近では１ＧＨｚを越えるものの開発され
始めている。
【０００３】このようなデバイスの高速化技術に伴い、
システム基板上でのサイクルタイムも年々高速化されお
り、高速バスの設計が必要とされつつある。このような
高速バスを使用する場合には、信号の反射等による不具
合を防止するために、厳密なインピーダンス整合を図る
ことが要求される。
【０００４】
【発明が解決しようとする課題】高速信号を伝搬する場
合、信号線路の反射の影響を極力抑えるため終端に抵抗
をつけ反射を押さえる方法が良く用いられる。図１８
は、プロセッサバス等に使用されるＧＴＬ（Ｇｕｎｎｉ
ｎｇ Ｔｒａｎｓｃｅｉｖｅｒ Ｌｏｇｉｃ）と呼ばれ
る高速バスインターフェースを模式的に示したものであ
る。信号線路１４には、図示のように、ドライバ１１、
終端抵抗１２、およびレシーバ１３が接続されている。
ドライバ回路１１はオープンドレイン出力であり、信号
線路１４とＧＮＤとの間をオン・オフする。終端抵抗１
２はインピーダンスマッチングのために設けられた負荷
であり、電源端子に接続される。信号線路１４のインピ
ーダンスＺｏと終端抵抗１２の値を一致させることによ
り、反射が発生を防ぐことができ、歪みのない信号を伝
送することができる。図１８の等価回路を図１９に示
す。図１９から分かるように、信号線路１４は終端抵抗
１２を介して給電されることになる。
【０００５】終端抵抗１２は電源端子に接続されるが、
その電源端子とグランド（ＧＮＤ）とのインピーダンス
が０であれば、理論通り反射のない波形になる。しかし
ながら実際のプリント基板では電源端子とＧＮＤとの間
のインピーダンスは０とはならず、電源端子とＧＮＤと
の間にいくらかのインピーダンスを持つ。このインピー
ダンスは、具体的には、プリント基板の配線層に電源端
子として設けられる電源プレーンと、その電源プレーン
を下層のグランド層に接続するためのスルーホール（接
地ビア）とによってもたらさせるものである。
【０００６】つまり図２０に示す通り、実際の終端抵抗
１２の値は、終端抵抗１２そのものの値と、電源とＧＮ
Ｄとの間のインピーダンスとの和となる。よって、信号
線路１４のインピーダンスと同じ例えば５０オームの終
端抵抗１２を信号線路１４に接続しても、厳密なインピ
ーダンス整合を行うことは難しい。
【０００７】電源プレーンのインピーダンスを下げるた
め手法としては、電源プレーンにパスコン（デカップリ
ングコンデンサ）をつけることが一般的である。しか
し、通常使われるセラミックコンデンサでは、そのコン
デンサの特性上、１ＧＨｚを越える周波数帯域において
は十分なインピーダンスの低下を期待することはできな
い。
【０００８】本発明は上述の事情に鑑みてなされたもの
であり、基板構造を工夫することにより厳密なインピー
ダンス整合を行うことが可能なプリント基板およびそれ
を用いた情報処理装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上述の課題を解決するた
め、本発明のプリント基板は、グランド層上に形成され
た絶縁層であって、配線層が形成される第１および第２
の領域を有する絶縁層と、前記絶縁層上の前記第１領域
上に形成された信号線パターンと、前記絶縁層の前記第
２領域上に形成され、前記信号線パターンに終端抵抗を
介して接続される電源プレーンとを具備し、前記絶縁層
の前記第２領域上には、プリント基板にマーキングを施
すために用いられるマーキング塗料から構成される誘電
物質が前記電源プレーンを覆うように設けられているこ
とを特徴とする。
【００１０】このように、絶縁層の前記第２領域上に、
プリント基板にマーキングを施すために用いられるマー
キング塗料から構成される誘電物質を前記電源プレーン
を覆うように設けることにより、電源プレーンのインピ
ーダンスの低下を図ることができ、終端抵抗のインピー
ダンスを容易に信号線路のインピーダンスに合わせるこ
とが可能となる。よって、厳密なインピーダンス整合を
行うことが可能となる。またマーキング塗料は部品の型
番などをプリント基板上に記すためのものであるが、比
誘電率は約３程度あるので、これを電源プレーンを覆う
誘電物質として利用することにより、特別な材料を用意
することなく容易に第２領域に形成された電源プレーン
のインピーダンスを下げることができる。
【００１１】
【００１２】
【００１３】また、前記第２領域下の前記グランド層の
厚みが他の領域よりも厚くなるように、前記電源プレー
ン下の前記グランド層上に導電部材を設けて第２領域の
絶縁層を薄くしたり、第２領域下の前記絶縁層の厚みが
他の領域よりも薄くなるように、前記電源プレーンの下
部周辺の前記グランド層にスリットを設けても良い。こ
れらの基板構造により、電源プレーンとグランド層との
間の距離を縮めることができるので、電源プレーンのイ
ンピーダンスを下げることができる。
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。まず、図１および図２を参照して、
本発明の一実施形態に係るプリント基板の基本構造につ
いて説明する。このプリント基板（プリント配線基板、
またはプリント回路基板）は厳密なインピーダンス制御
が必要な高速信号伝送を伴う電子回路の実装に用いられ
るものであり、例えばコンピュータのシステムボード
や、携帯電話などの無線端末用のＲＦ回路の実装等に利
用される。以下では、高速信号伝送に好適なマイクロス
トリップライン構造を例にとって、プリント基板の構造
を説明する。
【００１９】図１は、高速信号線路として使用される高
速信号用の配線パターン（以下、高速信号パターンと称
する）２１に接続される終端抵抗２２および電源プレー
ン２３を上から見た図であり、図２は図１を右側の矢印
の方向から見た断面図である。
【００２０】絶縁基板からなる芯材（コア）上には、銅
箔のベタ層からなるリファレンスグランド層（リファレ
ンスＧＮＤ層）２７が形成されている。このリファレン
スＧＮＤ層２７上には、絶縁層２６が形成されている。
さらに絶縁層２６上には信号配線を形成するための配線
層が形成されている。この配線層には、高速信号パター
ン２１、および電源プレーン２３が設けられている。
【００２１】電源プレーン２３は、終端抵抗２２を介し
て高速信号パターン２１に給電を行うための電源端子で
あり、デカップリングコンデンサ（パスコン）２４を介
してスルーホール２５に接続されている。スルーホール
２５は、絶縁層２６を貫通するように設けられた接地ビ
アであり、デカップリングコンデンサ（パスコン）２４
を介して電源プレーン２３をリファレンスＧＮＤ層２７
に接続する。
【００２２】本実施形態においては、電源プレーン２３
のインピーダンスを下げる方法として、プリント基板に
以下の構造を設けることを特徴としている。
【００２３】・電源プレーン２３部の上部にマーキング
を塗布し、インピーダンスを下げる ・電源プレーン２３下のリファレンスＧＮＤ層２７の厚
みを、他の部分に比べ厚くすることにより電源プレーン
２３とリファレンスＧＮＤ層２７との距離を縮めインピ
ーダンスを下げる ・電源プレーン２３の下部周辺のリファレンスＧＮＤ層
２７にスリットを入れ、その部分に絶縁層２６を流し込
み絶縁層２６を他の部分より薄くすることによりインピ
ーダンスを下げる ・電源プレーン２３とリファレンスＧＮＤ層２７の間の
絶縁層２６を、より比誘電率Ｅｒの高いものに変えイン
ピーダンスを下げる ・多層基板の場合、電源プレーン２３とリファレンスＧ
ＮＤ層２７を交互に複数配置する 以下、これら構造について具体的に説明する。
【００２４】（第１実施形態）次に、図３乃至図５を参
照して、本発明の第１実施形態について説明する。図３
は、高速信号パターン２１に接続される終端抵抗２２お
よび電源プレーン２３を上から見た図であり、図４は図
３を右側の矢印の方向から見た断面図、そして図５は図
３を右側の矢印と直交する方向から見た断面図である。
【００２５】絶縁層２６上に形成された電源プレーン２
３上には、それを覆うようにマーキング塗料３１が塗布
されている。マーキング塗料３１は、プリント基板の最
終製造工程（部品実装前）でそのプリント基板上に部品
の型番などを記すために用いられるものであり、その比
誘電率は約３程度と比較的高い。電源プレーン２３は高
速信号パターン２１と同様にマイクロストリップライン
構造を有している。マイクロストリップラインでは、絶
縁層２６の比誘電率が高いほどインピーダンスが下が
り、また絶縁層２６との接触面積が大きいほどインピー
ダンスが下がることが知られている。
【００２６】よって、比誘電率の高いマーキング塗料３
１で電源プレーン２３を覆うことにより、電源プレーン
２３のより広い面積を絶縁層２６に接触させることが可
能となるので、電源プレーン２３のインピーダンスを低
下することが可能となる。
【００２７】このように、図１、図２で説明した基板構
造に、電源プレーン２３をマーキング塗料３１で覆うと
いう構成を追加するだけで、電源プレーン２３のインピ
ーダンスを低下させることができる。したがって、容易
に、信号の反射による影響をより少なくすることが可能
となる。
【００２８】（第２実施形態）次に、図６乃至図８を参
照して、本発明の第２実施形態について説明する。図６
は、高速信号パターン２１に接続される終端抵抗２２お
よび電源プレーン２３を上から見た図であり、図７は図
６を右側の矢印の方向から見た断面図である。
【００２９】電源プレーン２３の下部周辺のリファレン
スＧＮＤ層２７には、スリット５１が図示のように設け
られている。電源プレーン２３とリファレンスＧＮＤ層
２７間の絶縁層２６には通常プリプレグ（ｐｒｅｐｒｅ
ｇ）と呼ばれる材料がよく用いられる。この材料は製造
過程において流動性があり、コアとプリプレグとを重ね
合わせプレスして多層基板製造する際、プリプレグはリ
ファレンスＧＮＤ層２７にあけられたスリット５１に流
れ込む。このスリット５１は電源プレーン２３の下部も
しくは周囲にあるため、プリプレグがスリット５１に流
れ込んだ分電源プレーン２３の下部の絶縁層２６の厚み
は、高速信号パターン２１が形成される領域の部分より
も薄くなる。この結果、電源プレーン２３とリファレン
スＧＮＤ層２７の距離が縮まり電源プレーン２３のイン
ピーダンスを下げることができる。また、高速信号パタ
ーン２１が形成される領域については影響を与えないの
で、高速信号パターン２１の信号線路については必要な
所望のインピーダンス（例えば５０オーム）を得ること
ができる。
【００３０】図８は、本第２実施形態に前述の第１実施
形態の構造を適用した場合の例であり、図示のように、
電源プレーン２３をマーキング塗料３１で覆うことによ
り、電源プレーン２３のインピーダンスをさらに下げる
ことができる。
【００３１】（第３実施形態）図９には、本発明の第３
実施形態に係るプリント基板の断面構造が示されてい
る。本第３実施形態においては、絶縁層２６の材質が電
源プレーン２３直下の領域のみ異なっており、他の部分
よりも比誘電率が高く設定されている。すなわち、絶縁
層２６は比誘電率が異なる２種類の材料を用いて実現さ
れており、電源プレーン２３直下の絶縁層６１として用
いられる材料は、他の部分の絶縁層２６の材料よりも比
誘電率の高いものが用いられている。これは、例えばシ
ート状の絶縁層２６に切り欠きを設けておき、その絶縁
層２６を積層した後に、その切り欠き部に絶縁層６１の
部材を埋め込むことによって実現することができる。
【００３２】電源プレーン２３のインピーダンスは、リ
ファレンスＧＮＤ層２７との間にある絶縁材の比誘電率
に影響を受け、比誘電率が高ければ高いほどインピーダ
ンスは低くなる。よって、図９の基板構造により、他の
部分に影響を与えることなく、電源プレーン２３のイン
ピーダンスを下げることができる。
【００３３】図１０は、本第３実施形態に前述の第１実
施形態の構造を適用した場合の例であり、図示のよう
に、電源プレーン２３をマーキング塗料３１で覆うこと
により、電源プレーン２３のインピーダンスをさらに下
げることができる。
【００３４】（第４実施形態）図１１には、本発明の第
４実施形態に係るプリント基板の断面構造が示されてい
る。本第４実施形態においては、電源プレーン２３下の
絶縁層２６の厚みが他の領域よりも薄くなるように、電
源プレーン２３下のリファレンスＧＮＤ層２７上に導電
部材６２が設けられている。導電部材６２は、電源プレ
ーン２３下部のリファレンスＧＮＤ層２７に局所的なメ
ッキを施すことにより実現できる。これにより、リファ
レンスＧＮＤ層２７の厚みを、電源プレーン２３下での
み増すことができる。
【００３５】電源プレーン２３のインピーダンスは、リ
ファレンスＧＮＤ層２７との距離が短ければ短いほど下
がることが知られている。よって、図１１の基板構造に
より、他の部分に影響を与えることなく、電源プレーン
２３のインピーダンスを下げることができる。
【００３６】図１２は、本第４実施形態に前述の第１実
施形態の構造を適用した場合の例であり、図示のよう
に、電源プレーン２３をマーキング塗料３１で覆うこと
により、電源プレーン２３のインピーダンスをさらに下
げることができる。
【００３７】（第５実施形態）図１３には、本発明の第
５実施形態に係るプリント基板の断面構造が示されてい
る。本第５実施形態は多層プリント基板に適用したもの
であり、コア上には、リファレンスＧＮＤ層２７と電源
プレーン２３とが絶縁層２６を介して交互に３層ずつ積
層されている。３つのリファレンスＧＮＤ層２７は図示
のようにスルーホール２５ａ，２５ｂの２つのスルーホ
ールによって互いに接続されている。２つのスルーホー
ル２５ａ，２５ｂを用いているのは、リファレンスＧＮ
Ｄ層２７間を接続する配線幅を太くするためである。ス
ルーホール２５ａは上述の第１乃至第４実施形態におけ
るスルーホール２５に対応するものであり、その上端は
コンデンサ２４に接続されている。３つの電源プレーン
２３は図示のようにスルーホール７１ａ，７１ｂの２つ
のスルーホールによって互いに接続されている。２つの
スルーホール７１ａ，７１ｂを用いているのは、電源プ
レーン２３間を接続する配線幅を太くするためである。
【００３８】電源プレーン２３とリファレンスＧＮＤ層
２７（ＧＮＤパターンも含む）の位置は縦方向に重なる
ように設定されているため、絶縁層２６とそれを挟む電
源プレーン２３およびリファレンスＧＮＤ層２７とによ
って１つのコンデンサが構成される。よって、図１３の
基板構造においては、図１４に示すように５つのコンデ
ンサが実現されていることになる。図１４においてＶは
電源プレーン２３の電源電位、Ｇは接地電位である。よ
って、図１４の等価回路を考えると、図１５のように５
つのコンデンサが並列に接続された構成となる。このよ
うなコンデンサの並列接続により、配線層の電源プレー
ン２３とリファレンスＧＮＤ層２７との間に存在する誘
電率は高められる。よって、電源プレーン２３のインピ
ーダンスを下げることが可能となる。なお、並列接続さ
れるコンデンサの数は２つ以上であればよい。
【００３９】図１６は、本第５実施形態に前述の第１実
施形態の構造を適用した場合の例であり、図示のよう
に、配線層の電源プレーン２３をマーキング塗料３１で
覆うことにより、電源プレーン２３のインピーダンスを
さらに下げることができる。
【００４０】以上説明した各実施形態の基板構造は、信
号反射の防止のために終端抵抗を利用した様々な電子機
器に適用することができ、携帯電話、コンピュータ等に
おいて十分にノイズの少ない高速信号インターフェース
を実現することができる。
【００４１】なお、以上の各実施形態では、マイクロス
トリップライン構造についてのみ説明したが、第２乃至
第５実施形態の構造は、配線層を内層側に設けるストリ
ップライン構造にも同様にして適用することができる。
さらに、マーキング塗料３１の代わりに、他の絶縁物質
（誘電物質）を用いてもよい。また、各実施形態は適宜
組み合わせて用いることができる。
【００４２】またさらに、配線層の電源プレーン２３は
コンデンサ２４と共に給電部を構成するものであが、給
電部の回路としては、コンデンサ２４の代わりに、他の
様々な電子部品を利用することもできる。
【００４３】（情報処理装置）図１７には、上記各実施
形態のプリント基板をシステムボードとして用いた情報
処理装置の一例として、コンピュータシステムの構成が
示されている。このコンピュータシステムはラップトッ
プタイプまたはノートブックタイプ等のパーソナルコン
ピュータ（ＰＣ）であり、そのシステムボード上に実装
された各種電子部品から構成されている。
【００４４】すなわち、本コンピュータシステムのシス
テムボード上には、ＣＰＵバス（プロセッサバス）１、
ＰＣＩバス２、ＩＳＡバス３、メモリバス４、ＣＰＵ１
１１、ホスト−ＰＣＩブリッジ１１２、主メモリ１１
４、ＰＣＩ−ＩＳＡブリッジ１１７、他の各種ＰＣＩデ
バイス１１８、およびＢＩＯＳ−ＲＯＭ１１９などが実
装されている。
【００４５】ＣＰＵ１１１は本システム全体の動作を制
御するためのものであり、システムＢＩＯＳおよびオペ
レーティングシステムを初め、各種アプリケーションプ
ログラムを実行する。ホスト−ＰＣＩブリッジ１１２
は、ＣＰＵバス１とＰＣＩバス２を双方向で接続するバ
スブリッジ装置であり、ここにはシステム回路基板上に
実装された主メモリ１１４をアクセス制御するためのメ
モリコントローラ１１３が内蔵されている。メモリコン
トローラ１１３は図示のようにメモリバスライン４を介
して内部メモリ１１４およびメモリ拡張スロット１１５
に接続されている。
【００４６】主メモリ１１４としては、ラムバス規格の
Ｒａｍｂｕｓメモリなどの高速半導体メモリデバイスが
使用される。システムボード上には高速半導体メモリデ
バイスのチップを実装するための複数のメモリ実装エリ
アが設けられており、最大でメモリ実装エリアの数だけ
メモリデバイスを実装することができる。メモリデバイ
スの実装個数は、本コンピュータシステムの製品モデル
などに合わせて決定される。メモリバスライン４は前述
の高速信号パターン２１によって実現されている。
【００４７】ＰＣＩ−ＩＳＡブリッジ１１７は、ＰＣＩ
バス２とＩＳＡバス３を双方向で接続するブリッジ装置
であり、ホスト−ＰＣＩブリッジ１１２と共に、本コン
ピュータシステムの周辺チップセットとして機能する。
【００４８】ＢＩＯＳ−ＲＯＭ１１９には、システムＢ
ＩＯＳ（Ｂasic Ｉ／Ｏ Ｓystem）が格納されてい
る。システムＢＩＯＳは、本コンピュータシステムのハ
ードウェア制御のための機能を体系化したものであり、
システムの電源オン／オフ制御、およびシステム起動処
理などを実行する。
【００４９】またＣＰＵバス１についても、前述の高速
信号パターン２１を適用することができる。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
基板構造を工夫することにより電源とＧＮＤとの間のイ
ンピーダンスを小さくできるようになり、厳密なインピ
ーダンス整合をとることが可能となる。よって、信号反
射の防止のために終端抵抗を利用した様々な電子機器に
おいて、十分にノイズの少ない高速信号インターフェー
スを実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るプリント基板の基本
構造を説明するための平面図。
【図２】図１のプリント基板の断面図。
【図３】本発明の第１実施形態に係るプリント基板の構
造を示す平面図。
【図４】図３のプリント基板の断面図。
【図５】図３のプリント基板の断面図。
【図６】本発明の第２実施形態に係るプリント基板の構
造を示す平面図。
【図７】図６のプリント基板の断面図。
【図８】同第２実施形態のプリント基板に第１実施形態
の構造を適用した場合の基板構造を示す断面図。
【図９】本発明の第３実施形態に係るプリント基板の構
造を示す断面図。
【図１０】同第３実施形態のプリント基板に第１実施形
態の構造を適用した場合の基板構造を示す断面図。
【図１１】本発明の第４実施形態に係るプリント基板の
構造を示す断面図。
【図１２】同第４実施形態のプリント基板に第１実施形
態の構造を適用した場合の基板構造を示す断面図。
【図１３】本発明の第５実施形態に係るプリント基板の
構造を示す断面図。
【図１４】図１３のプリント基板にそれぞれ多層配置さ
れた電源プレーンとグランド層とによって構成される複
数のコンデンサを説明するための図。
【図１５】図１４の複数のコンデンサ間の電気的な接続
関係を示す図。
【図１６】同第５実施形態のプリント基板に第１実施形
態の構造を適用した場合の基板構造を示す断面図。
【図１７】各実施形態に係るプリント基板を用いたコン
ピュータシステムの構成の一例を示すブロック図。
【図１８】通常の高速バスインターフェース回路の構成
を示す図。
【図１９】図１８の等価回路を示す図。
【図２０】図１８の回路において電源とグランド間に存
在するインピーダンスを説明するための図。
【符号の説明】
２１…高速信号パターン ２２…終端抵抗 ２３…電源プレーン ２４…デカップリングコンデンサ ２５，２５ａ，２５ｂ，７１ａ，７１ｂ…スルーホール ２６，６１…絶縁層 ２７…リファレンスＧＮＤ層 ３１…マーキング塗料 ５１…スリット ６２…導電部材
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 1/02 H05K 1/18 H05K 3/46

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 グランド層上に形成された絶縁層であっ
    て、配線層が形成される第１および第２の領域を有する
    絶縁層と、 前記絶縁層上の前記第１領域上に形成された信号線パタ
    ーンと、 前記絶縁層の前記第２領域上に形成され、前記信号線パ
    ターンに終端抵抗を介して接続される電源プレーンとを
    具備し、 前記絶縁層の前記第２領域上には、プリント基板にマー
    キングを施すために用いられるマーキング塗料から構成
    される誘電物質が前記電源プレーンを覆うように設けら
    れている ことを特徴とするプリント基板。
  2. 【請求項２】 グランド層上に形成された絶縁層であっ
    て、配線層が形成される第１および第２の領域を有する
    絶縁層と、 前記絶縁層上の前記第１領域上に形成された信号線パタ
    ーンと、 前記絶縁層の前記第２領域上に形成され、前記信号線パ
    ターンに終端抵抗を介して接続される電源プレーンとを
    具備し、 前記第２領域の前記絶縁層の厚みが前記第１領域よりも
    薄くなるように、前記電源プレーンの下部周辺の前記グ
    ランド層にはスリットが設けられていることを特徴とす
    るプリント基板。
  3. 【請求項３】 前記絶縁層の前記第２領域上には、前記
    電源プレーンを覆うように誘電物質が設けられているこ
    とを特徴とする請求項２記載のプリント基板。
  4. 【請求項４】 グランド層上に絶縁層を介して配線層が
    形成されてなるプリント基板であって、 前記配線層と同層に設けられ、前記配線層の信号線路に
    接続される終端抵抗を介して前記信号線路に給電を行う
    ための電源プレーンと、 前記絶縁層を貫通するスルーホールを介して、前記電源
    プレーンと前記グランド層間を結合する手段と、 前記電源プレーン下の前記絶縁層の厚みが他の領域より
    も薄くなるように、前記電源プレーンの下部周辺の前記
    グランド層に設けられたスリットとを具備することを特
    徴とするプリント基板。
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