JP3995596B2 - 多段アレイキャパシター及びその製造方法 - Google Patents

Description

本発明は、一般的に、電子回路へ容量を与える装置に関し、さらに詳細には、集積回路の負荷に容量を与える技術及びキャパシター及びハウジングの製造方法に関する。

電子回路、特にコンピューター及び計測回路は、近年、高性能化及び高速化が進んでいる。回路周波数のさらなる増加につれて、それに付随する高周波過渡電流によりパワー及びアースラインの雑音が問題になりつつある。周知にように、このノイズは、例えば寄生インダクタンス及び寄生容量により生ずることがある。かかるノイズを減少するために、減結合キャパシターとして知られるキャパシターを用いて、回路に安定な信号または安定な電源が得られるようにすることが多い。

キャパシターはさらに、電子デバイス（例えば、プロセッサー）の電力が減少する時の電圧オーバーシュート及びその電力が増加する時の電圧ドループを減衰させるために使用される。例えば、計算動作を開始するプロセッサーは、オンチップ容量が供給可能な電流よりも多量の電流を迅速に必要とする。かかる電流を供給して、増加した負荷に付随する電圧ドループを減衰させるには、十分な時間内に電流需要に応答するオフチップ容量を利用できるようにしなければならない。プロセッサーが利用できる電流が不十分であるか、容量の応答時間が遅すぎる場合、ダイの電圧がプロセッサーの性能に悪影響を与えるレベルにまで低下することがある。短期間に多量の電流を必要とするダイの特定部分を「ホットスポット」と呼ぶことが多い。

電圧オーバーシュートまたはドループを減衰させる減結合キャパシターは、実際上ダイ負荷またはホットスポットにできるだけ近いところに配置してキャパシターの有効性を増加させるのが一般的である。減結合キャパシターは、ダイを取付けるパッケージのダイ側またはランド側に取付けることが多い。図１は、従来技術のダイ側キャパシター１０６及びランド側キャパシター１０８を備えた集積回路パッケージ１０２の断面図である。ダイ側キャパシター１０６は、その名の示す通り、パッケージの集積回路ダイ１０４と同じ側に装着されている。これとは対照的に、ランド側キャパシター１０８はパッケージ１０２のダイ１０４とは反対側に装着されている。

図２は、図１のキャパシターの電気的特性をシミュレーションする電気回路である。この回路は、適正動作のために容量またはノイズの減衰を必要とするダイ負荷２０２を備えている。容量の一部は、ダイ上のキャパシター２０４で表わす容量により供給可能である。しかしながら、オフチップキャパシター２０６で表わすように、他の容量はチップから離れた所で供給しなければならない。オフチップキャパシター２０６としては、例えば、図１に示すダイ側キャパシター１０６及び／またはランド側キャパシター１０８がある。オフチップキャパシター２０６は、幾分かの抵抗及びインダクタンスと直列のキャパシターとして表わすとより正確である。しかしながら、図示を簡略化するために、オフチップキャパシター２０６を単純なキャパシターとして表わす。

当然のこととして、オフチップキャパシター２０６は、製造上の制約によりダイ負荷２０２から或る距離（如何に小さくても）離れている。従って、インダクター２０８で表わす幾分かのインダクタンスがダイ負荷とオフチップキャパシター２０６との間に存在する。インダクター２０８はオフチップキャパシター２０６の応答時間を遅くする傾向があるため、オフチップキャパシター２０６とダイ負荷２０２との間の電気的距離を最小限に抑えてインダクター２０８の値を減少させるのが望ましい。これには、オフチップキャパシター２０６をダイ負荷の電気的にできるだけ近いところに配置すればよい。

図１を再び参照して、ダイ側キャパシター１０６は、ダイ１０４の周辺に取付けられて、パッケージ１０２のトレース及びビア（図示せず）及びプレーンを介してダイ上の種々のポイントに容量を与える。ダイ側キャパシター１０６は、ダイの周辺に取付けられるため、ホットスポットとキャパシター１０６との間の経路の長さがホットスポットとキャパシター１０６との間に比較的大きいインダクタンスを発生させる。

これとは対照的に、ランド側キャパシター１０８はダイ１０４の下方、従ってダイのいくつかのホットスポットの下方に取付けることができる。従って、ランド側キャパシター１０８はダイ側キャパシター１０６よりもダイのホットスポットに電気的に近くなり、このため、ダイのホットスポットとキャパシター１０８との間の経路のインダクタンスが低くなる場合がある。しかしながら、パッケージのランド側には、ピンまたはランドのようなコネクター（図示せず）がある。従って、パッケージのランド側にランド側キャパシター１０８を配置すると、これらのコネクターの邪魔になる。従って、ランド側キャパシター１０８を使用すれば、常に、インダクタンスの問題を受入れ可能なレベルで解決できるとは限らない。

上述したインダクタンスの問題とは別に、デバイスのさらなる小型化及び実装の高密度化という業界の傾向が別の問題を発生させる。この傾向により、表面実装キャパシターに割当可能なパッケージの領域がますます小さくなりつつある。

電子デバイスのさらなる進歩につれて、減結合、電圧減衰及び電荷供給の目的のために、低インダクタンスで高容量を提供することがますます求められている。加えて、パッケージのコネクターを邪魔せず、業界を或る特定のデバイスサイズまたは実装密度に限定しないような容量が求められている。従って、電子デバイス及びそれらのパッケージを製造し動作させるにあたり別の容量による解決法が当該技術分野で求められている。

実施例の詳細な説明

本発明の種々の実施例は、低いインダクタンスレベルで負荷にさらに電荷を与え、減結合容量を与え、電圧を減衰させるために使用できる多段キャパシターを提供する。各段は、異なるインダクタンス値で容量を与え、パターン形成された導電性材料の多数の層が多層誘電性材料で分離されている。一実施例において、これらの段を垂直に積重ね、段の一部または全部を貫通するビアにより電気的に接続する。別の実施例では、１またはそれ以上の段をキャパシターの中央領域に配置し、１またはそれ以上の他の段をキャパシターの周辺領域に配置する。その実施例において、中央の段と周辺の段とを、パターン形成された導電性材料の１またはそれ以上の別の層により電気的に接続する。種々の実施例のキャパシターは個別デバイスとしても使用できるが、これらは、ハウジング（例えば、パッケージ、インターポーザー、ソケットまたはプリント回路板）上に取付けるか、その内部に埋込むか、あるいはハウジング内に一体的に形成することが可能である。

図３は、本発明の一実施例による多段アレイキャパシター３００の断面図である。種々の実施例において、キャパシター３００は、本明細書の説明から当業者であれば自明のように、セラミックキャパシター、酸化アルミニウムキャパシターまたは事実上他の任意の技術で製造されるキャパシターでよい。

一実施例において、キャパシター３００は個別デバイスであり、集積回路に、電子回路パッケージのダイ側またはランド側に、またはインターポーザー、ソケットあるいはプリント回路（ＰＣ）板に電気的に接続可能である。個別デバイスとして、キャパシター３００をパッケージ、インターポーザー、ソケットまたはＰＣ板内に埋込むこともできる。図１２−１５に関連して説明する別の実施例では、キャパシター３００はパッケージ、インターポーザー、ソケットまたはＰＣ板に一体的に形成することができる。

１つの実施例において、キャパシター３００は、２またはそれ以上の容量段３０２、３０４、３０６を有する。各段３０２、３０４、３０６は、パターン形成された導電性材料の多数の層３１１−３２５を有する。図示の構成によると、一番上の段３０２は層３１１−３１５を、中間の段３０４は層３１６−３２０を、また一番下の段３０６は層３２１−３２５を含む。パターン形成された導電性材料の各層３１１−３１５が誘電性材料の層で分離されるため、隣接する導電層とその間の誘電層との各組が平行プレートキャパシターを形成する。従って、例えば、層３１１及び層３１２は、層３１３、３１４などと同様に、平行プレートキャパシターを形成する。

各段３０２、３０４、３０６及びパターン形成された導電性材料の層３１１−３２５は、キャパシターの上面から下方に延びる、「キャパシタービア」と呼ぶ導電ビア３３０、３３２、３３４により電気的に接続されている。１つの段に連携するビア３３０、３３２、３３４の一部はその段の１つおきの導電層と接触し、一方、その段に連携するビア３３０、３３２、３３４の他のものはその段の残りの導電層と電気的に接触する。

このように、これらの層は電源とアース（例えば、Ｖｃｃ及びＶｓｓ）に交互に接続されるため、隣接する各組の層にわたって容量性電荷を与えることができる。従って、層３１１、３１３、３１５、３１７、３１９、３２１、３２３及び３２５は電源に、また層３１２、３１４、３１６、３１８、３２０、３２２、３２４はアースに接続できるが、その逆も可能である。一実施例において、ビア３３４はキャパシターの底面まで延びる。従って、上面のコネクター３４０及び／または底面のコネクター３４２を介して電気的に接続可能である。別の実施例では、側面で終端するコネクター（図示せず）による接続が可能であり、このコネクターはキャパシター３００の垂直の側面に沿ってこれらの層と電気的に接触する。

図３に示す実施例において、段３０２、３０４、３０６は垂直方向に積重ねてある。従って、段３０４及び３０６は段３０２の実質的に下方にある。従って、中間の段３０４を貫通するキャパシタービア３３２は、一番上の段３０２の層３１１−３１５も貫通し、一番上の段３０２の１つおきの層と電気的に接触する。さらに、一番下の段３０６を貫通するキャパシタービア３３４は、一番上の段３０２及び中間の段３０４の層３１１−３２０を貫通し、一番上の段３０２及び中間の段３０４の１つおきの層と電気的に接触する。別の実施例において、中間の段３０４及び一番下の段３０６を貫通するビア３３２、３３４の一部または全部は、一番上の段３０２及び中間の段３０４の層から絶縁することができる。

図３は３つの容量段３０２、３０４、３０６を示すが、種々の実施例において、これより多数または少数の容量段が実現可能である。さらに、各段３０２、３０４、３０６は５つの層を備えているが、各層がそれより多数または少数の層を持つようにしてもよい。加えて、図示の層３１１−３２５及び段３０２、３０４、３０６は互いに隣接しているが、種々の層３１１−３２５及び段３０２、３０４、３０６を信号を伝送するまたは他の用途の１またはそれ以上の層により互いに分離してもよい。また、各段３０２、３０４、３０６を接続するビア３３０、３３２、３３４の数及び一番上のコネクター３４０及び／または一番下のコネクター３４２の数を図３に示す数とは異なるようにしてもよい。

各段３０２、３０４、３０６の層３１１−３２５を貫通しそれに接続するビア３３０、３３２、３３４の数は、その段のインダクタンス及び容量に影響を与える。基本的には、ビアの数は各段のインダクタンス及び容量に反比例する。

各段３０２、３０４、３０６の容量値は、その段を構成する導電層３１１−３２５の面積と各組の導電層３１１−３２５間の誘電層の厚さとに比例する。図５−７に関連して詳述するように、一番上の段３０２の導電層３１１−３１５は、ビア３３０、３３２、３３４が下方の層へ延びることができるように多数のビアスルーホールを有する。層３１１−３１５を貫通する各ビアスルーホールは、その段の導電領域を減少させる。一実施例において、一番上の段３０２は、その層３１１−３１５を貫通しそれに接続される多数のビア３３０、３３２、３３４を有する。中間の段３０４はその層３１６−３２０を貫通しそれに接続されるビア３３２、３３４が少数であり、一番下の段３０６はその層３２１−３２５を貫通しそれに接続されるビア３３４はさらに少数である。従って、一番上の段の層３１１−３１５の導電領域は３つの段のうちで最小であり、一番下の層３２１−３２５の導電領域は３つの段のうち最大である。従って、一番上の段３０２は、３つの段３０２、３０４、３０６のうちインダクタンス及び容量が最も小さく、一番下の段３０６は３つの段３０２、３０４、３０６のうちインダクタンス及び容量が最も大きい。

各段３０２、３０４、３０６のインダクタンスは、各段を貫通しそれに接続されるビアの数に反比例するだけでなく、負荷からその段までの距離に比例する。１つの実施例において、負荷はキャパシターの上面に接続されるため、一番上の段３０２は負荷に最も近く、中間の段３０４はそれより負荷から離れ、一番下の段３０６は負荷から最も遠い。従って、一番上の段３０２は負荷に対して最も小さいインダクタンスを、中間の段３０４はそれより大きいインダクタンスを、また一番下の段３０６は最も大きいインダクタンスを有する。

上述したインダクタンス及び容量特性により、１つの段を特定のインダクタンス及び容量値を有する１組の層と定義することができる。この考え方を、キャパシター３００の電気的特性をシミュレーションしてさらに説明する。

図４は、図３に示すキャパシターの電気的特性をシミュレーションした電気回路である。この回路は、適正動作のために容量またはノイズ減衰を必要とするダイ負荷４０２を有する。容量の一部はダイ上の容量４０４により供給できる。さらに別の容量をキャパシター４０６によりチップから離れたところで供給するが、このキャパシターは、１つの実施例において、図３に示すような構造を有するキャパシターである。

キャパシター４０６は、各々がダイ負荷４０２からインダクタンス４２０、４２２、４２４により分離された並列接続の３つのキャパシター４０８、４１０、４１２で表される。各キャパシター４０８、４１０、４１２は、キャパシターとそれに直列の抵抗及びインダクタンスとしてより正確にモデリングできる。しかしながら、図示を簡略化するために、キャパシター４０８、４１０、４１２を単純なキャパシターとして示す。

図３を再び参照して、キャパシター４０８は一番上の段３０２を、キャパシター４１０は中間の段３０４を、キャパシター４１２は一番下の段３０６を表す。上述した理由により、キャパシター４０８は容量値が最小であるが、負荷４０２にするインダクタンス４２０も最小である。キャパシター４１０は、それより高い容量値と、負荷４０２に対するそれより高いインダクタンス４２２を有する。最後に、キャパシター４１２は最も高い容量値と、負荷４０２に対する最も高いインダクタンス４２４を有する。

インダクタンス４２０、４２２、４２４が大きくなればなるほど、キャパシター４０８、４１０、４１２は応答が遅くなる。従って、高周波過渡現象または電圧ドループが発生すると、キャパシター４０８（例えば、図３の段３０２）は、ダイ負荷４０２に対するインダクタンスが最小であるため最初に応答する。キャパシター４０８により供給される容量は比較的小さいが、予想される最も高い周波数過渡現象に対して十分な容量を与えるようにキャパシター４０８を設計する必要がある。それより低い周波数では別の容量が、キャパシター４１０（例えば、図３の段３０４）及びキャパシター４１２（図３の段３０６）により供給される。これらのキャパシター４１０、４１２に対するインダクタンスはさらに大きく、応答時間が遅いため、ダイ負荷４０２が利用できる全容量はキャパシター４０８だけの場合よりも大きい。

再び図３を参照すると、上述したように、段３０２、３０４、３０６の層３１１−３２５に接続するビア３３０、３３２、３３４の数は、その段のインダクタンス及び容量に反比例する。加えて、一番上の段３０２はその層３１１−３１５に接続する最多のビア３３０、３３２、３３４を有し、中間の段３０４はそれより少数のビア３３２、３３４を、また一番下の段３０６は最も少ないビア３３４を有する。従って、図５−７に関連して述べるように、各段３０２、３０４、３０６の層３１１−３２５のビアホールの数は逐次的に少なくなる。

図５は、本発明の一実施例による多段アレイキャパシターの第１段（例えば、図３の段３０２）のパワーまたはアースプレーン導電層５００（例えば、図３の層３１１−３１５の１つ）を示す上面図である。層５００は、ホール５０４が形成された導電層５０２より成る。

層５００をキャパシター（例えば、図３のキャパシター３００）に一体化すると、一部のビア（例えば、図３のビア３３０、３３２、３３４）は導電層５０２と電気的に接触しない状態でホール５０４を貫通する。「絶縁ビア」と呼ぶこれらのビアは、ホール５０４よりも直径が小さく、層５００の直上及び／または直下の他の層（図示せず）と電気的に接触する。導電性材料５０２のホール５０４の間の領域には、他のビアが形成される。「コンタクトビア」と呼ぶこれらのビアは層５００と電気的に接触するが、層５００の直上及び／または直下の層（図示せず）とは接触しない。従って、層５００がアースに接続される場合、多数のコンタクトビアが導電性材料５０２に形成され、多数の絶縁ビアがホール５０４を貫通する。

隣接する層が電源とアースにそれぞれ接続されるため、１つの実施例において、１つの段のそれに続く各層の導電性材料５０２のパターンはシフトする。換言すれば、層５００の直上または直下の隣接層については、その隣接層のホールは導電性材料５０２と整列し、隣接層の導電性材料はホール５０４と整列する。このように、両方の層を貫通する単一のビアはその一方の層から絶縁され、その隣接層と電気的に接触する。

１つの実施例において、ホール５０４間のピッチ（即ち、中心間距離）は、２００乃至５００ミクロンの範囲内にあるが、他の実施例では、ホール５０４間のピッチはそれより大きいか小さい場合がある。一般的に、ホール５０４間のピッチが小さいと、インダクタンスが小さく容量も小さい。ホール５０４間のピッチが大きいと、容量が大きいが、インダクタンスも大きい。ホール５０４間のピッチは、キャパシターのタイプ（例えば、セラミック、酸化アルミニウムなど）に応じて大きくなったり小さくなったりする。

図３に示すように、段３０２、３０４、３０６が下方になるに従って、その層３１１−３２５に接続するビア３３０、３３２、３３４の数が小さくなる。従って、これらの段３０２、３０４、３０６の層３１１−３２５は、下方になるにつれて少なくなるホールを有する。これを図６及び７に示す。

図６は、本発明の一実施例による多段アレイキャパシターの第２段（例えば、図３の段３０４）のパワーまたはアースプレーン導電層６００を示す上面図である。層６００は、ホール６０４が形成された導電性材料６０２より成る。層５００（図５）と同様に、絶縁ビアはホール６０４を貫通し、コンタクトビアはホール６０４間の導電性材料６０２に形成される。このように、その段の隣接層をそれぞれ電源とアースに接続して平行プレートキャパシターを形成することができる。

層６００を層５００（図５）と比較すると、層６００は導電性材料６０２を貫通するホール６０４が実質的に少ないことが明らかである。層６００は導電性表面領域が大きいため、層６００及び隣接の層（図示せず）により平行プレートキャパシターを形成すると、それらは層５００及び隣接の層により形成されるキャパシターより多くの電荷を蓄積することができる。

図７は、本発明の一実施例による多段アレイキャパシターの第３段（例えば、図３の段３０６）のパワーまたはアースプレーン導電層７００を示す上面図である。層７００は、ホール７０４が形成された導電性材料７０２より成る。層５００（図５）及び層６００（図６）と同様に、絶縁ビアはホール７０４を貫通し、コンタクトビアはホール７０４間の導電性材料７０２に形成される。このように、この段の隣接層をパワー及びアースとそれぞれ接続して平行プレートキャパシターを形成することができる。

層５００（図５）及び層６００（図６）を比較すると、層７００にはその導電性材料７０２を貫通するホール７０４が実質的に少ないことが明らかである。層７００は導電性表面積が大きいため、層７００と隣接層（図示せず）とにより平行プレートキャパシターを形成すると、それらは、層５００と隣接層とにより形成されるキャパシター、または層６００と隣接層により形成されるキャパシターより多量の電荷を蓄積できる。

図５−７に示すホールの各ラインはホールの隣接ラインからずらしてあるが、他の実施例において、これらのホールを整列グリッドパターンまたは他のパターンに配列することができる。さらに、図５−７に示すホールの数は例示にすぎず、種々の実施例ではそれより多数または少数のホールを用いることができる。

キャパシター３００を、個別デバイスとして、電子回路パッケージ（ランド側またはダイ側の何れか）、インターポーザー、ソケットまたはＰＣ板上に取付けることができる。パッケージ、インターポーザー、ソケットまたはＰＣ板へのキャパシターの接続の仕方は、キャパシターを実装する技術により異なる。キャパシター３００は、表面実装、ボンディングワイヤー及び／または他の方法によりセラミック、有機誘電または他のタイプのパッケージに実装可能である。キャパシター３００のような個別キャパシターの実装方法は当業者によく知られているため、ここでは詳説しない。一部の実施例において、キャパシター３００を実装なしの個別デバイスとして用いることができる。

１つの実施例において、上面のコネクター３４０と底面のコネクター３４２とにより、キャパシター３００を集積回路と、パッケージまたはソケットとの間に装着可能である。かかる実施例では、上面のコネクター３４０をはんだ接続により、有機ランドグリッドアレイ（ＯＬＧＡ）またはフリップチップピングリッドアレイ（ＦＣＰＧＡ）型集積回路の底面に電気的及び機械的に接続することができる。その後、底面のコネクター３４２をランドグリッドアレイ（ＬＧＡ）ソケットの上面に電気的及び機械的に接続すればよい。

別の実施例において、キャパシター３００は、パッケージ、インターポーザー、ソケットまたはＰＣ板のようなあるタイプのハウジング内に埋込むことができる。かかる実施例において、ハウジングには空洞が形成されており、その空洞内にキャパシター３００をはめ込む。その後、この空洞を充填して、キャパシター３００の上に別の層を形成すればよい。キャパシター３００は、マイクロビアを用いてハウジングの上面及び／または底面及び／または他の層に電気的に接続する。

さらに別の実施例において、キャパシター３００のハウジングへの埋込みは、キャパシター３００を１つの層に固着し、キャパシター３００上に複数の層を形成し、ビアを形成してキャパシター３００をハウジングの上面及び／または底面及び／または他の層と電気的に接続することにより行える。後で詳述するが、他の実施例では、キャパシター３００を、集積回路、パッケージ、インターポーザー、ソケットまたはＰＣ板に、多数の他の構成により、種々の他の接続技術を用いて接続するかまたはその内部に埋込むことができる。

図８は、本発明の一実施例に従って多段アレイキャパシター（例えば、図３のキャパシター３００）を製造する方法のフローチャートである。図８は、本発明の一実施例による多段アレイキャパシターを製造する種々のステップを示す概略的断面図である図９−１１と共にみる必要がある。種々の実施例において、多段アレイキャパシター（例えば、図３のキャパシター３００）は、セラミック多層、有機または薄膜プロセスにより形成することができる。図示を簡略にするために、セラミック多層キャパシターの形成方法を図８に関連して、有機または薄膜処理に適用する変形例の説明と共に述べる。これら全ての技術に用いる特定の製造方法は当業者によく知られているため、それら製造法の詳細はこの説明には含めない。

この方法は、ブロック８０２において、多層構造（例えば、図９の構造９００）を製造することによりスタートする。この方法９００は、各々が、パターン形成された導電性材料が誘電性材料により分離された多数の層９１０、９１２、９１４を有する多数の容量段９０２、９０４、９０６を備えている。図９は３つの段９０２、９０４、９０６及び１５の層９１０、９１２、９１４を示すが、他の実施例の構造９００はそれより多数または少数の段及び／または層を有する。

一実施例において、構造９００はセラミック多層処理技術により形成する。基本的には、導電層９１０、９１２、９１４を個々のセラミック層上にスクリーンプリンティングする。その後、これらの層を整列させ、積重ね、定位置に保持して、構造９００を形成する。

構造９００を有機または薄膜技術により形成する別の実施例では、構造９００は、ビルドアッププロセスにより形成する。ビルドアッププロセスは、基本的に、互いの上に順次誘電性材料及び導電性材料の層を形成し、パターン形成するものである。

導電層９１０、９１２、９１４は、種々の実施例では、厚膜または薄膜のニッケル、銅、スパッタリングした導体またはアルミニウムキャップ層のような種々の導電性材料により形成できるが、他の適当な導電性材料も使用可能である。層９１０、９１２、９１４の間の誘電性材料は、種々の実施例において、例えば、チタン酸バリウムセラミック、ポリマーフィルムまたは酸化アルミニウム層でよいが、他の誘電性材料も同じように用いることができる。一実施例において、誘電性材料はイプシロン値が非常に高く２０００乃至５０００の範囲内にあるが、それよりも高いまたは低いイプシロン値を有する誘電性材料も用いることができる。さらに、一実施例において、誘電層は非常に薄い。例えば、誘電層は１乃至３０ミクロンの厚さでよいが、他の実施例ではその層をそれより厚くまたは薄くすることができる。

ブロック８０４において、ビアホール（例えば、図１０のホール１００２、１００４、１００６）を構造の上面１０１０から形成する。セラミック多層技術により、ビアホール１００２、１００４、１００６をセラミック層及び導電層を積重ねた組立体に形成する。別の実施例では、これらの層を整列して積重ねる前に、ビアホール１００２、１００４、１００６を各セラミック層に形成する。従って、ブロック８０２と８０４とは一体的なプロセスである。有機または薄膜ビルドアップ技術を用いる別の実施例では、ビアホール１００２、１００４、１００６をこれらの層をビルドアップした後またはその間に形成する。

種々の実施例において、ビアホールをレーザー穿孔、機械式穿孔及び／または機械式加圧または打抜きにより形成することができる。ビアホール１００２、１００４、１０６は、種々の段９０２、９０４、９０６の層と構造の上面との間に開口を形成する。一実施例において、ホール１００６の一部は、構造の底面１０１２に通じる開口を形成する。例えば、ホール１００２は段９０２の一部の層９１０へ、またホール１００４は段９０２及び９０２の一部の層９１０、９１２へ、さらにホール１００６は段９０２、９０４、９０６の一部の層９１０、９１２、９１４に開口を形成する。一実施例において、ホール１００６はキャパシターの底面に延びるため、最終的に底面のビアへの電気的接続を行うことができる。

上述したように、ホール１００２、１００４、１００６は１つおきの層９１０、９１２、９１４に開口を形成する。このように、１つおきの層を、パワーまたはアースにかわるがわる接続することにより、これらの層９１０、９１２、９１４を分離する誘電性材料に容量性電荷を供給できる。

ブロック８０６において、ビアホールに導電性ビア材料を付着させて、構造の上面及び底面に延びる導電性ビア（図１１の１１０２、１１０４、１１０６）を形成する。セラミック多層技術を用いる１つの実施例では、ブロック８０８において、ビアホールに金属またはガラスフリットのペーストを充填し、これをセラミックと共に焼成する。他の実施例において、ビアホールに金属材料をスパッタリングにより付着させるか電気メッキする。ビルドアップ時にビアを形成するさらに別の実施例では、それらの層のビルドアップ時にビアホールを充填することができる。それらの実施例では、ブロック８０２、８０４、８０８は一体的なプロセスであろう。種々の実施例において、ビア材料は銅、ニッケルまたは他の適当な導体を含むことができる。

キャパシター構造及びビアが完成すると、ブロック８１０において、コネクター（例えば、図３のコネクター３４０、３４２）をキャパシターの上面及び底面上に形成する。一実施例において、これらのコネクターはリフローによるはんだ付けに好適な材料、またはパッケージ、インターポーザー、ソケットまたはＰＣ板のようなハウジング内または基板上にキャパシターを埋込んだ後アクセスするに好適な材料で形成する。

一実施例において、多数のキャパシターを一緒に形成する。このようにすると、これらのキャパシターを形成した後、ブロック８１２においてそれらを切り出す。キャパシターの切り出しは、例えば、レーザーまたは機械式のこぎりにより行うことができる。別の実施例において、各キャパシターをそれぞれ独立して形成する場合、切り出しは不要である。キャパシターを切り出すと、この方法は終了する。

キャパシターを製造し切り出した後にこれらを実装するのは常に必要かまたは望ましいことであるとは言えないが、実装プロセスが望ましい場合もある。各キャパシターの実装は、当業者によく知られた技術により行うことができる。例えば、キャパシターを、成形プラスチック、加圧セラミック、積層セラミック／プラスチックまたは当業者に知られた他の技術により実装することができる。キャパシターをハウジング内に埋込むかまたは集積回路に直接固着する一部の例では、キャパシターの実装は望ましくないと言える。かかる場合、実装は行わない。上述したように、図３に示すキャパシターは、パッケージ、インターポーザー、ソケット及び／またはＰＣ板のようなハウジング上に取付けるかその内部に埋込む個別デバイスとして実現することができる。別の実施例では、ハウジングの製造時にキャパシターをハウジング内に集積してもよい。

図１２は、本発明の一実施例による電子回路パッケージ１２０２に集積したアレイキャパシターの断面図である。その層の内部において、パッケージ１２０２は、「中央段」と呼ぶ２つの段の容量１２１０、１２１２より成る集積型キャパシターを含む。各段１２１０、１２１２は、パターン形成された導電性材料の多数の層１２２０、１２２２を含み、各層は誘電性材料により分離されている。

集積型キャパシターは、「キャパシタービア」と呼ぶビア１２３０、１２３２により他のパッケージ層及び／またはパッケージ１２０２の上面または底面に電気的に接続する。キャパシタービア１２３０は一番上の段１２１０の層１２２０に電気的に接続し、キャパシタービア１２３２は一番上の段１２１０及び一番下の段１２１２の層１２２０、１２２２に電気的に接続する。

１つの実施例において、集積回路１２４０と一番上の段１２１０との間には、１またはそれ以上のパターン形成された導電性トランジション層１２５０が存在する。トランジション層１２５０は、キャパシタービア１２３０、１２３２のピッチ（即ち、中心間距離）とダイ側コネクター１２４２のピッチとの間のピッチを変換する。トランジション層１２５０は、他の範囲内の他のパッド及びダイパンプのピッチの変換を行うことができる。キャパシタービア１２３０、１２３２のピッチとダイバンプ１２４２のピッチとをぴったりマッチさせることができる別の実施例では、トランジション層１２５０を除去するかまたは他の目的で使用する。さらに別の実施例において、埋込み型キャパシター構造の一番上の段１２１０の２またはそれ以上の層によりピッチ変換を行って、トランジション層１２５０を不要にすることが可能である。パッケージ１２０２は信号ビア１２６０も含むが、このビアは、集積回路１２４０とパッケージ１２０２の１またはそれ以上の別の層１２７０との間で信号を運ぶものである。「ファンアウト層」とも呼ばれるこれらの別の層１２７０は、信号ビア１２６０上を運ばれる信号をパッケージ１２０２の底面（即ち、ランド側）上のパッド１２７２及びコネクター１２８０に分配することができる。これらのファンアウト層１２７０はまた、パワー及びアースをパッド１２７２及びパッド１２８０から多層キャパシター構造の段１２１２、１２１０へ導くことが可能である。換言すれば、ファンアウト層１２７０は、ランド側パッド１２７２のピッチと一番下の段１２１２に対応するダイバンプ１２４２及び／またはビア１２３２のピッチとの間のピッチを変換する。例えば、ファンアウト層１２７０は、ランド側パッド１２７２の４５０ミクロンからダイバンプ１２４２の１５０ミクロンにピッチを変換できる。

別の実施例において、パワー及びアースの所望のピッチ変換の一部または全部は、段１２１０、１２１２のビアのピッチを適当に設計して行うことができる。再び図５−７を参照して、一番上の段（図５）のビアのピッチは下の段（図６及び７）のビアのピッチよりも小さいことが明らかである。従って、パワーとアースについてある特定のピッチ変換が望ましい場合、このピッチ変換は、一番上の段と下の段との間で特定のピッチを設計することにより全体的または部分的に行うことができる。

例えば、ダイバンプのピッチが１５０ミクロン、ランド側ボンディングパッドのピッチが４５０ミクロンであると仮定する。この場合、一番上の段１２１０のビアピッチは１５０ミクロン、一番下の段１２１２のビアピッチは４５０ミクロンでよい。別の実施例において、３以上の容量段を実現する場合、所望のピッチ変換が行われるまで一番上の段から一番下の段へビアピッチを増分することができる。

パワー及びアースの全体的なピッチ変換はビアピッチを段が下方になるに従って増分することにより行うのが望ましいが、段間のピッチの変化を用いてピッチ変換の一部だけを行うのが望ましい場合がある。ダイバンプのピッチが１５０ミクロン、ランド側ボンディングパッドのピッチが４５０ミクロンである上述の例を用いると、段１２１０、１２１２を用いて、例えば、３００ミクロンのようなある中間の値にピッチを変換することができる。その後、３００ミクロンから４５０ミクロンへのピッチ変換を、上述したようにファンアウト層１２７０により完了する。

集積型キャパシター構造の電気的特性については、図３−７に関連して詳説した。基本的には、この構造は、パッケージ１２０２に固着された集積回路１２４０へ２つの別レベルの容量減結合を与える。一番上の段１２１０は低レベルの容量を非常に小さいインダクタンスで与え、一番下の段１２１２は高レベルの容量を大きいインダクタンスで与える。

集積回路にさらに多くのレベルの低インダクタンス容量減結合を与えるのが望ましい場合がある。あるいは、集積回路中央部の下方に１またはそれ以上の容量段を、また集積回路の下方でない領域に１またはそれ以上のさらに別の容量段を提供するのが望ましい場合もある。

かかる別の容量を与える実施例を図１３に示すが、この図は、本発明の別の実施例による電子回路パッケージ１３０２内に集積化されたアレイキャパシターの断面図である。図１３に示すパッケージ１３０２と図１２に示すパッケージ１２０２とは、パッケージ１３０２がそのパッケージに固着された集積回路１３４０の下方に少なくとも１つの中央容量段１３１０、１３１２を含む点で同じである。さらに、パッケージ１３０２は、１またはそれ以上のトランジション層１３５０、ファンアウト層１３７０、キャパシタービア１３３０及び信号ビア１３６０を有する。

しかしながら、図１２の実施例とは異なり、図１３の実施例は、集積回路１３４０の下方でないパッケージ領域に１またはそれ以上の別の容量段１３８０も含んでいる。「周辺段」と呼ぶこれらの別の段１３８０は、パターン形成された導電性材料の少なくとも２つの層１３８２を含む。一実施例において、１つおきの層１３８２はパワーとアースに交互に接続されて、これらの層に容量性電荷を発生させる。

中央段１３１０、１３１２と周辺段１３８０との間の接続は、１つの実施例では、中央段１３１０、１３１２及び周辺段１３８０の実質的に下方のファンアウト層１３７０により行う。別の実施例において、中央段１３１０、１３１２と周辺段１３８０とは、集積回路１２４０と段１３１０、１３１２、１３８０との間のトランジション層１３５０により接続することができる。これにより、周辺段１３８０と集積回路１３４０との間の電気的距離、従ってインダクタンスが減少するかもしれないが、別のトランジション層を必要とすることがある。これら別のトランジション層（図示せず）は、集積回路１３４０と中央段１３１０、１３１２との間の電気的距離、従ってインダクタンスを増加させるであろう。

さらに別の実施例において、段１３１０、１３１２、１３８０の２またはそれ以上の層により中央段１３１０、１３１２と周辺段１３８０とを接続すると、その接続のためのファンアウト層１３３０を不要にすることができる。図１２に関連して述べたように、１つの実施例において、ファンアウト層１３７０を、ダイバンプ１３４２のピッチとランド側パッド１３７２のピッチとの間のピッチを変換するために用いることができる。１つの実施例において、パワー及びアースのピッチ変換は、上述したように、キャパシター構造のビア１３３０のピッチを設計することにより全体的にまたは部分的に行うことができる。

周辺段１３８０は集積回路１３４０に電気的にそれ程近くないため、それらは中央段１３１０、１３１２に比べると容量の増加需要に対する応答が遅い。しかしながら、周辺段１３８０は、中央段１３１０、１３１２により与えられる別の減結合容量を増加させる。

図１２及び１３に示すパッケージ１２０２、１３０２は、当業者によく知られた種々の技術及び材料により製造することができる。例えば、パッケージ１２０２、１３０２は多層セラミック、有機、薄膜または他の実装技術により形成可能である。さらに、集積回路とパッケージとの接続は、例えば、表面実装、ボンディングワイヤー及び／または他の技術のような種々の配線技術により行うことができる。加えて、パッケージ１２０２、１３０２は配線構造の次の低いレベル（例えば、インターポーザー、ソケットまたはＰＣ板）にスルーホールにより取付けるかまたは表面実装することができる。

図１２及び１３は、内部の２つの容量段１２１０、１２１２、１３１０、１３１２、外部の１つの容量段１３８０、２つのトランジション層１２５０、１３５０及び３つのファンアウト層１２７０、１３７０を示すが、種々の実施例においてそれより多数または少数の段、トランジション層及び／またはファンアウト層を実現することも可能である。例えば、上述したように、トランジション層１２５０、１３５０またはファンアウト層１２７０、１３７０の機能を、キャパシター段１２１０、１２１２、１３１０、１３１２の層により実現して、トランジション層及び／またはファンアウト層を不要にすることができる。加えて、各段に含まれる層１２２０、１２２２、１３２０、１３２２の数を図１２及び１３に示すものより多くするか少なくすることができる。最後に、各層を介して接続されるキャパシタービア及び信号ビア１２３０、１２３２、１３３０、１３３２、１３３４の数、及びダイ側コネクター１２４２、１３４２及びランド側コネクター１２８０、１３８０の数及び方向を、図１２及び１３に示すものとは異なる数にしてもよい。

図１４は、本発明の一実施例による複数レベルの容量を備えた集積型アレイキャパシターを含む電子回路パッケージ１４００の上面図である。このパッケージ１４００は、パッケージ１４００に固着される集積回路の実質的に下方でその中心に位置する中央領域１４０４を有する。この領域１４０４内には、中央キャパシターが１またはそれ以上の容量段（例えば、図１３の段１３１０、１３１２）により形成される。

パッケージ１４００は、第２の領域１４０６も含んでいる。１つの実施例において、第２の領域１４０６も集積回路の実質的に下方に位置するが、中央領域１４０４の周囲部の外側にある。第２の領域１４０６は、信号ビア（例えば、図１３のビア１３６０）及び種々の導電層の部分を含む。

最後に、パッケージ１４００は、このパッケージに固着される集積回路の下方に位置しない周辺領域１４０８を含む。１つの実施例において、周辺領域１４０８は、１またはそれ以上の容量段（例えば、図１３の段１３８０）から形成される１またはそれ以上の周辺キャパシターを含む。中央領域１４０４の中央キャパシター及び周辺領域１４０８の周辺キャパシターは、１つの実施例では、ファンアウト層（例えば、図１３の層１３７０）を介して電気的に接続される。別の実施例において、中央キャパシターと周辺キャパシターとは、２またはそれ以上の層のキャパシターを介して電気的に接続されるため、ファンアウト層が不要になる。

図１３及び１４に示すキャパシターをハウジング内に集積化されるとして説明したが、このキャパシターは個別デバイスとして実現してもよい。その場合、種々の信号ビア（例えば、図１３のビア１３６０）がなくなり、信号ビアが存在する領域（例えば、第２の領域１４０６）のサイズを減少させるか、なくすことができる。加えて、このデバイスを集積回路以外のものに接続することができる。

図１５は、本発明の一実施例によるハウジング内に複数レベルの容量を有する集積型アレイキャパシターを製造する方法のフローチャートである。種々の実施例において、ハウジングと集積型アレイキャパシターとは、セラミック多層、有機または薄膜プロセスにより製造可能である。説明を簡略化するために、セラミック多層ハウジングの形成方法を、有機または薄膜処理に適用する変形例の説明と共に、図１５を参照して述べる。これら全ての技術に用いる特定の製造技術は当業者によく知られているため、それらの製造技術の特定の詳細はこの説明に含めない。

この方法は、ブロック１５０２において、多層キャパシター構造（例えば、図１２及び１３の構造１２０２、１３０２）をハウジング（例えば、パッケージ、インターポーザー、ソケットまたはＰＣ板）の一体化部分として製造することによりスタートする。この構造は多数の容量段を含み、各段はパターン形成された導電性材料の多数の層が誘電性材料により分離されている。１つの実施例において、１またはそれ以上の段を有する中央キャパシターを集積回路（または他のデバイス）を固着する中央領域の実質的下方に形成し、１またはそれ以上の段を有する周辺キャパシターを集積回路が固着されない周辺領域の下方に形成する。

１つの実施例において、ハウジング及びキャパシター構造をセラミック多層処理技術により形成する。基本的には、導電層を個々のセラミック層にスクリーンプリンティングする。その後、これらの層を整列させ、積重ね、定位置に保持して、多層ハウジング及びキャパシター構造を形成する。

ハウジング及びキャパシター構造を有機または薄膜技術により形成する別の実施例では、ビルドアッププロセスを用いる。このビルドアッププロセスは、基本的には、誘電性材料及び導電性材料の層を順次互いの上に形成し、パターン形成するものである。

ハウジング及びキャパシター構造は、当業者によく知られた種々の技術及び材料により製造することができる。例えば、ハウジング及びキャパシター構造は、多層セラミック（例えば、加圧セラミック、高温共焼成セラミック、低温共焼成セラミックまたはセラミックボールグリッドアレイ）、有機または薄膜（例えば、前または後成形プラスチック、積層プラスチックもしくはプラスチックボールグリッドアレイ）または他のタイプのハウジング（例えば、テープボールグリッドアレイ、チップスケールパッケージ、エッジモールディッドボールグリッドアレイ、フリップチップボールグリッドアレイまたは他のパッケージタイプ）でよい。

種々の実施例において、種々の導電層を厚膜または薄膜のニッケル、銅、スパッタリングした導体またはアルミニウムキャップ層のような種々の材料により形成できるが、他の適当な導電性材料も使用できる。層間の誘電性材料は、種々の実施例において、例えば、チタン酸バリウムセラミック、ポリマーフィルムまたは酸化アルミニウム層でよいが、他の誘電性材料も使用可能である。１つの実施例において、誘電性材料は２０００乃至５０００の範囲内のイプシロン値を有するが、それより高いか低いイプシロン値を有する誘電性材料を用いることもできる。加えて、１つの実施例では、誘電層は非常に薄い。例えば、誘電層は１乃至３０ミクロンの範囲内でよいが、他の実施例ではさらに厚くするか薄くすることができる。

ブロック１５０４において、ハウジングの上面からビアホールを形成する。セラミック多層技術により、ビアホールをセラミック層と導電層とを積重ねた組立体に形成する。別の実施例では、これらの層を整列し積重ねる前にビアホールを各セラミック層に形成する。従って、ブロック１５０２と１５０４とは一体化プロセスであろう。有機または薄膜ビルドアップ技術を用いる別の実施例では、ビアホールをこれらの層のビルドアップ後またはその間に形成する。

種々の実施例において、ビアホールは、レーザー穿孔、機械式穿孔及び／または機械式加圧または打抜きにより形成することができる。中央キャパシターの１またはそれ以上の段とハウジングの上面との間にビアホールが開口を形成する。

１つの実施例において、各ビアホールは中央キャパシターの１つおきの層に開口を形成する。このようにして、１つおきの層をパワーまたはアースに交互に接続することにより、これらの層を分離する誘電性材料に容量性電荷を与えることが可能である。

ブロック１５０６では、導電性ビア材料をビアホール内に付着させて、ハウジングの上面への導電ビアを形成する。セラミック多層技術を用いる１つの実施例では、ビアホールに金属またはガラスフリットペーストを充填し、これをセラミックと共に焼成する。他の実施例では、ビアホールに金属材料をスパッタリングにより付着させるか電気メッキする。ビアがビルドアッププロセス時に形成されるさらに別の実施例では、ビアホールへの充填をそれらの層のビルドアップ時に行うことができる。それらの実施例では、ブロック１５０２と１５０４とは一体的なプロセスであろう。種々の実施例において、ビア材料には銅、ニッケルまたは他の適当な導体を含むことができる。

その後、ブロック１５０８において、ハウジングの製造を完了する。有機または薄膜技術を用いる実施例では、ハウジングの製造を完了するには、導電性材料及び／または誘電性材料のさらに別の層を積み上げる必要があろう。加えて、ハウジングの製造は、コネクターを集積回路及び／または次のレベルの配線構造に与えることにより完了する。例えば、ハウジングと集積回路との接続は、ボンディングワイヤーまたは表面実装技術により行うことができる。加えて、ハウジングは次のレベルの配線構造にスルーホール実装または表面実装することができる。ハウジングの製造を完了すると、この方法は終了する。

種々の実施例において、図１５に関連して述べた構造は、パッケージ、インターポーザー、ソケットまたはＰＣ板のような多種多様なハウジングに組込むことができる。この構造を特定のハウジングに組込む仕方は、ハウジングの製造に用いる技術により異なる。多種多様な技術が当業者に知られているため、それらの技術についてはこのでは詳説しない。

上述したように、図３、１２及び１３に示したようなキャパシター構造は、集積回路パッケージ、インターポーザー、ソケットまたはＰＣ板の上に装着するか、その内部に埋込むかもしくはその内部に集積化することができる。図１６は、本発明の種々の実施例に従って各々が１またはそれ以上のキャパシターを実装するか埋込むかまたは集積化した集積回路パッケージ１６０４、インターポーザー１６０６、ソケット１６０８及びＰＣ板１６１０を示す。

図１６の頂部からスタートして、集積回路１６０２は集積回路パッケージ１６０４に収納されている。集積回路１６０２は１またはそれ以上の回路を含み、それらの回路はコネクター（図示せず）により集積回路パッケージ１６０４に電気的に接続されている。

集積回路１６０２は、多数のタイプの集積回路のうち任意のものでよい。本発明の一実施例では、集積回路１６０２はマイクロプロセッサーであるが、この集積回路１６０２は、他の実施例では、メモリーデバイス、ＡＳＩＣ、デジタル信号プロセッサーまたは別のタイプのデバイスでよい。図示の例において、集積回路１６０２はフリップチップタイプの集積回路であり、チップ上の入出力端子がその表面上の任意のポイントでよいことを意味する。チップを集積回路パッケージ１６０４への固着準備状態においた後、それを裏返してはんだバンプまたはボールにより集積回路パッケージ１６０４の上面のマッチングパッドへ固着する。あるいは、入出力端子が集積回路パッケージ１６０４に接続される集積回路パッケージ１６０４の上面のパッドへ、ボンディングワイヤーにより集積回路１６０２を接合することができる。

集積回路１６０２の回路の１またはそれ以上は、容量、ノイズ抑制及び／または電圧減衰を必要とするかもしれない負荷として働く。この容量の一部は、本発明の一実施例では、パッケージ１６０４上に取付けるかその内部に埋込むかまたは集積化されたキャパシター１６０３により提供される。

このようにして、１またはそれ以上の別レベルの容量を集積回路１６０２に提供することにより、必要に応じて電圧減衰及びノイズ抑制を行う。これらのオフチップの容量源が近くにあるということは、各容量源がダイに対して比較的小さいインダクタンスパスを有することを意味する。他の実施例では、キャパシター１６０７、１６０９、１６１１を、インターポーザー１６０６、ソケット１６０８、ＰＣ板１６１０またはこれらの一部の組合せの上に実装するかその内部に埋込むかまたはその内部に集積化する。

集積回路パッケージ１６０４は、例えば、ボールグリッドアレイ接続１６１２のようなはんだ接続によりインターポーザー１６０６に結合する。別の実施例において、集積回路パッケージ１６０４は、ピン型または他のタイプの接続によりインターポーザー１６０６に電気的及び物理的に接続することができる。

インターポーザー１６０６は、ＰＣ板１６１０上のソケット１６０８を介してＰＣ板１６１０と結合する。図示の例では、インターポーザー１６０６はピン１６１４を備え、これらのピンがソケット１６０８の相補的ピンホールと係合する。あるいは、インターポーザー１６０６を、例えばボールグリッドアレイ接続のようなはんだ接続によりＰＣ板１６１０に電気的及び物理的に接続することができる。さらに別の実施例において、集積回路パッケージ１６０４を、インターポーザーを使用せずにソケット１６０８またはＰＣ板１６１０に直接接続することができる。かかる実施例において、集積回路パッケージ１６０４及びＰＣ板１６１０をボールグリッドアレイまたはピン型接続により電気的及び物理的に接続することができる。他の実施例において、集積回路パッケージ１６０４とＰＣ板１６１０とを接続する他の方法を使用することもできる。

プリント回路板１６１０は、例えば、コンピューターシステムのマザーボードでよい。その場合、このプリント回路板は集積回路１６０２へパワー、アース及び信号を供給する媒体として働く。これらのパワー、アース及び他の信号は、ＰＣ板１６１０、ソケット１６０８、ピン１６１４、インターポーザー１６０６及び集積回路パッケージ１６０４上の、またはその内部のトレースまたはプレーン（図示せず）を介して供給される。

種々の実施例に関連して述べた構成は、汎用電子システムの一部を形成することができる。図１７は、本発明の一実施例による汎用電子システム１７００を示す。このシステム１７００は、例えば、コンピューター、無線または有線通信装置（例えば、電話、モデム、セルラー電話、ページャー、ラジオなど）、テレビジョン、モニターまたは事実上他の任意のタイプの電子システムでよい。

この電子システムは１またはそれ以上のＰＣ板上に収納され、マイクロプロセッサー１７０４、集積回路パッケージ１７０６、インターポーザー１７０８、ソケット１７０９、バス１７１０、電源１７１１、信号プロセッサー１７１２及びメモリー１７１４を含む。集積回路パッケージ１７０６、インターポーザー１７０８、ソケット１７０９及び／またはＰＣ板は、本発明の種々の実施例に従ってそれらの上に実装されるかそれらの内部に埋込まれるかもしくは集積化された１またはそれ以上のキャパシターを含む。集積回路パッケージ１７０６、インターポーザー１７０８及びソケット１７０９は、マイクロプロセッサー１７０４をバス１７１０に結合して、マイクロプロセッサー１７０４とバス１７１０に結合されたデバイスとの間でパワーと通信信号とを運ぶ。１つの実施例において、バス１７１０はマイクロプロセッサー１７０４をメモリー１７１４、電源１７１１及び信号プロセッサー１７１２と結合する。しかしながら、本発明の他の実施例では、マイクロプロセッサー１７０４を種々のバスを介してメモリー１７１４、電源１７１１及び信号プロセッサー１７１２に結合できることを理解されたい。

結論

キャパシター構造及びその構造の製造方法の種々の実施例を、キャパシター構造を汎用電子システム内への組み込みと共に説明した。寸法及び範囲についての上述の例は代表的なものであるが、本発明の種々の実施例はかかる範囲または範囲に限定されない。業界内の傾向は、関連コスト及び性能の利点を得るため、一般的に、デバイスの寸法を減少する方向であることを認識されたい。

好ましい実施例の上記詳細な説明において、本発明を実施する特定の好ましい実施例を例示するにすぎない図面を参照した。これらの実施例は、当業者が本発明を実施できるように十分詳細に説明したものである。

当業者は、同一目的を達成するように意図された任意の構成を図示の特定の実施例に置換できることがわかるであろう。例えば、信号、パワー及びアース電位を運ぶためのパターン形成された導電性材料の別の層及び配線構造は、図示のキャパシター構造を形成する層及び段の間、上方または下方に存在することがある。

種々の実施例をダイへ余分のオフチップ容量を与える文脈で説明したが、当業者は、本発明の方法及び装置を回路負荷への低インダクタンスパスを有するキャパシターが望ましい他の多くの用途に利用できることがわかるであろう。従って、かかる用途は全て本発明の思想及び範囲内に含まれると意図されている。

本願は、本発明の任意の変形例または設計変更を包含するものと意図されている。従って、上記詳細な説明は限定的な意味にあらず、当業者は、本発明の内容を説明するために図示説明した部品及びステップの詳細部分、材料及び構成の他の種々の変更を容易に理解し、他の種々の変更が頭書の特許請求の範囲に示される本発明の思想及び範囲から逸脱することなく可能であることがわかるであろう。

従来技術によるダイ側及びランド側キャパシターを有する集積回路パッケージの断面図である。 図１に示すキャパシターの電気的特性をシミュレーションする電気回路である。 本発明の一実施例による多段アレイキャパシターの断面図である。 図３に示すキャパシターの電気的特性をシミュレーションする電気回路である。 本発明の一実施例による多段アレイキャパシターの第１段のパワーまたはアースプレーン導電層を示す上面図である。 本発明の一実施例による多段アレイキャパシターの第２段のパワーまたはアースプレーン導電層を示す上面図である。 本発明の一実施例による多段アレイキャパシターの第３段のパワーまたはアースプレーン導電層を示す上面図である。 本発明の一実施例に従って多段アレイキャパシターを製造する方法のフローチャートである。 本発明の一実施例に従って多段アレイキャパシターを製造する種々のステップを説明する概略的断面図である。 本発明の一実施例に従って多段アレイキャパシターを製造する種々のステップを説明する概略的断面図である。 本発明の一実施例に従って多段アレイキャパシターを製造する種々のステップを説明する概略的断面図である。 本発明の一実施例による電子回路パッケージ内に集積化されたアレイキャパシターの断面図である。 本発明の別の実施例に従って電子回路パッケージ集積化されたアレイキャパシターの断面図である。 本発明の一実施例による複数レベルの容量を備えた集積型アレイキャパシターを含む電子回路パッケージの上面図である。 本発明の一実施例によるハウジング内に複数レベルの容量を備えた集積型アレイキャパシターの製造方法を示すフローチャートである。 本発明の種々の実施例に従って各々が１またはそれ以上のキャパシターを実装、埋込み及び／または集積化した集積回路パッケージ、インターポーザー、ソケット及びプリント回路板を示す。 本発明の一実施例による汎用電子システムを示す。

Claims (30)

1. キャパシターであって、
   パターン形成された導電性材料の多数の第１層が誘電性材料の層で分離された第１の容量段と、
   キャパシターの上面から多数の第１層を貫通し、一部が多数の第１層のうちの１つおきの層と電気的に接触し、他の部分が多数の第１層のうちの残りの層と電気的に接触する第１の数の第１のキャパシタービアと、
   第１の容量段に電気的に接続され、パターン形成された導電性材料の多数の第２層が誘電性材料の層で分離された第２の容量段と、
   多数の第１層及び多数の第２層を貫通し、一部が多数の第２層のうちの１つおきの層と電気的に接触し、他の部分が多数の第２層のうちの残りの層と電気的に接触する第２の数の第２のキャパシタービアとより成り、
   第１のキャパシタービアは多数の第２層を貫通しないキャパシター。
2. 第２の容量段は第１段の容量段の実質的に下方に位置し、第２のキャパシタービアの一部は多数の第１層のうちの１つおきの層と電気的に接触し、第２のキャパシタービアの他の部分は多数の第１層のうちの残りの層と電気的に接触する請求項１のキャパシター。
3. 第１のキャパシタービアの第１の数は第２キャパシタービアの第２の数より大きい請求項２のキャパシター。
4. 第２のキャパシタービアはキャパシターの底面へ延びるため、第２キャパシタービアへ底面で電気的に接続できる請求項２のキャパシター。
5. 第１の容量段と第２の容量段との間に電気的に接続され、パターン形成された導電性材料の多数の別の層を含む少なくとも１つの別の容量段と、
   多数の別の層を貫通し、一部が多数の別の層のうちの１つおきの層と電気的に接触し、他の部分が多数の別の層のうちの残りの層と電気的に接触する別のキャパシタービアとをさらに有する請求項１のキャパシター。
6. キャパシターは個別デバイスである請求項１のキャパシター。
7. 第１の容量段はキャパシターの中央領域に位置し、第２の容量段はキャパシターの周辺領域に位置する請求項６のキャパシター。
8. キャパシターはセラミックキャパシターである請求項１のキャパシター。
9. 第１の容量段と第２の容量段とはハウジング内に集積化されている請求項１のキャパシター。
10. 第１の容量段はハウジングの中央領域に位置し、第２の容量段はハウジングの周辺領域に位置する請求項９のキャパシター。
11. ハウジングであって、
    パターン形成された導電性材料の多数の第１層が誘電性材料の層により分離された第１の容量段と、
    キャパシターの上面から多数の第１層を貫通し、一部が多数の第１層のうちの１つおきの層と電気的に接触し、他の部分が多数の第１層のうちの残りの層と電気的に接触する第１の数の第１のキャパシタービアと、
    第１の容量段に電気的に接続され、パターン形成された導電性材料の多数の第２層が誘電性材料の層で分離された第２の容量段と、
    多数の第１層及び多数の第２層を貫通し、一部が多数の第２層のうちの１つおきの層と電気的に接触し、他の部分が多数の第２層のうちの残りの層と電気的に接触する第２の数の第２キャパシタービアとより成り、
    第１のキャパシタービアは多数の第２層を貫通しないハウジング。
12. 第１の容量段はハウジングの中央領域に位置し、第２の容量段はハウジングの周辺領域に位置する請求項１１のハウジング。
13. ハウジングは集積回路パッケージであり、集積回路が中央領域上に実装可能であり、その集積回路が周辺領域には実装可能でない請求項１２のハウジング。
14. 第１の容量段と第２の容量段とは、パターン形成された導電性材料の１またはそれ以上の別の層を介して電気的に接続されている請求項１１のハウジング。
15. パターン形成された導電性材料の１またはそれ以上の別の層は、第１の容量段及び第２の容量段の実質的下方に位置する請求項１４のハウジング。
16. 第１の容量段と第２の容量段との間に電気的に接続され、パターン形成された導電性材料の多数の別の層が誘電性材料の層で分離された少なくとも１つの別の容量段と、
    多数の別の層を貫通し、一部が多数の別の層のうちの１つおきの層と電気的に接触し、他の部分が多数の別の層のうちの残りの層と電気的に接触する別のキャパシタービアとをさらに有する請求項１１のハウジング。
17. 第２の容量段は第１の容量段の実質的下方に位置し、第２キャパシタービアの一部は多数の第１層のうちの１つおきの層と電気的に接触し、第２キャパシタービアの他の部分は多数の第１層のうちの残りの層と電気的に接触する請求項１１のハウジング。
18. 第１の容量段、第２の容量段、第１の数の第１キャパシタービア及び第２の数の第２キャパシタービアは、ハウジング内に埋込まれた個別キャパシターに含まれる請求項１７のハウジング。
19. 第１の容量段、第２の容量段、第１の数の第１キャパシタービア及び第２の数の第２キャパシタービアは、ハウジング上に実装される個別キャパシターに含まれる請求項１７のハウジング。
20. 第１のキャパシタービアの第１のピッチは第２のキャパシタービアの第２のピッチより小さく、パワーとアースに対してピッチ変換を行う請求項１７のハウジング。
21. ハウジングは、集積回路パッケージ、インターポーザー、ソケット及びプリント回路板より成る群のうちの１つである請求項１１のハウジング。
22. ハウジングはセラミックハウジングである請求項１１のハウジング。
23. ハウジングは有機ハウジングである請求項１１のハウジング。
24. キャパシターの製造方法であって、
    パターン形成された導電性材料の多数の第１層が誘電性材料の層により分離された第１の容量段と、パターン形成された多数の第２層が誘電性材料の層で分離された第２の容量 段とが互いに電気的に接続された多層構造を製造し、
    キャパシターの上面から多数の第１層を貫通するが、多数の第２層は貫通せず、一部が多数の第１層のうちの１つおきの層と電気的に接触し、他の部分が多数の第１層のうちの残りの層と電気的に接触する第１の数の第１のキャパシタービアを形成し、
    多数の第１層及び多数の第２層を貫通し、一部が多数の第２層のうちの１つおきの層と電気的に接触し、他の部分が多数の第２層のうちの残りの層と電気的に接触する第２の数の第２のキャパシタービアを形成するステップより成るキャパシターの製造方法。
25. 多層構造を製造するステップは第２の容量段を第１段の容量の実質的に下方に形成するステップより成り、第２の数の第２のキャパシタービアを形成するステップは、多数の第１層を貫通する第２のキャパシタービアを形成するステップを含み、第２のキャパシタービアの一部は多数の第１層のうちの１つおきの層と電気的に接触し、第２のキャパシタービアの他の部分は多数の第１層のうちの残りの層と電気的に接触する請求項２４の方法。
26. 第２のキャパシタービアを形成するステップは、第２のキャパシタービアに底面で電気的に接続できるように第２のキャパシタービアをキャパシターの底面へ延伸させるステップより成る請求項２５の方法。
27. 多層構造を実装するステップをさらに含む請求項２５の方法。
28. 多層構造を製造するステップは、第１の容量段をキャパシターの中央領域に形成し、第２の容量段をキャパシターの周辺領域に形成するステップを含む請求項２４の方法。
29. 多層構造を製造するステップは、多層構造をハウジングの集積化部分として製造するステップを含む請求項２８の方法。
30. 多層構造をハウジングの集積化部分として形成するステップは多層構造を集積回路パッケージの集積化部分として製造するステップを含み、集積回路は中央領域上に実装可能であり、その集積回路は周辺領域上には実装可能でない請求項２９の方法。

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