KR20120017245A - 인쇄회로기판 및 이의 제조방법 - Google Patents

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류정걸
신영환
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삼성전기주식회사
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Abstract

본 발명은 인쇄회로기판 및 이의 제조방법에 관한 것으로, 제 1 절연층 상에 배치된 내층 회로층; 상기 제 1 절연층상에 상기 내층 회로층과 이격되어 배치되며 홀을 구비하는 비아 랜드; 상기 내층 회로층 및 상기 비아 랜드를 포함하는 상기 제 1 절연층 상에 배치된 제 2 절연층; 상기 제 1 및 제 2 절연층의 외측면에 각각 배치된 제 1 및 제 2 외층 회로층; 상기 비아 랜드의 홀 및 상기 제 1 및 제 2 절연층을 관통하며 상기 제 1 및 제 2 외층 회로층을 서로 전기적으로 접속하는 비아;를 포함하는 인쇄회로기판 및 이의 제조 방법에 관한 것이다.

Description

인쇄회로기판 및 이의 제조방법{Multilayer printed circuit substrate and method of manufacturing the same}
본 발명은 인쇄회로기판 및 이의 제조 방법에 관한 것으로, 비아의 관통을 위한 비아 랜드를 구비한 인쇄회로기판 및 이의 제조방법에 관한 것이다.
최근 전자기기의 휴대화와 더불어 고기능화와 인터넷, 동영상 및 고용량의 데이터 송수신등으로 인해, 인쇄회로기판의 설계가 더욱 복잡해지고 고밀도 및 소형화 회로에 대한 요구가 점점 증가되고 있다. 이에 따라, 전자기기에 수용되는 인쇄회로기판은 박형화 및 소형화되고 있어, 인쇄회로기판의 기능 구현을 위해 인쇄회로기판의 배선의 선폭은 작아지고 있으며, 인쇄회로기판의 구성도 단층에서 다층 구조로 제조되고 있다.
다층 인쇄회로기판은 층간 접속을 수행하기 위해, 절연층을 관통하는 비아를 형성한다. 여기서, 비아의 형성 방법을 구체적으로 설명하면, 내층 회로를 형성하고 절연재를 적층한 후에 드릴을 이용하여 비아홀을 형성한 후, 비아홀 내부에 도금 공정 또는 도전물질의 충진 공정으로 비아를 형성할 수 있다. 여기서, 비아홀을 형성하는 과정에서 비아홀의 바닥에 레진 스미어가 형성될 수 있다. 이와 같은 레진 스미어는 비아홀의 내부와 비아간의 밀착력을 저하시킬 수 있다. 이때, 비아와 비아홀 내부의 밀착력 저하로 인해, 비아가 탈착되는 비아 오픈 불량이 발생될 수 있다.
이와 같은 비아 오픈 불량은 인쇄회로기판을 채용한 전자기기의 신뢰성을 저하시킬 수 있으며, 더 나아가 전자기기의 전기적 접속 불량을 야기할 수 있다.
따라서, 본 발명은 인쇄회로기판 및 이의 제조 방법에서 발생될 수 있는 문제점을 해결하기 위하여 창안된 것으로서, 구체적으로 비아의 관통을 위한 비아 랜드를 구비하여, 비아의 오픈 불량을 방지할 수 있는 인쇄회로기판 및 이의 제조방법을 제공함에 그 목적이 있다.
본 발명의 목적은 인쇄회로기판을 제공하는 것이다. 상기 인쇄회로기판은 제 1 절연층 상에 배치된 내층 회로층; 상기 제 1 절연층상에 상기 내층 회로층과 이격되어 배치되며 홀을 구비하는 비아 랜드; 상기 내층 회로층 및 상기 비아 랜드를 포함하는 상기 제 1 절연층 상에 배치된 제 2 절연층; 상기 제 1 및 제 2 절연층의 외측면에 각각 배치된 제 1 및 제 2 외층 회로층; 상기 비아 랜드의 홀 및 상기 제 1 및 제 2 절연층을 관통하며 상기 제 1 및 제 2 외층 회로층을 서로 전기적으로 접속하는 비아;를 포함할 수 있다.
여기서, 상기 비아의 직경은 상기 비아 랜드의 홀을 중심으로 상기 제 1 및 제 2 절연층의 외측면으로 각각 진행할수록 증가할 수 있다.
또한, 상기 홀의 직경은 10 내지 100㎛의 범위를 가질 수 있다.
또한, 상기 비아는 필 도금으로 형성될 수 있다.
또한, 상기 비아 랜드는 상기 비아의 주변을 따라 배치되어 상기 비아를 감싸도록 형성될 수 있다.
또한, 상기 비아홀의 직경보다 큰 직경을 가지며, 상기 제 1 및 제 2 외층 회로층을 서로 전기적으로 연결하기 위한 도금 관통홀을 더 포함할 수 있다.
또한, 상기 비아 랜드와 상기 내층 회로층은 동일한 도전 재료로 형성될 수 있다.
본 발명의 다른 목적은 인쇄회로기판의 제조방법을 제공하는 것이다. 상기 제조방법은 제 1 절연층 상에 홀을 구비한 비아 랜드와 내층 회로층을 형성하는 단계; 상기 비아 랜드 및 상기 내층 회로층을 포함한 상기 제 1 절연층 상에 제 2 절연층을 적층하는 단계; 상기 제 1 절연층에 상기 비아 랜드의 홀을 노출하는 제 1 비아홀을 형성하는 단계; 상기 제 2 절연층에 상기 제 1 비아홀과 연결되며 상기 비아 랜드의 홀을 노출하는 제 2 비아홀을 형성하는 단계; 및 상기 비아 랜드의 홀과 상기 제 1 및 제 2 비아홀에 구비된 비아와, 상기 제 1 및 제 2 절연층의 외측면에 구비되며 상기 비아를 통해 층간접속을 이루는 제 1 및 제 2 외층 회로층을 형성하는 단계;를 포함할 수 있다.
여기서, 상기 비아는 상기 비아 랜드의 홀과 상기 제 1 및 제 2 비아홀 내부에 필 도금으로 형성할 수 있다.
또한, 상기 제 1 및 제 2 비아홀은 각각 레이저 가공에 의해 형성될 수 있다.
또한, 상기 제 1 및 제 2 비아홀은 각각 중심부에서 외측으로 갈수록 증가되는 직경을 갖도록 형성될 수 있다.
또한, 상기 비아 랜드의 홀 직경은 상기 제 1 및 제 2 비아홀의 직경에 비해 작게 형성될 수 있다.
또한, 상기 제 1 및 제 2 비아홀을 형성하는 단계이전이나 이후에 상기 제 1 및 제 2 절연층을 일괄적으로 관통하는 관통홀을 형성하는 단계를 더 포함하며,
상기 비아, 상기 제 1 및 제 2 외층 회로층을 형성하는 단계에서 상기 관통홀의 내벽에 도금층을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 및 제 2 비아홀 중 어느 하나를 형성하는 단계에서 상기 내층 회로를 노출하는 블라인드 비아홀이 더 형성되며,
상기 비아, 상기 제 1 및 제 2 외층 회로층을 형성하는 단계에서 상기 블라인드 비아홀에 충진된 블라인드 비아가 더 형성될 수 있다.
본 발명의 인쇄회로기판은 관통홀을 구비한 비아 랜드를 형성한 후, 관통홀을 통과하며 층간 접속을 위한 비아를 형성함에 따라, 비아홀의 바닥면에 형성될 수 있는 레진 스미어가 생성될 수 없으므로, 레진 스미어의 발생으로 인한 비아의 오픈 불량을 방지할 수 있다.
또한, 본 발명의 인쇄회로기판의 비아홀은 중심부에서 양 외측으로 점점 증가되도록 직경을 가지도록 형성함에 따라, 비아를 형성하기 위한 필 도금 공정에서 도금 충진밀도를 증대시킬 수 있으므로, 비아 접속 신뢰성을 더욱 향상시킬 수 있다.
또한, 본 발명의 인쇄회로기판의 비아 랜드는 비아를 감싸도록 형성되어, 비아 랜드와 비아간의 접촉 강도를 더욱 증대시킬 수 있어, 비아 접속 신뢰성을 더욱 향상시킬 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 인쇄회로기판의 단면도이다.
도 2 내지 도 6은 본 발명의 제 2 실시예에 따른 인쇄회로기판의 제조 공정을 설명하기 위해 도시한 단면도들이다.
이하, 본 발명의 실시예들은 인쇄회로기판의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 인쇄회로기판의 단면도이다.
도 1을 참조하면, 본 발명의 제 1 실시예에 따른 인쇄회로기판은 제 1 절연층(120)상에 배치된 내층 회로층(120)과 비아 랜드(130), 내층 회로층(120) 및 비아 랜드(130)를 덮는 제 2 절연층(140), 제 1 및 제 2 절연층(110, 140)의 외측면에 각각 배치된 제 1 및 제 2 외층 회로층(181, 182), 비아 랜드(130)를 관통하며 제 1 및 제 2 외층 회로층(181, 182)을 서로 전기적으로 접속하는 비아(150)를 포함할 수 있다.
여기서, 제 1 및 제 2 절연층(110, 140)은 비아 랜드(130)의 홀을 통해 관통되는 비아홀(141)을 구비할 수 있다. 이때, 비아홀(141)은 제 1 및 제 2 절연층(110, 140)에 각각 구비되며 비아 랜드(130)의 홀(131)을 통해 서로 연결되는 제 1 및 제 2 비아홀(141a, 141b)을 구비할 수 있다. 제 1 및 제 2 비아홀(141a, 141b)은 외측에서 중심으로 갈수록 점점 작아지는 직경을 가질 수 있어, 도금 공정을 통해 비아(150)를 형성할 경우 필도금 공정을 용이하게 수행될 수 있다. 이에 따라, 제 1 및 제 2 비아홀(141a, 141b)내부에 충진되어 형성된 비아(150)는 비아 랜드(130)의 홀(131)을 중심으로 제 1 및 제 2 절연층(110, 140)의 각 외측면으로 각각 진행할수록 증가하는 직경을 가질 수 있다. 예컨대, 비아(150)는 모래시계의 형태를 가질 수 있다.
또한, 홀(131)의 직경은, 비아(150)를 형성하기 위한 필 도금 공정의 용이성 및 홀 가공 공정의 가능성을 고려하여, 10 내지 100㎛의 범위를 가지도록 형성할 수 있다. 즉, 홀(131)의 직경이 10㎛ 미만일 경우, 홀(131) 가공 공정이 어려울 뿐만 아니라 홀(131) 주변의 비아 랜드(130)상에 레진 스미어가 잔존할 수 있어, 비아 랜드(130)와 비아(150)간의 밀착력이 저하될 수 있다. 반면, 홀(131)의 직경이 100㎛를 초과할 경우, 비아(150)를 형성하기 위한 필 도금 공정 시간이 증가될 수 있어 양산성이 저하될 수 있으며, 충진되는 도금 재료의 양이 증가되어 생산 단가가 높아질 수 있다.
또한, 비아(150)는 비아 랜드(130)의 홀(131)을 관통하도록 형성되어, 비아 랜드(130)는 비아(150)의 주변을 따라 형성될 수 있다. 즉, 비아 랜드(130)는 비아(150)를 감싸도록 형성될 수 있다. 여기서, 비아 랜드(130)는 내층 회로층(120)과 동일한 금속으로 형성되므로, 비아(150)와 비아 랜드(130)간의 밀착력을 확보할 수 있다.
더 나아가, 비아 랜드(130)의 홀(131)은 비아홀(141)의 직경보다 작게 형성될 수 있어, 비아 랜드(130)는 비아홀(141)의 내벽에서 일부 돌출될 수 있다. 여기서, 비아홀에 충진된 비아는 비아 랜드(130)의 홀을 형성하는 끝단면뿐만 아니라 상부 및 하부의 일부분까지 덮도록 형성될 수 있다. 이에 따라, 비아(150)와 비아 랜드(130)의 접촉 면적이 증대될 수 있어, 비아(150)와 비아 랜드(130)간의 접합 면적을 증대시킬 수 있다.
이와 같이, 비아(150)와 비아 랜드(130)간의 접합력 증대로 인해, 비아홀(141) 내부와 비아(150)간의 접합력을 더욱 증대시킬 수 있어, 결국 비아 접합 신뢰성을 확보할 수 있다.
이에 더하여, 인쇄회로기판은 제 1 및 제 2 절연층(110, 140)을 일괄적으로 관통하며 제 1 및 제 2 외층 회로층(181, 182)을 서로 전기적으로 연결하는 도금 관통홀(143)을 구비할 수 있다. 여기서, 도금 관통홀(143)은 비아홀(141)의 상측 직경보다 큰 상측 직경을 가질 수 있다. 이는, 일정 이상, 예컨대 100㎛의 직경을 요구하는 비아가 요구될 경우, 생산성의 향상을 위해 도금 관통홀(143)로 형성하는 것이 바람직하기 때문이다.
또한, 인쇄회로기판은 내층 회로층(120)과 제 1 및 제 2 외층 회로층(181, 182) 중 어느 하나와 전기적으로 연결하기 위한 블라인드 비아(160)를 더 구비할 수 있다.
또한, 제 1 및 제 2 절연층(110, 140)은 PPG(polypropylene glycol)로 형성될 수 있다. 그러나, 본 발명의 실시예에서 제 1 및 제 2 절연층(110, 140)의 재질에 대해서 한정하는 바는 아니다.
또한, 제 1 및 제 2 외층 회로층(181, 182)을 덮는 솔더레지스트층(190)을 더 포함할 수 있다. 솔더레지스트층(190)은 제 1 및 제 2 외층 회로층(181, 182) 중 패드를 노출하는 개구를 구비할 수 있다.
또한, 솔더레지스트층(190)의 개구에 의해 노출된 패드상에 외부와 전기적으로 접속되기 위한 외부 접속 수단(200), 예컨대 솔더볼 또는 범프가 더 구비될 수 있다.
따라서, 본 발명의 실시예에서와 같이, 홀을 구비한 비아 랜드를 구비함에 따라, 레진 스미어가 잔존할 수 있는 비아홀의 바닥면이 제거될 수 있어, 원천적으로 레진 스미어의 발생을 방지할 수 있는 설계 구조를 가질 수 있다. 이에 따라, 레진 스미어의 발생으로 인한 비아의 오픈 불량을 방지할 수 있다.
또한, 본 발명의 인쇄회로기판의 비아홀은 중심부에서 양 외측으로 점점 증가되도록 직경을 가지도록 형성함에 따라, 비아를 형성하기 위한 필 도금 공정에서 도금 충진밀도를 증대시킬 수 있는 설계됨에 따라, 비아 접속 신뢰성을 더욱 향상시킬 수 있다.
또한, 본 발명의 인쇄회로기판의 비아 랜드는 비아를 감싸도록 형성되어, 비아 랜드와 비아간의 접촉 강도를 더욱 증대시킬 수 있어, 비아 접속 신뢰성을 더욱 향상시킬 수 있다.
이하, 도 2 내지 도 6을 참조하여, 본 발명의 제 2 실시예에 따른 인쇄회로기판의 제조 공정을 설명하기로 한다.
도 2 내지 도 6은 본 발명의 제 2 실시예에 따른 인쇄회로기판의 제조 공정을 설명하기 위해 도시한 단면도들이다.
도 2를 참조하면, 인쇄회로기판을 제조하기 위해, 제 1 절연층(120) 상에 홀(131)을 구비한 비아 랜드(130)와 내층 회로층(120)을 형성한다.
구체적으로, 제 1 절연층(120) 상에 비아 랜드(130)와 내층 회로층(120)을 형성하기 위해, 먼저 양면에 이형층(181a)을 구비한 캐리어 기판(도면에는 도시하지 않음)을 제공한다. 이후, 각 이형층(181a) 상에 제 1 절연층(120)과 금속층을 형성한다. 이때, 이형층(181a)과 제 1 절연층(120)은 서로 접합되어 있을 수 있다. 이후, 금속층을 에칭하여, 홀(131)을 구비한 비아 랜드(130)와 내층 회로층(120)을 형성할 수 있다. 여기서, 홀(131)의 직경은, 비아(150)를 형성하기 위한 필 도금 공정의 용이성 및 홀(131) 가공 공정의 가능성을 고려하여, 10 내지 100㎛의 범위를 가지도록 형성할 수 있다.
이후, 내층 회로층(120) 및 비아 랜드(130)를 포함한 제 1 절연층(120) 상에 제 2 절연층(140)과 금속박층(182a)을 적층한다. 여기서, 제 2 절연층(140)과 금속박층(182a)은 서로 접합된 상태에서 제 1 절연층(120)상에 일괄적으로 적층될 수 있다.
이후, 캐리어 기판으로부터 이형층(181a)을 분리함으로써, 이형층(181a), 제 1 절연층(120), 내층 회로층(120), 비아 랜드(130) 및 제 2 절연층(140) 및 금속박층(182a)을 구비하는 2개의 예비 인쇄회로기판(100a)을 동시에 제조할 수 있다. 여기서, 이형층(181a)은 금속으로 이루어질 수 있어, 후속 공정에서 도금 공정을 위한 시드층의 역할 또는 절연층과 회로층간의 접합력을 증대시키는 역할을 수행할 수도 있다.
도 3을 참조하면, 예비 인쇄회로기판(100a)을 형성한 후, 비아 랜드(130)의 홀(131)을 통해 제1 및 제 2 절연층(140)을 관통하는 비아홀(141)을 형성한다.
비아홀(141)의 형성 방법을 구체적으로 살펴보면, 제 1 절연층(120)상에 비아 랜드(130)의 홀(131)을 노출하는 제 1 비아홀(141a)을 형성한다. 여기서, 제 1 비아홀(141a)은 레이저 가공을 통해 형성될 수 있다. 이때, 제 1 비아홀(141a)은 비아 랜드(130)에서 제 1 절연층(120)의 외층으로 진행될 수록 증가되는 직경을 가지도록 형성할 수 있다. 예컨대, 제 1 비아홀(141a)의 단면은 사다리꼴의 형태를 가질 수 있다. 사다리꼴의 형태를 가지도록 제 1 비아홀(141a)을 형성하는 방법의 예로서는 제 1 절연층(120)에 홀(131)의 중심을 노출하도록 제 1 레이저를 조사한 후, 제 1 레이저의 조사지점의 양측에 제 1 레이저보다 낮은 출력량을 갖는 제 2 레이저를 각각 조사하여 형성될 수 있다.
이후, 제 2 절연층(140)상에 비아 랜드(130)의 홀(131)을 노출하는 제 2 비아홀(141b)을 형성한다. 여기서, 제 2 비아홀(141b)은 비아 랜드(130) 상에서 제 2 절연층(140)의 외층으로 진행할 수록 증가된 직경을 가지도록 형성될 수 있다. 예컨대, 제 2 비아홀(141b)의 단면은 역 사다리꼴의 형태를 가질 수 있다. 여기서, 역사다리꼴의 형태를 가지도록 제 2 비아홀(141b)을 형성하는 방법은 제 1 비아홀(141a)을 형성하는 방법을 통해 형성될 수 있다.
여기서, 제 2 비아홀(141b)은 비아 랜드(130)의 홀을 통해 제 1 비아홀(141a)과 연장되어 있다. 이에 따라, 제 1 및 제 2 비아홀(141a, 141b)을 통해 제 1 및 제 2 절연층(110, 140)을 관통하는 비아홀(141)을 형성할 수 있다. 이때, 비아홀(141)은 사다리꼴의 제 1 비아홀(141a)과 역사다리꼴의 제 2 비아홀(141b)의 결합으로 인해 중심에서 양측으로 증가되는 직경을 가질 수 있다. 예컨대, 비아홀(141)은 모래시계의 형태로 형성될 수 있다. 이에 따라, 후속공정에서 비아홀에 필 도금 공정을 용이하게 수행할 수 있다. 이는 필 도금 공정에서 비아의 중심부가 좁기 때문에 비아의 중심부에서 도금물질이 충진되기 시작하며 비아홀 전체적으로 충진될 수 있어, 더욱 용이하게 그리고 빠르게 필 도금 공정이 진행될 수 있다.
또한, 비아홀(141)의 직경은 비아 랜드 홀(131)의 직경보다 크게 형성할 수 있다. 이에 따라, 후속공정에서 형성된 비아(150)는 홀(131)을 형성하는 비아 랜드(130)의 식각면들을 덥도록 형성되어, 비아(150)와 비아 랜드(130)간의 접촉 면적을 증대시킬 수 있으므로, 비아(150)와 비아 랜드(130)간의 밀착력을 증대시킬 수 있다.
이에 더하여, 제 1 비아홀(141a) 또는 제 2 비아홀(141b)을 형성하는 공정에서 내층 회로층(120)을 노출하는 블라인드 비아홀(142)을 더 형성할 수 있다.
또한, 비아홀(141)을 형성한 후에 비아홀(141)의 직경보다 큰 비아를 형성할 경우, 생산 비용을 줄이기 위해 제 1 및 제 2 절연층(110, 140)을 일괄적으로 관통하는 관통홀(143)을 형성할 수 있다.
도 4를 참조하면, 비아홀(141)을 형성한 후, 비아홀(141)내에 필 도금 공정을 수행하여 비아를 형성하며 이와 동시에 제 1 및 제 2 절연층(110, 140)의 외측면에 각각 배치된 제 1 및 제 2 도금층(181a, 181b)을 형성한다.
여기서, 비아(150)는 비아홀(141)의 형태, 예컨대 모래시계의 형태로 형성될 수 있다. 또한, 비아(150)는 비아 랜드(130)의 홀을 관통하도록 형성될 수 있다. 이때, 비아 랜드(130)의 홀(131) 형성으로 레진 스미어의 발생을 원천적으로 방지할 수 있어, 레진 스미어로 인한 비아(150)의 오픈 불량을 방지할 수 있다. 또한, 비아(150)는 비아 랜드 홀(131)을 관통하도록 형성함에 따라, 비아 랜드(130)는 비아(150)의 주변을 따라 형성될 수 있어, 비아홀(141) 내에서 비아(150)의 밀착력을 더욱 확보할 수 있다. 이는 비아 랜드(130)는 내층 회로층(120)과 동일한 도전 재료, 예컨대 구리와 같은 금속으로 이루어짐에 따라, 비아 랜드(130)와 도금공정으로 형성되는 비아(150)는 높은 밀착력을 가질 수 있기 때문이다.
또한, 제 1 및 제 2 절연층(110, 140)의 외측면에 각각 형성된 제 1 및 제 2 도금층(181b, 182b)은 비아(150)를 통해 서로 전기적으로 접속될 수 있다.
이에 더하여, 필 도금 공정에서 제 1 및 제 2 절연층(110, 140)을 관통하는 관통홀(143)의 내벽에 도금 관통홀(Plated through hole;170)이 형성될 수 있다. 여기서, 도금 관통홀(170)은 제 1 및 제 2 도금층(181b, 182b)을 서로 전기적으로 접속할 수 있다.
또한, 필 도금 공정에서 블라인드 비아홀(142)에 도금 물질이 충진되어 블라인드 비아(160)를 형성할 수 있다. 여기서, 블라인드 비아(160)를 통해 내층 회로층(120)과 제 1 도금층(181b) 또는 내층 회로층(120)과 제 2 도금층(182b)은 서로 전기적으로 연결될 수 있다.
도 5를 참조하면, 제 1 및 제 2 도금층(182a, 182b)을 식각하여 제 1 및 제 2 외층 회로층(181, 182)을 형성할 수 있다. 여기서, 제 1 및 제 2 도금층(182a, 182b)의 식각은 레지스트 패턴을 이용하여 선택적으로 수행될 수 있다. 레지스트 패턴은 드라이 필름을 부착하거나 감광성 수지를 도포하여 레지스트층을 형성한 후, 레지스트층에 노광 및 현상공정을 수행하여 형성될 수 있다. 레지스트 패턴은 식각 공정이 완료된 후 제거될 수 있다.
여기서, 제 1 및 제 2 도금층(182a, 182b)은 비아(150) 또는 도금 관통홀(170)을 통해 서로 전기적으로 연결되어 있어, 제 1 및 제 2 도금층(182a, 182b)을 각각 식각하여 형성된 제 1 및 제 2 외층 회로층(181, 182) 또한, 비아(150) 또는 도금 관통홀(170)을 통해 서로 전기적으로 연결되어 있을 수 있다.
도 6을 참조하면, 제 1 및 제 2 외층 회로층(181, 182) 상에 솔더 레지스트층()을 형성한다. 이후, 제 1 및 제 2 외층 회로층(181, 182) 중 적어도 어느 하나에 포함된 패드를 노출하는 개구를 형성한다.
이후, 솔더레지스트층(190)의 개구에 의해 노출된 패드상에 외부 접속수단(), 예컨대 솔더볼 또는 범프를 형성하여, 비아 접속 신뢰성을 확보할 수 있는 인쇄회로기판(100)을 형성할 수 있다.
따라서, 본 발명의 실시예에서와 같이, 내층 회로층을 형성하는 공정에서 홀을 구비한 비아 랜드를 형성한 후, 비아의 형성 공정을 진행함으로써, 레진 스미어의 생성을 원천적으로 방지할 수 있어, 레진 스미어로 인한 비아 오픈 불량을 방지할 수 있다.
또한, 본 발명의 인쇄회로기판의 비아홀은 중심부에서 양 외측으로 점점 증가되도록 직경을 가지도록 형성함에 따라, 비아를 형성하기 위한 필 도금 공정에서 도금 충진밀도를 증대시킬 수 있으므로, 비아 접속 신뢰성을 더욱 향상시킬 수 있다.
또한, 본 발명의 인쇄회로기판의 비아 랜드는 비아를 감싸도록 형성되어, 비아 랜드와 비아간의 접촉 강도를 더욱 증대시킬 수 있어, 비아 접속 신뢰성을 더욱 향상시킬 수 있다.
110 : 제 1 절연층 120 : 내층 회로층
130 : 비아 랜드 131 : 홀
140 : 제 2 절연층 141 : 비아홀
150 : 비아 160 : 블라인드 비아
170 : 도금 관통홀 181 : 제 1 외층 회로층
182 : 제 2 외층 회로층 190 : 솔더레지스트층

Claims (14)

  1. 제 1 절연층 상에 배치된 내층 회로층;
    상기 제 1 절연층상에 상기 내층 회로층과 이격되어 배치되며 홀을 구비하는 비아 랜드;
    상기 내층 회로층 및 상기 비아 랜드를 포함하는 상기 제 1 절연층 상에 배치된 제 2 절연층;
    상기 제 1 및 제 2 절연층의 외측면에 각각 배치된 제 1 및 제 2 외층 회로층;
    상기 비아 랜드의 홀 및 상기 제 1 및 제 2 절연층을 관통하며 상기 제 1 및 제 2 외층 회로층을 서로 전기적으로 접속하는 비아;
    를 포함하는 인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 비아의 직경은 상기 비아 랜드의 홀을 중심으로 상기 제 1 및 제 2 절연층의 외측면으로 각각 진행할수록 증가하는 인쇄회로기판.
  3. 제 1 항에 있어서,
    상기 홀의 직경은 10 내지 100㎛의 범위를 갖는 인쇄회로기판.
  4. 제 1 항에 있어서,
    상기 비아는 필 도금으로 형성된 인쇄회로기판.
  5. 제 1 항에 있어서,
    상기 비아 랜드는 상기 비아의 주변을 따라 배치되어 상기 비아를 감싸도록 형성되는 인쇄회로기판.
  6. 제 1 항에 있어서,
    상기 비아홀의 직경보다 큰 직경을 가지며, 상기 제 1 및 제 2 외층 회로층을 서로 전기적으로 연결하기 위한 도금 관통홀을 더 포함하는 인쇄회로기판.
  7. 제 1 항에 있어서,
    상기 비아 랜드와 상기 내층 회로층은 동일한 도전 재료로 형성되는 인쇄회로기판.
  8. 제 1 절연층 상에 홀을 구비한 비아 랜드와 내층 회로층을 형성하는 단계;
    상기 비아 랜드 및 상기 내층 회로층을 포함한 상기 제 1 절연층 상에 제 2 절연층을 적층하는 단계;
    상기 제 1 절연층에 상기 비아 랜드의 홀을 노출하는 제 1 비아홀을 형성하는 단계;
    상기 제 2 절연층에 상기 제 1 비아홀과 연결되며 상기 비아 랜드의 홀을 노출하는 제 2 비아홀을 형성하는 단계; 및
    상기 비아 랜드의 홀과 상기 제 1 및 제 2 비아홀에 구비된 비아와, 상기 제 1 및 제 2 절연층의 외측면에 구비되며 상기 비아를 통해 층간접속을 이루는 제 1 및 제 2 외층 회로층을 형성하는 단계;
    를 포함하는 인쇄회로기판의 제조 방법.
  9. 제 8 항에 있어서,
    상기 비아는 상기 비아 랜드의 홀과 상기 제 1 및 제 2 비아홀 내부에 필 도금으로 형성하는 인쇄회로기판의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 1 및 제 2 비아홀은 각각 레이저 가공에 의해 형성하는 인쇄회로기판의 제조 방법.
  11. 제 8 항에 있어서,
    상기 제 1 및 제 2 비아홀은 각각 중심부에서 외측으로 갈수록 증가되는 직경을 갖도록 형성되는 인쇄회로기판의 제조 방법.
  12. 제 8 항에 있어서,
    상기 비아 랜드의 홀 직경은 상기 제 1 및 제 2 비아홀의 직경에 비해 작게 형성되는 인쇄회로기판의 제조 방법.
  13. 제 8 항에 있어서,
    상기 제 1 및 제 2 비아홀을 형성하는 단계이전이나 이후에 상기 제 1 및 제 2 절연층을 일괄적으로 관통하는 관통홀을 형성하는 단계를 더 포함하며,
    상기 비아, 상기 제 1 및 제 2 외층 회로층을 형성하는 단계에서 상기 관통홀의 내벽에 도금층을 형성하는 단계를 더 포함하는 인쇄회로기판의 제조 방법.
  14. 제 8 항에 있어서,
    상기 제 1 및 제 2 비아홀 중 어느 하나를 형성하는 단계에서 상기 내층 회로를 노출하는 블라인드 비아홀이 더 형성되며,
    상기 비아, 상기 제 1 및 제 2 외층 회로층을 형성하는 단계에서 상기 블라인드 비아홀에 충진된 블라인드 비아가 더 형성되는 인쇄회로기판의 제조 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103429008A (zh) * 2012-05-25 2013-12-04 镇江华扬信息科技有限公司 一种含焊垫内贯孔结构的印刷电路板制作方法
KR20130139655A (ko) * 2012-06-13 2013-12-23 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR102268388B1 (ko) * 2014-08-11 2021-06-23 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR20190041215A (ko) * 2017-10-12 2019-04-22 주식회사 아모그린텍 인쇄회로기판 제조 방법 및 이에 의해 제조된 인쇄회로기판
US10887986B2 (en) * 2018-12-04 2021-01-05 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
CN111508926B (zh) 2019-01-31 2022-08-30 奥特斯(中国)有限公司 一种部件承载件以及制造部件承载件的方法
CN112584611A (zh) * 2019-09-27 2021-03-30 奥特斯奥地利科技与系统技术有限公司 具有延伸穿过多个介电层的通孔的部件承载件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3672986A (en) * 1969-12-19 1972-06-27 Day Co Nv Metallization of insulating substrates
US4729061A (en) * 1985-04-29 1988-03-01 Advanced Micro Devices, Inc. Chip on board package for integrated circuit devices using printed circuit boards and means for conveying the heat to the opposite side of the package from the chip mounting side to permit the heat to dissipate therefrom
US4642160A (en) * 1985-08-12 1987-02-10 Interconnect Technology Inc. Multilayer circuit board manufacturing
JP2881963B2 (ja) * 1990-05-25 1999-04-12 ソニー株式会社 配線基板及びその製造方法
US5191174A (en) * 1990-08-01 1993-03-02 International Business Machines Corporation High density circuit board and method of making same
JP3395621B2 (ja) * 1997-02-03 2003-04-14 イビデン株式会社 プリント配線板及びその製造方法
JPH11168281A (ja) * 1997-12-02 1999-06-22 Hitachi Aic Inc 薄物多層印刷配線板の製造方法
US6054761A (en) * 1998-12-01 2000-04-25 Fujitsu Limited Multi-layer circuit substrates and electrical assemblies having conductive composition connectors
US6532143B2 (en) * 2000-12-29 2003-03-11 Intel Corporation Multiple tier array capacitor
US6574863B2 (en) * 2001-04-20 2003-06-10 Phoenix Precision Technology Corporation Thin core substrate for fabricating a build-up circuit board
US7402758B2 (en) * 2003-10-09 2008-07-22 Qualcomm Incorporated Telescoping blind via in three-layer core
KR20050072881A (ko) * 2004-01-07 2005-07-12 삼성전자주식회사 임피던스 정합 비아 홀을 구비하는 다층기판

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