CN117238875A - 叉指电容器 - Google Patents

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Abstract

一种可布线引线框架(RLF)基板，具有导电层，导电层具有分别具有第一指状件和第二指状件的第一侧迹线和第二侧迹线，第一指状件与第二指状件彼此交错。过孔层在导电层上。过孔层的第一侧导电过孔导电地耦合到第一侧迹线。过孔层的第二侧导电过孔导电地耦合到第二侧迹线。电介质成型材料设置在导电层的交错的指状件之间并且设置在第一侧导电过孔与第二侧导电过孔之间。指状件和过孔形成用于阻抗匹配和滤波的叉指电容器(IDC)。

Description

叉指电容器
技术领域
本说明书总体上涉及电气装置，更特别地涉及一种叉指电容器(IDC)。
背景技术
叉指(或叉指型)电容器(IDC)是包括两个互锁梳状导体阵列的电容器，这两个互锁梳状导体阵列在空间上由间隙分开，在一些情况下，间隙可以填充有电介质。相应阵列的导体(其可以被称为“指状件”)提供输入端子与输出端子之间跨间隙的耦合。指状件之间的间隙和指状件的端部处的间隙可以是相同的距离。IDC的性能可以通过这些参数和其他参数来确定，其他参数是诸如指状件的长度和宽度、导体的厚度、导体的电阻率以及其中安装有导体的基板的高度和介电常数。
引线框架是集成电路(IC)封装件内部的结构，其将信号从封装件内部的IC管芯传递到封装件外部。引线框架可以例如包括：中央管芯焊盘，管芯被胶合或焊接在该中央管芯焊盘上；键合焊盘，键合线置于键合焊盘处，以将管芯连接到封装件内部和管芯外部的部分；金属引线，金属引线将封装件的内部与外部连接；以及机械连接件，机械连接件用于将这些部分固定在框架结构的内部。耦合的管芯和引线框架可以被成型在成型化合物中以形成完整的IC封装件。标准引线框架可以仅在单个层上具有金属引线。相比之下，可布线引线框架(RLF)是包括多层可布线基板(例如，成型互连基板(MIS))的引线框架，在该多层可布线基板上，通过迹线形成引线，迹线通过蚀刻工艺例如彼此上下布线，在蚀刻工艺中，一次一个地构建基板的层，从而提供比早期引线框架设计更高的密度、封装件尺寸的减小和改善的散热。
发明内容
一种示例可布线引线框架(RLF)基板包括导电层，所述导电层具有在第一侧迹线中的第一指状件，所述第一侧迹线中的第一指状件与第二侧迹线中的第二指状件相互交错。RLF基板进一步包括在导电层上的过孔层(via layer)。过孔层具有导电地耦合到第一侧迹线的第一侧导电过孔和导电地耦合到第二侧迹线的第二侧导电过孔。RLF基板进一步包括电介质成型材料，所述电介质成型材料设置在导电层的相互交错的指状件之间并且设置在第一侧导电过孔与第二侧导电过孔之间。第一侧迹线和第一侧导电过孔通过电介质成型材料电容地耦合到第二侧迹线和第二侧导电过孔。
一种制造RLF基板的示例方法包括提供金属载体基层、以及在金属载体基层上形成包括叉指电容器IDC指状件的第一层。第一层具有二维轮廓。在第一层上并且在二维轮廓内形成第二层作为过孔层。在第一层和第二层上形成电介质成型部。去除电介质成型部的一部分以暴露出第二层的表面。此后去除金属载体基层。
一种示例封装集成电路(IC)包括：RLF基板；IC管芯，所述IC管芯附接并且导电地耦合到RLF基板的上表面；以及成型部，所述成型部包封IC管芯和RLF基板的上表面。RLF基板包括导电地耦合到IC管芯的IDC。
附图说明
图1是示例叉指电容器或示例多层叉指电容器的示例层的俯视示意图。
图2是示例多层叉指电容器的平行投影视图。
图3是诸如图2所示的示例多层叉指电容器的不同层的层图。
图4A和图4B是用于在可布线引线框架基板中制造的单层或多层叉指电容器的示例制造工艺流程的图。
图5是示例多层叉指电容器的不同层的层图。
图6A至图6F是比较示例单层叉指电容器(图6A和图6B)、示例多层叉指电容器(图6C和图6D)以及具有升高迹线的示例多层叉指电容器(图6E和图6F)的剖视图和平行投影视图的图。
图6G是示出了图6E的具有升高迹线的示例多层叉指电容器相对于RLF基板和基板上的IC管芯放置的剖视图。
图7是与单层叉指电容器相比的示例多层叉指电容器的阻抗的频率绘图。
图8A至图8D是比较示例单层叉指电容器和多层叉指电容器的电场热图和电场向量图的图。
图9是其中可以制造叉指电容器的示例多层可布线引线框架基板的剖视图。
图10A至图10C是示出了使用可布线引线框架的集成电路封装件的示例制造流程的剖视图和平行投影视图的图。
图11是示出了包括一个或多个可布线引线框架叉指电容器作为其阻抗匹配电路的一部分的示例倍频器的增益相对于频率的绘图的图。
图12是包括一个或多个可布线引线框架叉指电容器作为其阻抗匹配电路的一部分的示例倍频器的框图。
图13是包括一个或多个可布线引线框架叉指电容器作为其阻抗匹配电路的一部分的示例倍频器的史密斯圆图。
图14是示例L/C阻抗匹配电路的电路示意图。
图15是示例阻抗匹配网络的电路示意图。
图16是包括一个或多个可布线引线框架叉指电容器作为其第二级输入滤波器电路的一部分的示例DC-DC转换器的电路示意图。
图17是包括一个或多个可布线引线框架叉指电容器作为其第二级输入滤波器电路的一部分的示例DC-DC转换器输入滤波器的示例频率响应的曲线图。
图18是用于在可布线引线框架基板中形成叉指电容器的示例制造工艺的流程图。
具体实施方式
叉指电容器(IDC)可以使用可布线引线框架(RLF)制造工艺来制造。RLF IDC可以被制造为用于将一个或多个集成电路(IC)管芯封装成产品的封装的一部分，该产品可以安装到例如作为更大电子系统的一部分的印刷电路板(PCB)。在RLF IDC中，甚至可以通过一个或多个层来提供叉指电容耦合，该一个或多个层用作在叠层基板工艺中将被称为“过孔层”的层的等同物，过孔层将在过孔层之上和之下的其他层连接在一起。RLF工艺允许“任何形状的过孔”，其中，当在俯视图中观察时，过孔层的形状不限于圆形或其他低纵横比。当成形为例如壁、L形或梳形时，过孔层可以提供附加的电容耦合。因此，可以制造具有比单层IDC或使用除了本文所述的RLF制造工艺之外的方法制造的IDC更高的性能的IDC，包括更高的电容和更低的阻抗。RLF工艺进一步允许制造具有“升高迹线”的IDC并且进一步改善(增加)IDC的电容，升高迹线是在RLF基板的顶部之上延伸的导电材料层。使用RLF工艺制造的多耦合IDC例如可以用于在电子装置中提供增强的阻抗匹配或滤波。
图1示出了示例叉指电容器层100。在单层叉指电容器示例中，叉指电容器层100本身可以是完整的电容器，或者在多层叉指电容器示例中，叉指电容器层100可以是多层叉指电容器的单个层。电容器层100包括可以电容地耦合到第二侧104的第一侧102。电容器层100包括N个交错的导电指状件110、112、114、116、118、120、122。在一些示例中，电容器层100可以使用RLF工艺形成为导电材料(诸如铜、铝或金)层。在所图示的示例中，存在N＝7个导电指状件，但是其他示例可以具有更多或更少的指状件(三个或更多)，数量N是可以确定电容器的操作特性(诸如电容器的电容)的设计参数。在图1的示例中，第一侧102具有四个指状件110、114、118、122，这四个指状件与第二侧104的三个指状件112、116、120交错。在其他示例中可以实现其他数量的相应指状件。指状件可以彼此分开叉指间隙距离G，并且指状件可以在其端部处与相对侧的导电材料间隔开端部间隙距离GE。指状件可以被制造成在指状件之间具有介电常数为ε的基板材料。
电容器层100还可以具有端子106、108，其中第一端子106导电地耦合到第一侧102，而第二端子108导电地耦合到第二侧104。在一些示例中，电容器层100的第一实例的第二端子可以耦合到电容器层100的第二实例的第一端子，以串联放置两个电容器，从而提供小于各个电容器的电容中的任何一个的总电容。电容器层100的任何数量的实例可以用这种方式彼此串联耦合，以有效地提供更小的电容。在其他示例中，电容器层100或其串联布置的多个实例可以通过端子106、108彼此并联耦合，以提供是并联耦合的电容器或电容器的串联布置的电容之和的电容。在另一个示例中，端子可以耦合到电路接地或低压轨以提供分路电容器。
端子106、108可以具有长度LT和宽度WT。除了端子106、108之外，电容器可以具有长度A和宽度B的占用面积。每个指状件可以具有宽度W和长度L。可以在设计阶段期间选择指状件间隙G和GE、指状件宽度W和指状件的数量N以及诸如基板材料的高度h等其他参数，以提供具有符合以下等式的电容C的电容器，其中，A1和A2的表达式是通过曲线拟合获得的近似值：
C＝(εr+1)L[(N-3)A1+A2](pF)
表1中给出了示例电容器或电容器层的示例尺寸。
表1.示例平面IDC尺寸。
图2示出了示例多层叉指电容器200，该多层叉指电容器具有三个层：第一层224、第二层226和第三层228。第一层224可以实现为例如图1中的电容器层100的实例。第二层226和第三层228也可以实现为电容器层100的实例，省略了端子106、108。在图2的示例中，第一层224设置有第一端子202和第二端子204，对应于图1中的端子106、108，但是在未图示的其他示例中，端子可以设置在这些层中的另一个层上，或者设置在这些层中的多个层上。作为示例，第一端子202可以与第二端子204设置在不同的层上，或者这些层中的每个层可以设置有其自己的第一端子和第二端子。第一层224和第二层226可以通过第一导电过孔层(如图3中的层304所示)彼此导电地耦合。第二层226和第三层228可以通过第二导电过孔层(如图3中的层308所示)彼此导电地耦合。用于耦合相应电容层的导电过孔层可以具有任何形状。在其他示例(未图示，除了图6E至图6G和图9中之外)中，IDC 200可以具有比图2中所图示的三个层224、226、228更多或更少的层。IDC 200具有七个交错的指状件210、212、214、216、218、220、222。在其他示例(未图示)中，IDC 200可以具有更多或更少的指状件(最少三个指状件)。
在所图示的示例中，第一侧端子202导电地耦合到三个第一侧指状件212、216和220，并且第二侧端子204导电地耦合到四个第二侧指状件210、214、218、222。与具有相同占用面积和二维几何形状的单层IDC(如图1所示)相比，IDC 200的重复多层结构提供了附加的耦合、低电阻和总体上更好的电容性能。IDC 200可以使用RLF工艺制造，并且因此可以在第一层224的顶部上包括升高迹线，以提供甚至更大的电容。(这种升高迹线未在图1中示出，但是例如在图6E、图6F和图6G中示出为614。)这种升高迹线不能使用先前存在的可布线基板制造方法(诸如层叠基板制造方法)来制造。
图3示出了示例多层IDC(诸如图2中所示的IDC 200)的不同层302、304、306、308、310的导电(例如，金属)部分。例如，层LF1 302可以对应于图2的第一层224，层LF3 306可以对应于图2的第二层226，并且层LF5310可以对应于图2的第三层228。LF1 302通过任何形状的过孔层LF2 304导电地耦合到LF3 306。LF3 306通过任何形状的过孔层LF4 308导电地耦合到LF5 310。与层叠基板不同，层叠基板会将导电地耦合两个其他层的过孔层限制为圆形或其他低纵横比形状，RLF工艺允许过孔层LF2 304、LF4 308具有任何形状，诸如图3中所示的指梳状二维轮廓。图3中所示的任何形状的过孔层LF2 304、LF4 308的二维轮廓比LF1302、LF3 306和LF5 310的二维轮廓略薄，例如，这里是由于RLF制造工艺和/或为了避免使层发生不期望的导电重叠从而使IDC短路。在RLF方法中，提供任何形状的过孔层(诸如LF2304和LF4 308)的能力提供了比在层叠基板制造方法中可能需要的圆形或其他低纵横比过孔的阵列更有效的电容耦合。由此，RLF IDC可以提供比使用层叠基板制造方法制造的类似尺寸的电容器更高的电容。有利地，过孔层LF2和LF4对图2和图3的多层IDC的总电容有贡献。这与使用层叠基板工艺生产的多层IDC的过孔层不同，在使用层叠基板工艺生产的多层IDC的过孔层中，过孔或过孔阵列的电容耦合将小于由配置为梳状的任何形状过孔提供的电容耦合。
图3中所图示的层(包括过孔层)LF1至LF5一起制造、彼此相邻并且彼此导电地耦合，形成电容器，该电容器可以被配置为与其他电容器串联或并联使用或者耦合到其他部件。在其他示例中，电容器可以通过提供附加层LF6(未图示)而被配置为分路电容器，该附加层邻近LF5制造并且与LF5导电地耦合、导电地耦合到电路接地或低压轨，该低压轨例如可从RLF IDC可以附接到的PCB获得。在又其他示例中，可以省略过孔层(图3的示例中的LF2和LF4)中的一个或多个的金属部分，使得层中的不同层(图3的示例中的LF1、LF3、LF5)通过它们之间的电介质层而彼此绝缘，从而在每个层上形成不同的电容器，这些电容器可以串联地导电耦合在一起，以形成具有较低有效电容的电容器。在这些示例中的任何一个中，包括IDC的基板可以进一步被制造为有具有一个或多个表面贴装技术(SMT)栓柱的层，这些栓柱可以用于与PCB对齐和物理耦合。
作为示例，如图3所示，IDC层LF1 302、LF3 306和LF5 310的二维特征尺寸可以是如参考图1的示例层100所描述的。例如，在宽度各自为50微米的指状件之间可以存在30微米的间隙，以提供具有0.53毫米宽度和0.56毫米长度的二维占用面积的电容器。可以在RLF制造工艺的约束内配置层(包括过孔层)LF1至LF5(或LF6，如果包括的话)中的每一个的竖直维度厚度，以在RLF基板中设置具有期望的总预成型厚度(例如，在约170微米至约230微米之间)并且具有期望层数量的IDC。表2中给出了层(包括过孔层)LF1至LF6在竖直维度(图3中未示出的维度)上的示例层厚度。作为示例，以层的数量和每个层的厚度作为目标来产生约200微米的预成型厚度可以提供以下包括一个或多个IDC的RLF基板，该RLF基板提供与现有引线框架制造流程的无缝集成。
表2.示例三层IDC厚度尺寸。
RLF是用与用于生产常规单层引线框架或多层层叠基板的方法不同的方法生产的。图4A和图4B示出了用于在RLF基板中制造的单层或多层IDC(例如，IDC 100或IDC 200)的示例制造工艺流程，以剖视图图示了RLF的IDC部分的结构的逐渐形成。
在图4A中，截面402和406示出了在金属载体404(例如，不锈钢的金属载体)上形成(例如，铜、铝或金的)第一图案化导电层408。金属载体404用作基层，该基层在制造工艺结束之前被去除。第一图案化导电层408可以对应于图2中的层224、226、228中的一个或对应于图3中的LF1 302、LF3306或LF5 310。第一图案化导电层408可以例如包括诸如本文所描述的IDC指状件和/或端子。在载体404上形成第一图案化导电层408可以包括：例如，沉积要用于图案化导电层408的导电材料的薄种子层，对在载体404上的第一光刻胶材料层(例如，光刻掩模，未示出)进行图案化和显影以在第一光刻胶材料层中暴露出第一开口，蚀刻种子层以保留种子层的具有图案化导电层408的轮廓的图案化部分(包括例如IDC指状件和/或端子)，剥离种子层的所保留的图案化部分上的第一光刻胶材料层，并且在种子层的所保留的图案化部分的顶部上形成(例如，电镀或沉积)附加导电材料以有效地增加大致在种子层的所保留的图案化部分的轮廓内的导电材料的厚度，从而产生图案化导电层408。第一图案化导电层408的图案可以例如形成至如表2或表4中给出的厚度。
截面410示出了在第一图案化导电层408的二维图案轮廓上并且完全在该第一图案化导电层的二维图案轮廓内形成(例如，铜、铝或金的)第一过孔层412。第一过孔层412可以对应于图3中的LF2 304或LF4 308中的一个。如第一图案化导电层408那样，第一过孔层412也是图案化导电层。第一过孔层412可以例如通过以下方式形式：对在载体404上的并且在第一图案化金属层408的一部分上的第二光刻胶材料层(未示出)进行图案化和显影以在第二光刻胶材料层中暴露出第二开口，并且在第一图案化导电层408上在第二光刻胶材料层的第二开口中形成(例如，电镀或沉积)第一过孔层412。然后可以剥离第二光刻胶材料层。第一过孔层412的图案可以例如形成至诸如表2或表4中给出的厚度。如在与图4A的视图正交的俯视图中观察到的，第一过孔层412的图案的二维轮廓可以具有在第一图案化导电层408的图案的二维轮廓的边界内的任何形状，并且不限于例如圆形或小纵横比形状的不相交阵列。在一些示例中，当在俯视图(与图4A的视图正交)中观察时，第一过孔层412的图案的二维轮廓形成一个或多个连续的壁、L形或梳形。例如，第一过孔层412可以包括连续至少100微米、例如至少300微米、例如至少500微米的壁、L形或梳形。
截面414和418示出了第一成型工艺(例如，成型和研磨)的结果，该第一成型工艺使第一电介质成型材料416以暴露出第一过孔层412的表面的方式覆盖第一图案化导电层408和第一过孔层412。作为示例，第一电介质成型材料416可以是堆积膜，诸如味之素堆积膜(Ajinomoto Build-up Film(ABF))层间绝缘材料。作为另一示例，第一电介质成型材料416可以是半固化片材料，该半固化片材料是用粘合剂(例如，环氧树脂或酚醛树脂)预浸渍的纤维编织物或(例如，玻璃纤维)布。作为又一示例，第一电介质成型材料416可以是环氧树脂(例如，成型化合物环氧树脂)。在第一成型工艺的成型中，其结果在截面414中示出，在第一图案化导电层408和第一过孔层412上形成第一电介质层416。例如，第一电介质层416可以压缩成型在第一图案化导电层408和第一过孔层412上。可以将第一电介质层416向下研磨以暴露出第一过孔层412的表面，其结果在截面418中示出。
截面420示出了RLF制造工艺的去载体部分的结果，其中将载体404从电介质层416和导电层408、412去除，方式是例如通过化学蚀刻工艺和机械工艺的组合将载体404从电介质层416和导电层408、412除去。导电层408、412和第一电介质层416彼此保持完好并且形成单层RLF IDC。如下面关于图10所描述的，随后可以将IC管芯1012附接到第一电介质层416的表面，其中管芯1012可以包括在管芯1012的附接到第一电介质层416的表面上的触点。触点与第一过孔层412的暴露表面对齐并且导电地耦合到第一过孔层的暴露表面。然后可以在管芯1012、第一电介质层416、第一图案化金属层408和第一过孔层412上(但不在第一图案化导电层408的引线上，如果有的话)形成成型化合物1018。
在其他示例中，可以通过在去除载体404之前根据需要大量多次重复导电层形成、成型和研磨步骤来制造多层IDC。图4B中的截面456、460、464、468和470图示了图4A的示例工艺的继续，以形成两层IDC。在其他示例中，可以通过将相同的制造动作重复与期望层数相称的多次来制造三层IDC或具有更多数量的层的IDC。
例如，图4B中的截面456示出了在第一过孔层412和第一电介质层416上形成(例如，铜、铝或金的)第二图案化导电层458。第二图案化导电层458可以对应于例如图2中的层226或图3中的LF3 306。第二图案化导电层458可以包括例如IDC指状件和/或端子。在第一过孔层412和第一电介质层416上形成第二图案化导电层458可以例如包括对在第一电介质层416上的第三光刻胶材料层(未示出)进行图案化和显影以在第三光刻胶材料层中暴露出第三开口，在第一电介质层416上在第三光刻胶材料层的第三开口中形成(例如，电镀)图案(包括例如IDC指状件和/或端子)，并且通过第三蚀刻工艺剥离第三光刻胶材料层。第二图案化导电层458的图案可以例如形成至如表2或表4中给出的厚度。
截面460示出了在第二图案化导电层458上沉积(例如，铜、铝或金的)第二过孔层462。第二过孔层462可以对应于图3中的LF2 304或LF4 308中的一个。第二过孔层462也是图案化导电层，并且可以与第一过孔层412类似地形成。例如，可以在第一电介质层416上并且在第二图案化金属层458的部分上对第四光刻胶材料层(未示出)进行图案化和显影，以在第四光刻胶材料层中暴露出第四开口，并且在第二图案化导电层458上在第四光刻胶材料层的第四开口中形成(例如，电镀或沉积)第二过孔层462。然后可以剥离第四光刻胶材料层。第二过孔层462的图案可以例如形成至诸如表2或表4中给出的厚度。如在与图4B的视图正交的俯视图中观察到的，第二过孔层462的图案的二维轮廓可以具有在第二图案化导电层458的图案的二维轮廓的边界内的任何形状，并且不限于例如圆形或小纵横比形状的不相交阵列。在一些示例中，当在俯视图(与图4B的视图正交)中观察时，第二过孔层462的图案的二维轮廓形成一个或多个连续的壁、L形或梳形。例如，第二过孔层462可以包括连续至少100微米、例如至少300微米、例如至少500微米的壁、L形或梳形。
截面464和468示出了第二成型工艺(例如，成型和研磨)的结果，该第二成型工艺使第二电介质成型材料466以暴露出第二过孔层462的表面的方式覆盖第二图案化导电层458和第二过孔层462。第二电介质成型材料466可以是例如ABF、半固化片材料或环氧树脂。在第二成型工艺的成型中，其结果在截面464中示出，在第二图案化导电层458和第二过孔层462上形成第二电介质层466。例如，第二电介质层466可以压缩成型在第二图案化导电层458和第二过孔层462上。可以将第二电介质层466向下研磨以暴露出第二过孔层462的表面，其结果在截面468中示出。
截面470示出了RLF制造工艺的去载体部分的结果，其中将载体404从电介质层416、466和导电层408、412、458、462去除，其方式是例如通过化学蚀刻工艺和机械工艺的组合将载体404从电介质层416、466和导电层408、412、458、462除去。导电层408、412以及第一电介质层416和第二电介质层466彼此保持完好，并且此时形成两层RLF IDC。可以通过在以去载体结束之前将相同的制造动作比图4所示的重复更多次来制造三层IDC或具有更多数量的层的IDC。
与层叠基板工艺或球栅阵列(BGA)工艺相比，使用RLF制造工艺形成多层IDC的益处在于，RLF制造工艺不需要形成镀覆通孔(PTH)或激光钻孔盲孔。在RLF制造工艺中，IDC的电容性结构特征是逐层构建的，其优点是一个或多个过孔层不需要是圆形也不需要是低纵横比的形状。(多个)过孔层可以是任何连续形状的导电材料，包括矩形、L形或指状梳形(未示出)。在激光钻孔层叠基板制造工艺或常规过孔工艺中，无法实现任何形状的过孔。
图5示出了另一个示例多层IDC的不同层。在图5的示例中，电容性指状件被示出为在多于两个空间维度上交错，包括在平面维度上和在相对于图5中所示的不同层正交延伸的厚度维度上。相比之下，在图3的示例中，指状件被示出为仅在平面维度上交错。例如，IDC的第一侧在层LF1 502中的指状件位于IDC的第二侧在层LF3 506中的指状件的正上方，而不是LF1 502的第一侧的指状件仅位于LF3 506中的相同第一侧的指状件的正上方。类似地，IDC的第一侧在层LF3 506中的指状件位于IDC的第二侧在层LF5 510中的指状件的正上方，而不是LF3 506中的第一侧的指状件仅位于LF5 510中的相同第一侧的指状件的正上方。由图5的RLF IDC设计提供的三维交错可以提供与由图3的RLF IDC设计提供的二维交错不同的电容值。通过层LF1 502、LF3 506、LF5 510的交错的三维性，由图5的RLF IDC层设计提供的电容可以较图3的层设计的电容大。然而，由图5的RLF IDC层设计提供的电容可以通过由过孔层LF2 504和LF4 508提供的电容耦合的减少而或多或少地减小，在图5的示例中，过孔层LF2 504和LF4 508不会像图3的RLF IDC设计中的过孔层LF2 304和LF4 308那样在不同层的同侧指状件之间提供导电耦合。与图3的设计一样，图5的设计可以扩展到比图5的示例中所示的更多的层。同样与图3的设计一样，附加层LF6(未示出)可以被配置为为分流电容器配置提供接地或低压轨连接，或者提供在与图5所示的平面维度正交的竖直维度上延伸的延伸迹线(例如，如图6E、图6F和图6G中的迹线614那样)，这样可以进一步增加IDC的电容。为了清楚起见，从图3和图5的层视图中省略了电介质成型部的图示。
图6A至图6F示出了不同示例IDC配置602、606、610的截面视图(图6A、图6C和图6E)和相应的平行投影视图(图6B、图6D和图6F)。图6A和图6B示出了示例单层IDC 602。图6C和图6D示出了示例多层IDC 606。图6E和图6F示出了具有升高迹线614的示例多层IDC 610。图6A和图6B的视图的单层IDC 602与图1中所图示的相同。图6C和图6D的视图的多层IDC 606与图2和图3中所图示的相同。为了清楚起见，从图6A至图6G中省略了电介质成型部的图示。
表3比较了图6A至图6F中所示的三个示例IDC 602、606、610的示例电容值、等效串联电阻(ESR)值和等效串联电感(ESL)值。表3表明，与图6A和图6B的单层IDC 602相比，在相同的封装面积内，使用图6C和图6D的多层IDC 606可以实现超过两倍的电容值。由于封装面积的最小化使制造成本和制造风险降低，因此用多层IDC来增加电容比通过增加单层IDC的面积或通过并联放置多个单层IDC来增加电容更有优势。示例多层IDC还示出了减小的ESR和ESL，表明多层IDC的品质因数较单层IDC的品质因数提高。
使用RLF制造工艺，图6C和图6D的多层IDC 606可以被制造成具有如图6E和图6F的多层IDC 610中所示的升高迹线614的附加特征。在RLF制造工艺中可获得升高迹线的特征，但在层叠基板制造工艺中不能获得该升高迹线的特征。升高迹线614在RLF基板的顶上、在稍后可以放置IC管芯的相同的基板上平面内添加附加的金属镀层。图6G的视图与图6E的视图相同，不同之处在于图6G的视图还图示了RLF基板618、其升高迹线614和IC管芯620在示例封装件中的相对位置。在俯视图中，或者在诸如图6G中所示的剖视图中，升高迹线614在二维放置位置相对于管芯620偏移，以当管芯620附接到基板618时不占据与管芯620相同的三维空间，即使升高迹线614在基板618的、IC管芯620所附接到的顶表面上方延伸也是如此。假设最终的封装件制造计划允许管芯620的位置的一侧具有空闲空间，则引线框架基板618可以构建成具有升高迹线614，例如升高迹线的厚度在约30微米至约45微米之间，这可以通过提供附加的电容耦合在不显著增加设计或制造成本的情况下进一步改善IDC的性能。表3的最下面一行中的电容值、ESR值和ESL值给出了具有升高迹线的示例多层IDC(如在图6E至图6G的视图中)的性能较没有升高迹线的示例多层IDC(如在图6C和图6D的视图中)的性能相对改善。
表3.示例IDC性能值。
图7示出了在一定频率范围内比较示例多层IDC(诸如图2和图3的IDC)的阻抗与单层IDC(诸如图1的IDC)的阻抗的频率绘图702和704。图7的曲线图是从相应的多层和单层IDC的频率响应的模拟中导出的，将电容器的阻抗Z定义为：
其中，j是负一的平方根，ω是AC频率，C是电容器的电容，R是电容器的电阻，并且L是电容器的电感。在较高频率时，电感项占主导地位。绘图702表明所模拟的多层IDC具有延伸最高到约60千兆赫至约70千兆赫之间的操作范围。在其中可以实现本文描述的多层IDC的放大器和合成器的操作频率范围内，示出了在约20千兆赫至约30千兆赫之间多层IDC的阻抗最低的最佳操作点在706处，而单层IDC的阻抗最低的最佳操作点在708处。在约100兆赫至约25千兆赫之间，多层IDC的总阻抗702低于单层IDC的总阻抗704，这表明多层IDC的电容值较大。多层IDC的阻抗最小值706所处于的频率略低于单层IDC的阻抗最小值708所处于的频率。图7表明了在关注频率范围的大部分内，与单层IDC相比，多层IDC的整体性能改善。
图8A至图8D示出了不同IDC的电特性的比较。例如，图8A和图8B比较了示例单层IDC(分别为图8A中的802和图8C中的806)和多层IDC(分别为图8B中的804和图8D中的808)的电场热图802、804，并且图8C和图8D比较了电场向量图806、808。如图8A的热图802中所示，单层IDC的电场主要分布在IDC的指状件中，在指状件的指尖处具有高电场的“热点”。相比之下，如图8B的热图804中所示，电场跨三维结构分布更均匀，这是多层IDC的多个层处的电场耦合的结果。
图9示出了其中可以制造叉指电容器的示例多层RLF基板900的截面。与图2和图3的三层IDC不同，图9图示了两层基板，当对过孔层LF1 902、LF3 906进行计数时，该两层基板具有四个不同的层LF1 902、LF2 904、LF3906、LF4 908，这可以对应于图3和图5中的层LF1至LF4。金属迹线910(例如，铜、铝或金)被电介质材料912(例如，ABF、半固化片材料或环氧树脂)包围。迹线和电介质材料是通过根据如上面关于图4A和图4B所描述的RLF制造工艺逐层构建它们来制造的。表4中列出了RLF基板900的示例厚度尺寸。
表4.示例两层IDC厚度尺寸。
图10A至图10C用封装过程的三个部分的剖视图1002、1008、1014和对应的平行投影视图1004、1010、1016示出了使用可布线引线框架的集成电路封装件的示例制造流程。如图10A的视图1002和1004所示，RLF基板1006可以被制造为包括一个或多个IDC(图10A中未示出)。RLF基板1006可以根据如上面关于图4所描述的RLF制造工艺制造。如图10B的视图1008和1010中所示，可以将一个或多个倒装芯片管芯(诸如管芯1012)附接到RLF基板1006。在未图示的其他示例中，附接到RLF基板的管芯可以是可布线管芯而不是倒装芯片管芯。所图示的RLF基板1006是两层基板，但是在其他示例中，RLF基板可以具有三层或更多层，并且在一些示例中，可以是具有升高迹线的基板，如图6E至图6G中所示。在RLF基板被制造成具有升高迹线的示例中，具有升高迹线的任何IDC可以位于管芯区域的外部(如图6G所示)。如图10C的视图1014和1016中所示，执行包覆成型工艺以用成型化合物涂覆RLF基板1006和一个或多个管芯1012的顶部，并且由此创建封装IC产品1018，例如，作为四方扁平无引线(QFN)半导体封装件。
如上所述的RLF IDC可以用在RF电路中，如可以用在时钟发生电路、点对点无线电电路、军事或空间通信系统中的电路、甚小孔径终端(VSAT)发送/接收站中的电路、电子测试设备中的测试信号发生电路、以及用于毫米波成像的电路中一样。通过将如上所述的RLFIDC与电感器组合，可以创建阻抗匹配网络和滤波器。高速多路复用器和射频(RF)放大器装置可以将阻抗调谐用于匹配网络。高速多路复用器是形成频率分量并且产生期望频率内容的信号的合成器。RF放大器是高频的，并且需要阻抗调谐以匹配网络，并且因此提供最小的信号损耗。在这种电路的设计阶段期间可以采用电容和电感调谐(L/C调谐)以提供期望的阻抗匹配。
当这种L/C调谐在芯片上(在IC管芯内)实现时，损耗可能很高，并且电容值可能受到芯片大小的限制。损耗高可能是由片上迹线金属(通常是铝)的低电导率(高电阻)和片上迹线的非常小的几何形状引起。使用芯片有效面积来实现电容器的成本也可能很高。当使用封装件上SMT电容器来实现这样的L/C调谐时，由SMT电容器的实现引起的封装工艺中的附加步骤引入了额外的成本和鉴定过程。使用RLF封装平台的高速多路复用器和RF放大器可以受益于RLF IDC，因为RLF制造工艺的可布线性和任何形状的过孔特征允许制造封装件上电容器。使用任何形状过孔壁的多层IDC结构可以使用RLF制造工艺来制造，但是不能在层叠基板制造工艺中制造。多层IDC结构还可以具有比相同面积的单层IDC更好的性能。因此，如本文所描述的引线框架上IDC可以具有优于单芯片或封装件上SMT电容器的成本和可靠性优点。
图11示出了包括一个或多个RLF IDC作为其阻抗匹配电路的一部分的示例倍频器或高速多路复用器的增益相对于频率的绘图1102、1004。图12中示出了示例倍频器的框图1200，并且图13中示出了示例倍频器的史密斯圆图1300。如上所述的RLF IDC可以用于在示例倍频器中创建电容器CIDC1和CIDC2，如图12所示，并且由此实现图11所示的倍频。图14示出了示例L/C阻抗匹配电路1400。传输线使用L/C调谐以使输入与负载阻抗匹配。如上所述，传输线的电容可以由RLF IDC提供，并且由此提供用于实现关注的RF频率的集成解决方案。
图15示出了RF电路部分1500内的示例阻抗匹配网络1502。阻抗匹配网络中的电容器(诸如电容器CM1、CM2和CM3)可以使用如上所述的RLF IDC来实现。使用RLF封装平台由封装件上的无源迹线制造一个或多个IDC提供了上面讨论的益处和优点。
图16示出了示例DC-DC转换器输入滤波器1600，其包括作为其第二级输入滤波器电路1608的一部分的一个或多个RLF IDC(例如，IDC1、IDC2)。DC-DC转换器输入滤波器1600具有两级输入滤波器1602，该两级输入滤波器包括PCB上的第一级输入滤波器电路1606和安装到PCB的封装件上的第二级输入滤波器电路1608。可以例如在封装件中的IC管芯上实现的降压转换器1604用作输入滤波器1602的负载。可以使用如上所述的RLF制造工艺来制造RLF IDC IDC1、IDC2。
图17的频率响应曲线图示出了包括作为其第二级输入滤波器电路(诸如图16中的电路1608)的一部分的一个或多个RLF IDC的示例DC-DC转换器输入滤波器的示例频率响应。RLF IDC为封装件上第二级滤波器提供附加电容，从而改善环路增益的频率响应，并且改善中高频范围内的噪声抑制。
图18的流程图图示了用于在RLF基板中形成IDC的示例制造工艺1800。IDC可以被设计成具有期望数量的层。提供金属载体1802作为基层。载体可以是如图4A中的视图402所示，可以是例如不锈钢。通过对在载体上的导电(例如，金属)层进行图案镀覆(例如，如在图4中的视图406所示)来形成1804包括导电IDC指状件的第一IDC层。第一IDC层可以是例如铜、铝或金。在载体上形成第一IDC层可以包括：例如，对在载体上的第一光刻胶材料层(例如，光刻掩模)进行图案化和显影以在第一光刻胶材料层中暴露出第一开口，在载体上在第一光刻胶材料层的第一开口中形成(例如，电镀)图案(包括例如IDC指状件和/或端子)，并且通过第一蚀刻工艺剥离第一光刻胶材料层。第一IDC层的图案可以例如形成(例如电镀)至表2或表4中给出的厚度。
通过在第一IDC层上并且在第一IDC层的二维轮廓内图案化镀覆导电(例如，金属)层(例如，如图4A的视图410所示)，形成1806第二IDC层作为任何形状的过孔层。任何形状的过孔层都不限于圆形或低纵横比的过孔或这种过孔的阵列，而是可以具有任何形状，包括指形梳状，只要该过孔层保持在第一IDC层的二维轮廓内(如在俯视图中所观察的)即可。第二IDC层可以是例如铜、铝或金。形成第二IDC层可以包括：例如，对在载体上的并且在第一IDC层的一部分上的第二光刻胶材料层进行图案化和显影以在第二光刻胶材料层中暴露出第二开口，并且在第一IDC层上在第二光刻胶材料层的第二开口中形成(例如，电镀)第二IDC层。然后可以通过第二蚀刻工艺剥离第二光刻胶材料层。第二IDC层的图案可以例如形成(例如电镀)至表2或表4中给出的厚度。
然后在第一和第二IDC层上形成1808第一成型部，例如，如图4A的视图414所示。成型部的材料可以是高k电介质材料，例如ABF、半固化片材料或环氧树脂。例如，第一成型部可以通过压缩成型而形成。然后研磨1810第一成型部以暴露出第二IDC层的表面，例如，如图4A的视图418所示。
如果1812期望IDC仅具有第一和第二IDC层(第二IDC层是过孔层)，则可以去除1814金属载体，例如，如图4A的视图420中所示。这种去载体1814可以例如通过经化学蚀刻工艺和机械工艺的组合将载体从第一成型部以及第一和第二IDC层除去来执行。第一成型部以及第一和第二IDC层彼此保持完好，并且形成期望的RLF IDC，该RLF IDC随后可以附接到管芯，如图10B中所示。然而，如果期望IDC具有更多数量的IDC层，则可以根据需要重复动作1804至1810多次，以形成具有期望数量的层的RLF基板。例如，如图4B的视图456、460中所示，可以重复形成IDC层1804、1806以形成第三和第四IDC层(第四IDC层是任何形状的过孔层)，并且如图4B的视图464、468中所示，可以形成1808第二成型部，并且研磨1810第二成型部以暴露出第四IDC层的表面。然后，然后可以执行去载体工艺1814(如图4B的视图470中所示)，或者可以再次重复动作1804至1810，然后进行去载体470，以产生类似于图2所示的RLFIDC结构。动作1804至1810可以重复与期望的层数相称的附加次数。相继镀覆的层可以具有相同的厚度或不同的厚度。
由于在多个层处的电容耦合并且由于RLF制造工艺中可获得任何形状的过孔，所以多层RLF IDC表明了较单层IDC或用其他工艺形成的多层IDC改善的电容值。仅在RLF制造工艺中可获得的升高迹线可以提供附加的电容耦合并且使IDC电容的值增加甚至更多。RLFIDC进一步具有没有附加SMT成本的益处。与单层IDC相比，RLF IDC表明了在ESL和ESR方面的改善的品质因数。与封装件上SMT电容器或片上电容器相比之下，当用于已经利用RLF制造用于引线框架基板的封装件时，RLF IDC不会有附加成本和制造风险。
在本说明书中，术语“基于”意指至少部分地基于。并且，在本说明书中，术语“耦合”意指间接或直接的有线或无线连接。因此，如果第一装置、元件或部件耦合到第二装置、元件或部件，则该耦合可以是直接耦合或通过其他装置、元件或部件和连接件的间接耦合。类似地，装置、元件或部件耦合在第一部件或位置与第二部件或位置之间可以是直接连接或通过其他装置、元件或部件和/或耦合件的间接连接。在权利要求的范围内，对所描述的实施例进行修改是可能的，并且其他实施例也是可能的。

Claims (24)

1.一种可布线引线框架(RLF)基板，包括：
导电层，所述导电层具有包括第一指状件的第一侧迹线和包括第二指状件的第二侧迹线，所述第一指状件与所述第二指状件交错；
过孔层，所述过孔层在所述导电层上，所述过孔层包括导电地耦合到所述第一侧迹线的第一侧导电过孔和导电地耦合到所述第二侧迹线的第二侧导电过孔；以及
电介质成型材料，所述电介质成型材料设置在所述导电层的交错的指状件之间并且设置在所述第一侧导电过孔与所述第二侧导电过孔之间，
所述第一侧迹线和所述第一侧导电过孔通过所述电介质成型材料电容地耦合到所述第二侧迹线和所述第二侧导电过孔。
2.如权利要求1所述的RLF基板，其中，所述过孔层包括连续至少100微米的壁、L形或梳形。
3.一种封装集成电路(IC)，包括：
如权利要求1所述的RLF基板；
IC管芯，所述IC管芯附接并且导电地耦合到所述RLF基板的上表面；以及
成型部，所述成型部包封所述IC管芯和所述RLF基板的上表面，
所述RLF基板包括导电地耦合到所述IC管芯的叉指电容器(IDC)，所述IDC包括所述导电层、所述过孔层和所述电介质成型材料。
4.如权利要求1所述的RLF基板，其中，所述导电层和所述过孔层包含铜，并且所述电介质成型材料包括味之素堆积膜(ABF)。
5.如权利要求1所述的RLF基板，其中，所述导电层是第一导电层，所述过孔层是第一过孔层，并且所述电介质成型材料是第一电介质成型材料，所述RLF基板进一步包括：
第二导电层，所述第二导电层具有包括第三指状件的第一侧迹线和包括第四指状件的第二侧迹线，所述第三指状件与所述第四指状件交错，所述第二导电层的第一侧迹线设置在所述第一过孔层的第一侧导电过孔上并且导电地耦合到所述第一过孔层的第一侧导电过孔，所述第二导电层的第二侧迹线设置在所述第一过孔层的第二侧导电过孔上并且导电地耦合到所述第一过孔层的第二侧导电过孔；
第二过孔层，所述第二过孔层在所述第二导电层上，所述第二过孔层的第一侧导电过孔导电地耦合到所述第二导电层的第一侧迹线，所述第二过孔层的第二侧导电过孔耦合到所述第二导电层的第二侧迹线；以及
第二电介质成型材料，所述第二电介质成型材料设置在所述第二导电层的交错的指状件之间并且设置在所述第二过孔层的第一侧导电过孔与第二侧导电过孔之间，
所述第二导电层的第一侧迹线和所述第二过孔层的第一侧导电过孔通过所述第二电介质成型材料电容地耦合到所述第二导电层的第二侧迹线和所述第二过孔层的第二侧导电过孔。
6.如权利要求5所述的RLF基板，其中：
所述第一过孔层的第一侧导电过孔包括第五指状件，
所述第一过孔层的第二侧导电过孔包括第六指状件，
所述第三指状件中的指状件在所述第一指状件中的相应指状件上并且通过所述第五指状件中的相应指状件与所述第一指状件中的相应指状件处于导电接触，并且
所述第四指状件中的指状件在所述第二指状件中的相应指状件上并且通过所述第六指状件中的相应指状件与所述第二指状件中的相应指状件处于导电接触。
7.如权利要求5所述的RLF基板，其中：
所述第三指状件中的指状件部分地在所述第二指状件中的相应指状件上并且电容地耦合到所述第二指状件中的相应指状件，并且
所述第四指状件中的指状件部分地在所述第一指状件中的相应指状件上并且电容地耦合到所述第一指状件中的相应指状件。
8.如权利要求5所述的RLF基板，进一步包括：
第三导电层，所述第三导电层具有包括第五指状件的第一侧迹线和包括第六指状件的第二侧迹线，所述第五指状件与所述第六指状件交错，所述第一侧迹线设置在所述第二过孔层的第一侧导电过孔上并且导电地耦合到所述第二过孔层的第一侧导电过孔，所述第三导电层的第二侧迹线设置在所述第二过孔层的第二侧导电过孔上并且导电地耦合到所述第二过孔层的第二侧导电过孔；以及
第三电介质成型材料，所述第三电介质成型材料设置在所述第三导电层的交错的指状件之间，
所述第三导电层的第一侧迹线电容地耦合到所述第三导电层的第二侧迹线。
9.如权利要求8所述的RLF基板，其中：
所述第二过孔层的第一侧导电过孔包括第七指状件，
所述第二过孔层的第二侧导电过孔包括第八指状件，
所述第五指状件中的指状件在所述第三指状件中的相应指状件上并且通过所述第七指状件中的相应指状件与所述第三指状件中的相应指状件处于导电接触，并且
所述第六指状件中的指状件在所述第四指状件中的相应指状件上并且通过所述第八指状件中的相应指状件与所述第四指状件中的相应指状件处于导电接触。
10.如权利要求8所述的RLF基板，其中：
所述第三指状件中的指状件部分地在所述第二指状件中的相应指状件上并且电容地耦合到所述第二指状件中的相应指状件，
所述第四指状件中的指状件部分地在所述第一指状件中的相应指状件上并且电容地耦合到所述第一指状件中的相应指状件，
所述第六指状件中的指状件部分地在所述第三指状件中的指状件上并且电容地耦合到所述第三指状件中的指状件，并且
所述第五指状件中的指状件部分地在所述第四指状件中的指状件上并且电容地耦合到所述第四指状件中的指状件。
11.如权利要求8所述的RLF基板，进一步包括：
第三过孔层，所述第三过孔层在所述第三导电层上，所述第三过孔层具有包括第七指状件的第一侧导电过孔和包括第八指状件的第二侧导电过孔，所述第七指状件与所述第八指状件交错并且电容地耦合到所述第八指状件，所述第三过孔层的第一侧导电过孔导电地耦合到所述第三导电层的第一侧迹线，所述第三过孔层的第二侧导电过孔导电地耦合到所述第三导电层的第二侧迹线。
12.如权利要求11所述的RLF基板，其中，所述第三电介质成型材料还设置在所述第七指状件与所述第八指状件之间。
13.如权利要求11所述的RLF基板，其中，所述第三过孔层在所述第三电介质成型材料之上延伸，并且完全未被所述第三电介质成型材料包封。
14.如权利要求11所述的RLF基板，所述RLF基板具有顶部图案化镀层，所述顶部图案化镀层在任何电介质成型材料之上延伸并且完全未被任何电介质成型材料包封。
15.一种制造可布线引线框架(RLF)基板的方法，所述方法包括：
提供金属载体基层；
在所述金属载体基层上形成导电材料的第一层，所述第一层包括叉指电容器(IDC)指状件，所述第一层具有二维轮廓；
在所述第一IDC层上、在所述二维轮廓内形成第二层作为过孔层；
在所述第一层和所述第二层上形成电介质成型部；
去除所述电介质成型部的一部分以暴露出所述第二层的表面；以及
去除所述金属载体基层。
16.如权利要求15所述的方法，其中，所述第二层包括连续至少100微米的壁、L形或梳形。
17.如权利要求15所述的方法，其中，所述第一层和所述第二层包含铜并且所述电介质成型部包括味之素堆积膜(ABF)。
18.如权利要求15所述的方法，进一步包括：在去除所述电介质成型部之后并且在去除所述金属载体基层之前，在所述第一层和所述第二层上重复形成所述第一层和所述第二层，作为第三层和第四层，并且重复去除电介质成型部以暴露出所述第四层的表面。
19.如权利要求15所述的方法，进一步包括：形成延伸迹线层，以在任何电介质成型部之上延伸并且不被任何电介质成型部包封。
20.一种封装集成电路(IC)，包括：
可布线引线框架(RLF)基板；
IC管芯，所述IC管芯附接并且导电地耦合到所述RLF基板的上表面；以及
成型部，所述成型部包封所述IC管芯和所述RLF基板的上表面，
所述RLF基板包括导电地耦合到所述IC管芯的叉指电容器(IDC)。
21.如权利要求20所述的封装IC，其中，所述IDC是多层IDC，所述多层IDC包括：
第一导电层，所述第一导电层包括彼此交错的第一指状件和第二指状件；
第二导电层，所述第二导电层包括彼此交错的第三指状件和第四指状件；
过孔层，所述过孔层设置在所述第一导电层与所述第二导电层之间，所述过孔层包括：
第一侧导电过孔，所述第一侧导电过孔将所述第一指状件与所述第三指状件导电地耦合；以及
第二侧导电过孔，所述第二侧导电过孔将所述第二指状件与所述第四指状件导电地耦合；
第一电介质成型层，所述第一电介质成型层至少部分地包封所述第一导电层和所述第一过孔层；以及
第二电介质成型层，所述第二电介质成型层至少部分地包封所述第二导电层。
22.如权利要求21所述的封装IC，其中，所述过孔层包括连续至少100微米的壁、L形或梳形。
23.如权利要求21所述的封装IC，其中，所述过孔层是第一过孔层，并且其中，所述IDC进一步包括：
第三导电层，所述第三导电层包括彼此交错的第五指状件和第六指状件；
第二过孔层，所述第二过孔层设置在所述第二导电层与所述第三导电层之间，所述第二过孔层包括：
第一侧导电过孔，所述第一侧导电过孔将所述第三指状件与所述第五指状件导电地耦合；以及
第二侧导电过孔，所述第二侧导电过孔将所述第四指状件与所述第六指状件导电地耦合；以及
第三电介质成型层，所述第三电介质成型层至少部分地包封所述第三导电层，
其中，所述第二电介质成型层至少部分地包封所述第二导电层和所述第二过孔层。
24.如权利要求21所述的封装IC，其中，所述IDC进一步包括顶部导电层，所述顶部导电层包括彼此交错的第五指状件和第六指状件，所述顶部导电层在所述RLF基板的任何成型层之上延伸并且完全未被所述RLF基板的任何成型层包封，其中，在俯视图中，所述顶部导电层相对于所述IC管芯的附接位置偏移，使得所述顶部导电层和所述IC管芯在空间上不相交。
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