CN115458511A - 一种滤波器电路封装结构及其制作方法 - Google Patents
一种滤波器电路封装结构及其制作方法 Download PDFInfo
- Publication number
- CN115458511A CN115458511A CN202211088180.4A CN202211088180A CN115458511A CN 115458511 A CN115458511 A CN 115458511A CN 202211088180 A CN202211088180 A CN 202211088180A CN 115458511 A CN115458511 A CN 115458511A
- Authority
- CN
- China
- Prior art keywords
- layer
- circuit layer
- circuit
- capacitor chip
- plastic packaging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 103
- 230000001939 inductive effect Effects 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 10
- 238000000465 moulding Methods 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 13
- 238000012545 processing Methods 0.000 claims description 10
- 238000004080 punching Methods 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 description 18
- 238000010586 diagram Methods 0.000 description 14
- 239000000463 material Substances 0.000 description 5
- 238000004891 communication Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 239000000706 filtrate Substances 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/645—Inductive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
- H03H2001/0021—Constructional details
- H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
本发明公开了一种滤波器电路封装结构及其制作方法。包括:电容芯片、塑封层、至少一层第一电路层和至少一层第二电路层;所述塑封层包覆所述电容芯片、所述第一电路层和所述第二电路层;所述第二电路层与所述第一电路层电连接,所述第一电路层和/或所述第二电路层用于形成至少一个感性元件;所述电容芯片设置在所述第一电路层和所述第二电路层之间;所述感性元件与所述电容芯片连接。本发明提供技术方案,提高了电感的品质因数,进而提高滤波器电路的性能。
Description
技术领域
本发明实施例涉及集成电路封装结构技术领域,尤其涉及一种滤波器电路封装结构及其制作方法。
背景技术
在现代无线通信系统中,滤波器的应用极为广泛,是无线前端中必不可少的元器件。随着5G、物联网等无线通信领域的飞速发展,对产品性能的要求越来越高。
由于通讯射频频段的密集划分,相邻应用频段的频率间隔越来越窄,在通带和阻带相隔很近的滤波产品设计中,滤波器电路中的电容或电感的品质因数受到一定影响,封装结构仍存在不足。
发明内容
本发明提供一种滤波器电路封装结构及其制作方法,提高了电感的品质因数,进而提高滤波器电路的性能。
第一方面,本发明实施例提供一种滤波器电路封装结构,包括:电容芯片、塑封层、至少一层第一电路层和至少一层第二电路层;
所述塑封层包覆所述电容芯片、所述第一电路层和所述第二电路层;所述第二电路层与所述第一电路层电连接,所述第一电路层和/或所述第二电路层用于形成至少一个感性元件;
所述电容芯片设置在所述第一电路层和所述第二电路层之间;所述感性元件与所述电容芯片连接。
可选的,所述的滤波器电路封装结构,还包括连接引脚;所述连接引脚设置于所述塑封层的表面,所述感性元件和/或所述电容芯片与所述连接引脚电连接。
可选的,所述电容芯片的表面包括功能焊盘,所述塑封层包括层叠设置的第一塑封层和第二塑封层,所述第一塑封层包覆所述电容芯片,并暴露所述功能焊盘,所述第一电路层与所述功能焊盘接触;所述第二塑封层包覆所述第一电路层。
可选的,所述电容芯片的表面包括功能焊盘,所述塑封层包括第一通孔,所述第一通孔内填充有导电材料,所述感性元件通过所述导电材料与所述功能焊盘连接。
可选的,所述电容芯片的表面包括金属柱,所述感性元件通过所述金属柱与所述电容芯片连接。
可选的,所述电容芯片在所述塑封层中沿所述塑封层厚度方向的中线对称分布。
可选的,所述的滤波器电路封装结构,还包括至少一个功能芯片,所述功能芯片与所述第一电路层或所述第二电路层连接。
第二方面,本发明实施例提供一种如本发明实施例任意所述的滤波器电路封装结构的制作方法,包括:
提供所述电容芯片;
在所述电容芯片上生成塑封层,所述塑封层包覆所述电容芯片;
对所述塑封层进行处理,使所述塑封层暴露出所述电容芯片的连接位置;
在所述塑封层上的相对表面上分别形成至少一层第一电路层和至少一层所述第二电路层;所述第二电路层与所述第一电路层之间通过通孔电连接,所述第一电路层和/或所述第二电路层用于形成至少一个感性元件;所述感性元件与所述电容芯片连接;
在所述第一电路层和所述第二电路层上设置塑封层;使所述塑封层包覆所述第一电路层和所述第二电路层。
可选的,所述电容芯片的表面包括功能焊盘;
对所述塑封层进行处理,使所述塑封层暴露出所述电容芯片的连接位置,包括:
打磨所述塑封层形成第一塑封层,使所述电容芯片暴露所述功能焊盘。
可选的,所述电容芯片的表面包括功能焊盘;
对所述塑封层进行处理,使所述塑封层暴露出所述电容芯片的连接位置,包括:
在所述塑封层打孔形成第一通孔,所述第一通孔暴露所述功能焊盘;
在所述第一通孔内填充导电材料。
本发明实施例提供的技术方案,电容芯片设置在第一电路层和第二电路层之间,并利用第一电路层和第二电路层可以形成至少一个感性元件,利用电路层形成平面的感性元件或立体3D的感性元件,综合运用平面的感性元件或立体3D的感性元件,可以有效减小滤波器件之间的耦合,提升滤波器件的性能。
附图说明
图1为本发明实施例提供的一种滤波器电路封装结构的结构示意图。
图2为本发明实施例提供的又一种滤波器电路封装结构的结构示意图。
图3为本发明实施例提供的又一种滤波器电路封装结构的结构示意图。
图4为本发明实施例提供的又一种滤波器电路封装结构的结构示意图。
图5为本发明实施例提供的又一种滤波器电路封装结构的结构示意图。
图6为本发明实施例提供的一种滤波器电路封装结构的制作方法流程示意图。
图7为本发明实施例提供的又一种滤波器电路封装结构的制作方法流程示意图。
图8为本发明实施例提供的又一种滤波器电路封装结构的制作方法对应的结构图。
图9为本发明实施例提供的又一种滤波器电路封装结构的制作方法流程示意图。
图10为本发明实施例提供的又一种滤波器电路封装结构的制作方法对应的结构图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
图1为本发明实施例提供的一种滤波器电路封装结构的结构示意图,参见图1,包括:电容芯片110、塑封层120、至少一层第一电路层130和至少一层第二电路层410;
塑封层120包覆电容芯片110、第一电路层130和第二电路层410;所述第二电路层410与所述第一电路层130电连接,所述第一电路层130和所述第二电路层410用于形成至少一个感性元件;
所述电容芯片110设置在所述第一电路层130和所述第二电路层410之间;所述感性元件与所述电容芯片110连接。
具体的,塑封层120包覆电容芯片110、第一电路层130和第二电路层410,第一电路层130和第二电路层410中均包括金属图形,通过金属图形可以形成相应的功能电路和功能器件,第一电路层130和/或第二电路层410中金属图形与电容芯片110连接,电容芯片110设置在第一电路层130和第二电路层410之间,其中,功能器件包括感性元件,利用第一电路层130和第二电路层410设置的空间结构,可以形成3D电感的结构,因此与电容芯片110形成滤波电路,实现滤波功能,示例性的,第一电路层130和第二电路层410形成平面电感和3D电感等感性元件结构,综合运用平面电感和3D电感,可以有效减小器件之间的耦合,提升滤波器件的性能。图1中,示例性的,第一电路层130与电容芯片110电连接,形成完整的功能电路实现滤波功能。其中,电容芯片可以是硅基、玻璃基等电容芯片,也可以是有机基板、LTCC等其他电容芯片。
本发明实施例提供的技术方案,电容芯片设置在第一电路层和第二电路层之间,并利用第一电路层和第二电路层可以形成至少一个感性元件,利用电路层形成平面的感性元件或立体3D的感性元件,综合运用平面的感性元件或立体3D的感性元件,可以有效减小滤波器件之间的耦合,提升滤波器件的性能。
可选的,滤波器电路封装结构,还包括连接引脚140;所述连接引脚140设置于所述塑封层120的表面,所述感性元件和/或所述电容芯片110与所述连接引脚电140连接。
具体的,连接引脚140设置于塑封层120的表面,感性元件距离接地的连接引脚140距离越近,在滤波电路中寄生参数越大,相应电感的品质因数越低。因此,根据第一电路层130和第二电路层410形成的感性元件结构可以优化连接引脚140的设置位置,示例性的,第一电路层130上形成平面电感,连接引脚140设置在远离第一电路层130的塑封层120的表面,即增大感性元件距离接地的连接引脚140的距离,来提高相应的品质因数。并且利用电容芯片110可以获得一致性良好的高密度电容,同时可以最大限度的提升电容的品质因数,进而实现高性能滤波器件。
图2为本发明实施例提供的又一种滤波器电路封装结构的结构示意图,参见图2,第一电路层130为多层设置,每层第一电路层130之间可以由绝缘层或塑封层120隔离,可以在第一电路层130之间的绝缘层上设置通孔,利用通孔实现多层的第一电路层130连接。其中,第一电路层130可以形成平面电感和/或3D电感等结构。
图3为本发明实施例提供的又一种滤波器电路封装结构的结构示意图,参见图3,电容芯片110的表面包括功能焊盘,塑封层120包括层叠设置的第一塑封层121和第二塑封层122,第一塑封层121包覆电容芯片110,并暴露功能焊盘,第一电路层130或第二电路层410与功能焊盘接触;第二塑封层122包覆第一电路层130或第二电路层410。
具体的,功能焊盘是电容芯片110的对外连接的引脚,电容芯片110放置在基板上,功能焊盘的表面远离基板设置,其中,基板可以采用塑封材料,因此在后续制作中可以不用去除基板,减少加工流程。利用塑封层121将电容芯片110进行包覆,将塑封层进行打磨,打磨至塑封层暴露引脚焊盘,也就是说,第一塑封层121的表面与电容芯片110设置功能焊盘的表面在同一个表面上,此时塑封层为第一塑封层121,在第一塑封层121上设置第一电路层130或第二电路层410,第一电路层130或第二电路层410与功能焊盘接触形成电连接。在第一电路层130或第二电路层410上再次设置塑封层,形成第二塑封层122,第二塑封层122包覆第一电路层130。
继续参见图1,电容芯片110的表面包括功能焊盘,塑封层120包括第一通孔210,第一通孔210内填充有导电材料,感性元件通过导电材料与功能焊盘连接。
具体的,电容芯片110放置在基板上,功能焊盘的表面远离基板设置,利用塑封层120将电容芯片110进行包覆,其中,基板可以采用塑封材料,因此在后续制作中可以不用去除基板,减少加工流程。将塑封层120进行打磨,塑封层120打磨至距离引脚焊盘预设厚度的位置,根据电容芯片110的功能焊盘位置进行打孔,暴露出功能焊盘,打孔位置形成第一通孔210,第一通孔210内填充导电材料,例如铜材料。在塑封层120上设置第一电路层130或第二电路层410,第一电路层130或第二电路层410与功能焊盘通过第一通孔210电连接,第一通孔210具有一定的高度,可以进一步提高电路层上平面电感与连接引脚140的距离,从而可以进一步提高电感的品质因数。在第一电路层130或第二电路层410上再次设置塑封层120,进行电路保护。
参见图1,电容芯片110的表面包括金属柱310,感性元件通过金属柱310与功能焊盘连接。
具体的,金属柱310是电容芯片110的对外连接的连接结构,电容芯片110放置在基板上,功能焊盘的表面远离基板设置,利用塑封层120将电容芯片110进行包覆,其中,基板可以采用塑封材料,因此在后续制作中可以不用去除基板,减少加工流程。将塑封层120进行打磨,塑封层120打磨至暴露出金属柱310的截面,在塑封层120上设置第一电路层130或第二电路层410,第一电路层130或第二电路层410与金属柱310接触实现电连接电连接,第一通孔210具有一定的高度,可以进一步提高电路层上平面电感与连接引脚140的距离,从而可以进一步提高电感的品质因数,在第一电路层130上再次设置塑封层120,进行电路保护。
可选的,电容芯片110在塑封层120中沿塑封层120厚度方向的中线对称分布。
具体的,电容芯片110设置在整个封装结构的对称位置,也就是说,电容芯片110沿塑封层120厚度方向的中线对称分布,形成对称结构,因此,在平稳放置封装结构时,相比于传统的倒装结构更加稳定,封装结构不易于翘边,整个滤波器件封装体的可靠性和稳定性得到了有效地提升。
图4为本发明实施例提供的又一种滤波器电路封装结构的结构示意图,参见图4,滤波器电路封装结构还可以包括至少一个功能芯片111,功能芯片111与第一电路层130或第二电路层410连接。
具体的,部分滤波器电路中需要设置多个功能芯片,可以设置多个功能相同或功能不同的芯片,例如电容芯片110、晶圆级控制芯片等功能芯片,以达到多功能,高集成的封装体。电容芯片110和功能芯片111之间需要相互连接时,可以通过第一电路层130或第二电路层410形成的金属图形相连接,当电容芯片110和功能芯片111之间存在特殊的连接关系时,也可以通过多个独立的金属图形分别进行连接。
图5为本发明实施例提供的又一种滤波器电路封装结构的结构示意图,参见图5,第二电路层410为多层设置,每层第二电路层410之间可以由绝缘层或塑封层120隔离,可以在第二电路层410之间的绝缘层上设置通孔,利用通孔实现多层的第二电路层410连接。其中,第二电路层410可以形成平面电感和/或3D电感等结构。示例性的,第二电路层410也用作连接作用与外部的功能电路(例如电感电路)连接,使电容芯片110与功能电路连接。
图6为本发明实施例提供的一种滤波器电路封装结构的制作方法流程示意图,结合图1参见图6,包括:
S110、提供电容芯片110;
S120、在电容芯片110上生成塑封层120,塑封层120包覆电容芯片110;
其中,在制作过程中,可以将电容芯片110放置在基板上,基板的材料可以与塑封层120的材料相同,在后续制作中可以无需取出基板,减少工艺流程。示例性的,为了避免电容芯片110在基板上偏移滑动,可以采用粘结物质将电容芯片110粘贴在基板上,利用塑封层120将电容芯片110进行包覆。
S130、对塑封层120进行处理,使塑封层120暴露出电容芯片110的连接位置;
具体的,利用光刻、研磨、打孔等方式可以去除电容芯片110的连接位置上的塑封层120。
S140、在塑封层120的相对表面上分别形成至少一层第一电路层130和第二电路层410,第一电路层130与第二电路层410之间通过通孔电连接,第一电路层130和/或第二电路层410形成至少一个感性元件;感性元件与电容芯片连接;
具体的,在暴露电容芯片110的连接位置的表面形成至少一层第一电路层130或第二电路层410,示例性的,在连接位置的表面形成第一电路层130,在塑封层120的相对表面上形成第二电路层410,在形成第二电路层410之前,可以根据第一电路层130与第二电路层410之间的连接位置在塑封层内进行打孔,并在通孔内填充导电材料,第二电路层410覆盖通孔,使第一电路层130与第二电路层410之间通过通孔电连接。
S150、在第一电路层130和第二电路层410上设置塑封层120;使塑封层120包覆第一电路层130,确保器件结构的密封性。
图7为本发明实施例提供的又一种滤波器电路封装结构的制作方法流程示意图,参见图7,图8为本发明实施例提供的又一种滤波器电路封装结构的制作方法对应的结构图,参见图8,电容芯片110的表面包括功能焊盘;
S210、提供电容芯片110;
S220、在电容芯片110上生成塑封层120,塑封层120包覆电容芯片110;
S230、打磨塑封层120形成第一塑封层120,使电容芯片110暴露功能焊盘;
S240、在塑封层120的相对表面上分别形成至少一层第一电路层130和第二电路层410,第一电路层130与第二电路层410之间通过通孔电连接,第一电路层130和/或第二电路层410形成至少一个感性元件;感性元件与功能焊盘连接;
具体的,在暴露电容芯片110的连接位置的表面形成至少一层第一电路层130或第二电路层410,示例性的,在连接位置的表面形成第一电路层130,在塑封层120的相对表面上形成第二电路层410,在形成第二电路层410之前,可以根据第一电路层130与第二电路层410之间的连接位置在塑封层内进行打孔,形成通孔420,并在通孔420内填充导电材料,第二电路层410覆盖通孔420,使第一电路层130与第二电路层410之间通过通孔420电连接,形成平面电感和/或3d电感结构。
S250、在第一电路层130和第二电路层410上设置塑封层120;
具体的,使塑封层120包覆第一电路层130,确保器件结构的密封性,避免电路层短路。在暴露区域形成连接引脚140,最终形成图3中所示的封装结构
S260、在塑封层120中设置连接结构430;
S270、在电容芯片110的一侧塑封层120上设置连接引脚140,使感性元件和/或电容芯片110通过连接结构430与连接引脚140连接。
图9为本发明实施例提供的又一种滤波器电路封装结构的制作方法流程示意图,参见图9,图10为本发明实施例提供的又一种滤波器电路封装结构的制作方法对应的结构图,参见图10,电容芯片110的表面包括功能焊盘;
S310、提供电容芯片110;
S320、在电容芯片110上生成塑封层120,塑封层120包覆电容芯片110;
S330、在塑封层120打孔形成第一通孔210,第一通孔210暴露功能焊盘,在第一通孔210内填充导电材料;
S340、在塑封层120的相对表面上分别形成至少一层第一电路层130和第二电路层410,第一电路层130与第二电路层410之间通过通孔电连接,第一电路层130和/或第二电路层410形成至少一个感性元件;感性元件与功能焊盘连接;
具体的,在暴露电容芯片110的连接位置的表面形成至少一层第一电路层130或第二电路层410,示例性的,在连接位置的表面形成第一电路层130,第一电路层130通过第一通孔210与电容芯片110的功能焊盘连接。在塑封层120的相对表面上形成第二电路层410,在形成第二电路层410之前,可以根据第一电路层130与第二电路层410之间的连接位置在塑封层内进行打孔,形成通孔420,并在通孔420内填充导电材料,第二电路层410覆盖通孔420,使第一电路层130与第二电路层410之间通过通孔420电连接,形成平面电感和/或3d电感结构。
S350、在第一电路层130和第二电路层410上设置塑封层120;
S360、在塑封层120中设置连接结构430;
S370、在电容芯片110远离第一电路层130的一侧设置连接引脚140,使感性元件和/或电容芯片110通过连接结构与连接引脚连接。
值得注意的是,上述搜索装置的实施例中,所包括的各个单元和模块只是按照功能逻辑进行划分的,但并不局限于上述的划分,只要能够实现相应的功能即可;另外,各功能单元的具体名称也只是为了便于相互区分,并不用于限制本发明的保护范围。
最后应说明的是:以上实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种滤波器电路封装结构,其特征在于,包括:电容芯片、塑封层、至少一层第一电路层和至少一层第二电路层;
所述塑封层包覆所述电容芯片、所述第一电路层和所述第二电路层;所述第二电路层与所述第一电路层电连接,所述第一电路层和/或所述第二电路层用于形成至少一个感性元件;
所述电容芯片设置在所述第一电路层和所述第二电路层之间;所述感性元件与所述电容芯片连接。
2.根据权利要求1所述的滤波器电路封装结构,其特征在于,还包括连接引脚;所述连接引脚设置于所述塑封层的表面,所述感性元件和/或所述电容芯片与所述连接引脚电连接。
3.根据权利要求1所述的滤波器电路封装结构,其特征在于,所述电容芯片的表面包括功能焊盘,所述塑封层包括层叠设置的第一塑封层和第二塑封层,所述第一塑封层包覆所述电容芯片,并暴露所述功能焊盘,所述第一电路层与所述功能焊盘接触;所述第二塑封层包覆所述第一电路层。
4.根据权利要求1所述的滤波器电路封装结构,其特征在于,所述电容芯片的表面包括功能焊盘,所述塑封层包括第一通孔,所述第一通孔内填充有导电材料,所述感性元件通过所述导电材料与所述功能焊盘连接。
5.根据权利要求1所述的滤波器电路封装结构,其特征在于,所述电容芯片的表面包括金属柱,所述感性元件通过所述金属柱与所述电容芯片连接。
6.根据权利要求1所述的滤波器电路封装结构,其特征在于,所述电容芯片在所述塑封层中沿所述塑封层厚度方向的中线对称分布。
7.根据权利要求1所述的滤波器电路封装结构,其特征在于,还包括至少一个功能芯片,所述功能芯片与所述第一电路层或所述第二电路层连接。
8.一种如权利要求1-7任一所述的滤波器电路封装结构的制作方法,其特征在于,包括:
提供所述电容芯片;
在所述电容芯片上生成塑封层,所述塑封层包覆所述电容芯片;
对所述塑封层进行处理,使所述塑封层暴露出所述电容芯片的连接位置;
在所述塑封层上的相对表面上分别形成至少一层第一电路层和至少一层所述第二电路层;所述第二电路层与所述第一电路层之间通过通孔电连接,所述第一电路层和/或所述第二电路层用于形成至少一个感性元件;所述感性元件与所述电容芯片连接;
在所述第一电路层和所述第二电路层上设置塑封层;使所述塑封层包覆所述第一电路层和所述第二电路层。
9.根据权利要求8所述的滤波器电路封装结构的制作方法,其特征在于,所述电容芯片的表面包括功能焊盘;
对所述塑封层进行处理,使所述塑封层暴露出所述电容芯片的连接位置,包括:
打磨所述塑封层形成第一塑封层,使所述电容芯片暴露所述功能焊盘。
10.根据权利要求8所述的滤波器电路封装结构的制作方法,其特征在于,所述电容芯片的表面包括功能焊盘;
对所述塑封层进行处理,使所述塑封层暴露出所述电容芯片的连接位置,包括:
在所述塑封层打孔形成第一通孔,所述第一通孔暴露所述功能焊盘;
在所述第一通孔内填充导电材料。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202211088180.4A CN115458511A (zh) | 2022-09-07 | 2022-09-07 | 一种滤波器电路封装结构及其制作方法 |
PCT/CN2023/116188 WO2024051570A1 (zh) | 2022-09-07 | 2023-08-31 | 滤波器电路封装结构及其制作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202211088180.4A CN115458511A (zh) | 2022-09-07 | 2022-09-07 | 一种滤波器电路封装结构及其制作方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN115458511A true CN115458511A (zh) | 2022-12-09 |
Family
ID=84303850
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202211088180.4A Pending CN115458511A (zh) | 2022-09-07 | 2022-09-07 | 一种滤波器电路封装结构及其制作方法 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN115458511A (zh) |
WO (1) | WO2024051570A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024051570A1 (zh) * | 2022-09-07 | 2024-03-14 | 安徽安努奇科技有限公司 | 滤波器电路封装结构及其制作方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106463494A (zh) * | 2014-05-21 | 2017-02-22 | 高通股份有限公司 | 嵌入式封装基板电容器 |
US20200075491A1 (en) * | 2017-06-30 | 2020-03-05 | Intel Corporation | Microelectronic devices designed with package integrated tunable ferroelectric capacitors |
CN113517270A (zh) * | 2021-06-01 | 2021-10-19 | 广东佛智芯微电子技术研究有限公司 | 大板级扇出基板预埋芯片的低厚度封装结构的制备方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111834341B (zh) * | 2020-06-17 | 2021-09-21 | 珠海越亚半导体股份有限公司 | 电容电感嵌埋结构及其制作方法和基板 |
CN115458511A (zh) * | 2022-09-07 | 2022-12-09 | 安徽安努奇科技有限公司 | 一种滤波器电路封装结构及其制作方法 |
-
2022
- 2022-09-07 CN CN202211088180.4A patent/CN115458511A/zh active Pending
-
2023
- 2023-08-31 WO PCT/CN2023/116188 patent/WO2024051570A1/zh unknown
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106463494A (zh) * | 2014-05-21 | 2017-02-22 | 高通股份有限公司 | 嵌入式封装基板电容器 |
US20200075491A1 (en) * | 2017-06-30 | 2020-03-05 | Intel Corporation | Microelectronic devices designed with package integrated tunable ferroelectric capacitors |
CN113517270A (zh) * | 2021-06-01 | 2021-10-19 | 广东佛智芯微电子技术研究有限公司 | 大板级扇出基板预埋芯片的低厚度封装结构的制备方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024051570A1 (zh) * | 2022-09-07 | 2024-03-14 | 安徽安努奇科技有限公司 | 滤波器电路封装结构及其制作方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2024051570A1 (zh) | 2024-03-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103915421B (zh) | 用于形成堆叠封装件的方法和装置 | |
US8841759B2 (en) | Semiconductor package and manufacturing method thereof | |
CN100399551C (zh) | 元件搭载基板 | |
KR20140039736A (ko) | 스택 패키지 및 그 제조 방법 | |
TW201724926A (zh) | 具有被動元件的低剖面封裝 | |
KR20030064887A (ko) | 다중 계층 어레이 커패시터 및 그 제작 방법 | |
KR20080057190A (ko) | 향상된 접지 성능과 매립된 안테나를 갖는 3d 전자 패키징구조체 | |
TWI566350B (zh) | Semiconductor device | |
JP6280244B2 (ja) | 構成可能/制御可能等価直列抵抗を有する埋込みパッケージ基板キャパシタ | |
US9799722B1 (en) | Inductive component and package structure thereof | |
CN103229293A (zh) | 半导体芯片封装、半导体模块及其制造方法 | |
JP2010103475A (ja) | 半導体マルチチップパッケージ | |
CN111564426A (zh) | 射频前端模组、射频通信装置和电子设备 | |
CN105990268B (zh) | 电子封装结构及其制法 | |
KR20030063433A (ko) | 확장 표면 랜드를 갖는 커패시터 및 그 제조 방법 | |
CN115458511A (zh) | 一种滤波器电路封装结构及其制作方法 | |
WO2017113921A1 (zh) | 集成无源器件的框架封装结构及其制备方法 | |
KR102326494B1 (ko) | 내장형 컴포넌트를 구비한 집적회로 패키징 시스템 및 그 제조방법 | |
US20070194430A1 (en) | Substrate of chip package and chip package structure thereof | |
CN109300881B (zh) | 电子封装件暨基板结构与制法 | |
CN212113714U (zh) | 射频前端模组、射频通信装置和电子设备 | |
CN105009279B (zh) | 半导体器件及制造半导体器件的方法 | |
CN101501842A (zh) | 半导体封装及其制造方法 | |
CN110767606B (zh) | 一种具有复合功能的电子元器件及其制造方法 | |
CN103730425A (zh) | 部件内置基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |